KR20160054830A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은, 기판 상에, 제1 트렌치 및 제2 트렌치를 포함하는 층간 절연 막을 형성하고, 상기 제2 트렌치의 측면과 바닥면을 따라 하부 게이트 도전막을 형성하고, 상기 제1 트렌치의 측면과 바닥면을 따라 제1 캡핑 게이트 도전막을 형성하고, 상기 하부 게이트 도전막 상에 제2 캡핑 게이트 도전막을 형성하고, 상기 제1 캡핑 게이트 도전막 및 상기 제2 캡핑 게이트 도전막 상에 제1 상부 게이트 도전막 및 제2 상부 게이트 도전막을 각각 형성하고, 상기 제1 상부 게이트 도전막 및 상기 제2 상부 게이트 도전막 상에 제1 배리어막 및 제2 배리어막을 각각 형성하고, 상기 제1 배리어막 및 상기 제2 배리어막 상에 제1 금속막 및 제2 금속막을 각각 형성하는 것을 포함하고, 상기 제1 배리어 막 및 상기 제2 배리어 막의 두께는 40Å 이상이다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자의 특성을 개선하기 위해, 폴리 실리콘 게이트(polysilicon gate) 대신 금속 게이트가 종종 사용된다. 금속 게이트는 대체 금속 게이트 공정(replacement metal gate process)를 이용하여 제조될 수 있다. 한편, 최근 반도체 소자의 밀도를 증가시키기 위해, 반도체 소자의 스케일은 점점 줄어들고 있다. 스케일이 줄어든 반도체 소자에서, 이와 같은 대체 금속 게이트 공정은 여러 번의 식각, 증착, 연마 단계를 필요로 한다.
미국 공개 특허 제2014-0213048호는 반도체 소자의 제조 방법을 개시하고 있다.
본 발명이 해결하려는 과제는 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법의 일 실시예는, 기판 상에, 제1 트렌치 및 제2 트렌치를 포함하는 층간 절연 막을 형성하고, 제2 트렌치의 측면과 바닥면을 따라 하부 게이트 도전막을 형성하고, 제1 트렌치의 측면과 바닥면을 따라 제1 캡핑 게이트 도전막을 형성하고, 하부 게이트 도전막 상에 제2 캡핑 게이트 도전막을 형성하고, 제1 캡핑 게이트 도전막 및 제2 캡핑 게이트 도전막 상에 제1 상부 게이트 도전막 및 제2 상부 게이트 도전막을 각각 형성하고, 제1 상부 게이트 도전막 및 제2 상부 게이트 도전막 상에 제1 배리어막 및 제2 배리어막을 각각 형성하고, 제1 배리어막 및 제2 배리어막 상에 제1 금속막 및 제2 금속막을 각각 형성하는 것을 포함하고, 제1 배리어 막 및 제2 배리어 막의 두께는 40Å 이상이다.
본 발명의 몇몇의 실시예에서, 상기 제1 배리어막 및 상기 제2 배리어막의 두께는 100Å 이하일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 트렌치의 측면과 바닥면을 따라 하부 게이트 도전막을 형성하는 것은, 상기 제1 트렌치의 측면과 바닥면을 따라 제1 하부 게이트 도전막을 형성하고, 상기 제2 트렌치의 측면과 바닥면을 따라 제2 하부 게이트 도전막을 형성하고, 상기 제2 하부 게이트 도전막 상에, 상기 제2 트렌치를 매립하고 BARC(Bottom Anti-Reflective Coating)인 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 제1 하부 게이트 도전막을 제거하는 것을 포함하고, 상기 하부 게이트 도전막은 상기 제2 하부 게이트 도전막에 해당할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 하부 게이트 도전막은 TiN막을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 하부 게이트 도전막은 제1 게이트 도전막 및 상기 제1 게이트 도전막 상에 형성된 제2 게이트 도전막을 포함하고, 상기 제1 게이트 도전막은 TiN막을 포함하고, 상기 제2 게이트 도전막은 TaN막을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 배리어막 및 상기 제2 배리어막은 TiN막을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 금속막 및 상기 제2 금속막은 텅스텐(W)막을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 트렌치 및 상기 제2 트렌치를 형성하는 것은, 상기 기판 상에, 제1 더미 게이트 및 제2 더미 게이트를 형성하되, 상기 제1 더미 게이트 및 상기 제2 더미 게이트는 각각 기판의 제1 영역 및 제2 영역에 형성되고, 상기 기판 상에 상기 제1 더미 게이트 및 상기 제2 더미 게이트를 덮는 상기 층간 절연막을 형성하고, 상기 층간 절연막을 평탄화하여, 상기 제1 더미 게이트 및 상기 제2 더미 게이트를 노출시키고, 상기 제1 더미 게이트 및 상기 제2 더미 게이트를 제거하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 트렌치는 NMOS 영역에 형성되고, 상기 제2 트렌치는 PMOS 영역에 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법의 다른 실시예는, 기판 상에 제1 핀형 액티브 패턴 및 제2 핀형 액티브 패턴을 형성하고, 제1 핀형 액티브 패턴 상에 제1 핀형 액티브 패턴과 교차하는 제1 트렌치를 형성하고, 제2 핀형 액티브 패턴 상에 제2 핀형 액티브 패턴과 교차하는 제2 트렌치를 형성하고, 제2 트렌치의 측면과 바닥면을 따라 제1 TiN막을 형성하고, 제1 트렌치의 측면과 바닥면을 따라 제2 TiN막을 형성하고, 제1 TiN막 상에 제2 TiN막을 형성하고, 제2 TiN막 상에 TiAlC막을 형성하고, TiAlC막 상에 배리어막을 형성하고, 배리어막 상에 금속막을 형성하는 것을 포함하고, 배리어 막의 두께는 40Å 이상이다.
본 발명의 몇몇의 실시예에서, 상기 배리어막의 두께는 100Å 이하일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 반도체 소자의 제조 방법은, 상기 제1 TiN막 상에 TaN막을 형성하는 것을 더 포함하고, 상기 제1 TiN막 상에 상기 제2 TiN막을 형성하는 것은, 상기 TaN막 상에 상기 제2 TiN막을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 배리어막은 TiN막을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 금속막은 텅스텐(W)막을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법의 또 다른 실시예는, 제1 영역 및 제2 영역을 포함하는 기판 상에 게이트 유전막을 형성하고, 제2 영역 상에 하부 게이트 도전막을 형성하고, 제1 영역 및 제2 영역 상에, 캡핑 게이트 도전막 및 상부 게이트 도전막을 형성하고, 상부 게이트 도전막 상에 배리어막을 형성하고, 배리어막 상에 금속막을 형성하는 것을 포함하고, 배리어 막의 두께는 40Å 이상이다.
본 발명의 몇몇의 실시예에서, 상기 배리어막의 두께는 100Å 이하일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 영역 및 제2 영역을 포함하는 기판 상에 게이트 유전막을 형성하는 것은, 상기 기판 상에 인터페이스막을 형성하고, 상기 인터페이스막 상에 고유전율 게이트 유전막을 형성하는 것을 포함하고, 상기 제1 영역의 캡핑 게이트 도전막 및 상기 제2 영역의 하부 게이트 도전막은 상기 고유전율 게이트 유전막과 직접 접할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 영역 및 제2 영역을 포함하는 기판 상에 게이트 유전막을 형성하는 것은, 상기 제1 영역 및 상기 제2 영역에 각각 제1 트렌치 및 제2 트렌치를 형성하고, 상기 제1 트렌치 및 상기 제2 트렌치의 측면과 바닥면을 따라 상기 게이트 유전막을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 캡핑 게이트 도전막 및 상기 배리어막은 TiN막을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 금속막은 텅스텐(W)막을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 14는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 15 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 19 내지 도 22는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 23은 본 발명의 몇몇의 실시예에 따른 반도체 소자의 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 24는 본 발명의 몇몇의 실시예에 따른 반도체 소자의 제조 방법에 따라 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 25은 본 발명의 몇몇의 실시예에 따른 반도체 소자의 제조 방법에 따라 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 14는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다. 이하에서는 설명의 편의를 위해서, 기판 내에 형성되는 소스/드레인 영역, STI(shallow trench isolation)와 같은 소자 분리막, 희생 게이트 측벽에 형성되는 스페이서 등의 도시는 생략한다.
도 1을 참조하면, 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 본 발명의 몇몇의 실시예에서, 제1 영역(I)은 NMOS 영역이고, 제2 영역(II)은 PMOS 영역일 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 게르마늄, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(100) 상의 제1 영역(I)에는 제1 더미 게이트 유전막(212)과 제1 더미 게이트(217)를 형성한다. 기판(100) 상의 제2 영역(II)에는 제2 더미 게이트 유전막(312)과 제2 더미 게이트(317)를 형성한다.
제1 더미 게이트 유전막(212)과 제2 더미 게이트 유전막(312)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 및 이들의 조합 중 하나를 포함할 수 있다. 제1 더미 게이트 유전막(212)과 제2 더미 게이트 유전막(312)은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성할 수 있다.
제1 더미 게이트(217) 및 제2 더미 게이트(317)는 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 제1 더미 게이트(217) 및 제2 더미 게이트(317) 모두는 불순물이 도핑되지 않을 수도 있고, 또는 유사한 불순물로 도핑될 수도 있다. 이와 달리, 하나는 도핑되고, 다른 하나는 도핑되지 않을 수 있다. 또는, 하나는 n형 물질(예를 들어, 비소, 인 또는 다른 n형 물질)로 도핑될 수 있고, 다른 하나는 p형 물질(예를 들어, 붕소 또는 다른 p형 물질)로 도핑될 수 있다.
이어서, 제1 더미 게이트(217) 및 제2 더미 게이트(317)을 형성한 후, 제1 더미 게이트(217) 및 제2 더미 게이트(317)의 양측에 각각 소스/드레인 영역을 형성한다.
이어서, 기판(100) 상에 제1 더미 게이트(217) 및 제2 더미 게이트(317)를 덮는 층간 절연막(110)을 형성한다. 층간 절연막(110)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
이어서, 층간 절연막(110)을 평탄화하여, 제1 더미 게이트(217) 및 제2 더미 게이트(317)의 상면이 노출되도록 한다. 예를 들어, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있다.
도 2를 참조하면, 제1 더미 게이트(217) 및 제2 더미 게이트(317)를 제거한다. 제1 더미 게이트(217) 및 제2 더미 게이트(317)를 제거한 후, 제1 더미 게이트 유전막(212) 및 제2 더미 게이트 유전막(312)을 제거하여, 제1 트렌치(230) 및 제2 트렌치(330)를 형성한다. 제1 트렌치(230) 및 제2 트렌치(330)에 의해 기판(100)의 상면이 노출될 수 있다.
다시 말하면, 기판(100) 상에 제1 트렌치(230) 및 제2 트렌치(330)를 포함하는 층간 절연막(110)이 형성된다. 제1 트렌치(230)는 제1 영역(I)에 형성되고, 제2 트렌치(330)는 제2 영역(II)에 형성된다. 본 발명의 몇몇의 실시예에서, 제1 트렌치(230)는 NMOS 영역에 형성되고, 제2 트렌치(330)는 PMOS 영역에 형성될 수 있다.
제1 더미 게이트(217), 제2 더미 게이트(317), 제1 더미 게이트 유전막(212) 및 제2 더미 게이트 유전막(312)은 습식 공정 또는 건식 공정을 이용하여 제거될 수 있다.
도 3을 참조하면, 기판(100) 상에 게이트 유전막을 형성한다. 먼저, 제1 트렌치(230)의 바닥면 및 제2 트렌치(330)의 바닥면에 각각 제1 인터페이스막(215) 및 제2 인터페이스막(315)을 형성한다.
제1 인터페이스막(215) 및 제2 인터페이스막(315)은 실리콘 산화막을 포함할 수 있다. 제1 인터페이스막(215) 및 제2 인터페이스막(315)은 예를 들어, 화학적 산화 방법, 자외선 산화(UV oxidation) 방법 또는 듀얼 플라즈마 산화(Dual Plasma oxidation) 방법 등을 이용하여 형성될 수 있다.
층간 절연막(110)의 상면과, 제1 트렌치(230)의 측면 및 바닥면 상에 고유전율 게이트 유전막(210)을 컨포말(conformally)하게 형성한다. 또한, 고유전율 게이트 유전막(210)과 함께, 층간 절연막(110)의 상면과, 제2 트렌치(330)의 측면 및 바닥면 상에 고유전율 게이트 유전막(310)을 컨포말하게 형성한다. 구체적으로, 고유전율 게이트 유전막(210, 310)은 각각 제1 인터페이스막(215) 및 제2 인터페이스막(315) 상에 형성된다.
본 발명의 몇몇의 실시예에서, 고유전율 게이트 유전막(210, 310)은 동시에 형성되고, 예를 들어, 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다. 고유전율 게이트 유전막(210, 310)은, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
도 4를 참조하면, 고유전율 게이트 유전막(210, 310) 상에 도전막(222, 322)을 각각 형성한다.
도전막(222, 322)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여, 고유전율 게이트 유전막(210, 310)을 따라 컨포말하게 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 도전막(222, 322)은 동시에 형성되고, 예를 들어, TiN막을 포함할 수 있다.
이어서, 도전막(222, 322) 상에 캡핑막(120)을 각각 형성한다. 캡핑막(120)을 형성한 후, 열처리를 진행할 수 있다. 캡핑막(120)은 예를 들어, 비정질 실리콘, 폴리 실리콘 또는 이들의 조합을 포함할 수 있다. 열처리 진행시, 캡핑막(120)은 제1 인터페이스막(215) 및 제2 인터페이스막(315)의 두께가 증가하는 것을 방지할 수 있다.
도 5를 참조하면, 고유전율 게이트 유전막(210, 310) 상에 형성된 도전막(222, 322)과 캡핑막(120)을 제거하여, 고유전율 게이트 유전막(210, 310)이 노출되도록 한다. 이어서, 제1 트렌치(230)의 측면과 바닥면을 따라 제1 하부 게이트 도전막(220)을 형성하고, 제2 트렌치(330)의 측면 및 바닥면을 따라 제2 하부 게이트 도전막(320)을 형성한다. 이 경우, 하부 게이트 도전막(220, 320)은 고유전율 게이트 유전막(210, 310)과 직접 접할 수 있다.
하부 게이트 도전막(220, 320)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여, 고유전율 게이트 유전막(210, 310)을 따라 컨포말하게 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 하부 게이트 도전막(220, 320)은 동시에 형성되고, 예를 들어, TiN막을 포함할 수 있다.
제1 하부 게이트 도전막(220) 및 제2 하부 게이트 도전막(320)은 p형 일함수 조절막일 수 있다. 예를 들어, 제1 하부 게이트 도전막(220) 및 제2 하부 게이트 도전막(320)은 TiN막을 포함할 수 있다.
도 6을 참조하면, 제1 하부 게이트 도전막(220) 및 제2 하부 게이트 도전막(320) 상에 제1 트렌치(230) 및 제2 트렌치(330)를 매립하는 마스크막(132)을 형성한다. 마스크막(132)은 층간 절연막(110)의 상면 상에도 형성될 수 있다.
마스크막(132)은 BARC(Bottom Anti-Reflective Coating)막일 수 있다. 또한, 마스크막(132)은 제1 트렌치(230) 및 제2 트렌치(330)를 잘 채울 수 있도록 갭필(gap-fill) 특성이 뛰어난 물질을 포함할 수 있다.
제1 트렌치(230) 및 제2 트렌치(330)를 매립하는 마스크막(132)은 제1 하부 게이트 도전막(220) 및 제2 하부 게이트 도전막(320)과 직접 접하여 형성된다.
이어서, 마스크막(132) 상에 감광막 패턴(140)을 형성한다. 감광막 패턴(140)은 제1 하부 게이트 도전막(220) 상에 형성된 마스크막(132)을 노출시키지만, 제2 하부 게이트 도전막(320) 상에 형성된 마스크막(132)은 덮는다. 즉, 감광막 패턴(140)은 제2 영역(II)을 덮고, 제1 영역(I)은 노출시킨다. 또한, 감광막 패턴(140)은 제2 하부 게이트 도전막(320)과 오버랩되고, 제1 하부 게이트 도전막(220)과 오버랩되지 않는다.
도 7을 참조하면, 감광막 패턴(140)을 식각 공정의 마스크로 이용하여, 제1 트렌치(230)를 매립하는 마스크막(132)을 제거한다. 식각 공정를 통해, 제1 하부 게이트 도전막(320) 상에 마스크 패턴(130)을 형성한다. 마스크 패턴(130)은 제2 트렌치(330)를 매립하고, BARC 패턴이다.
다시 말하면, 제1 영역(I)에서, 제1 하부 게이트 도전막(220) 상에 형성된 마스크막(132)을 식각 공정으로 제거하여, 마스크 패턴(130)을 형성한다. 제1 하부 게이트 도전막(320) 상에 형성된 마스크 패턴(130) 및 감광막 패턴(140)은 적층막을 이루어, 이 후에 진행되는 공정에서 식각 마스크로 사용될 수 있다.
제1 트렌치(230)를 매립하는 마스크막(132) 및 제1 하부 게이트 도전막(220)은 건식 식각을 이용하여 제거될 수 있다. 건식 식각은 예를 들어, 반응성 이온 식각 공정(Reactive Ion Etching, RIE)을 이용할 수 있다. 마스크 패턴(130)을 형성하는 건식 식각의 일 예로, 산소를 포함하는 혼합 가스를 식각 가스로 이용하여, 제1 트렌치(230)를 매립하는 마스크막(132)은 식각되어 제거된다. 식각 가스로 이용되는 혼합 가스는 산소 이외에 염소를 포함한다. 또한, 혼합 가스는 헬륨을 더 포함할 수 있다. 마스크 패턴(130)을 형성하는 건식 식각의 다른 예로, 질소와 수소를 포함하는 혼합 가스를 식각 가스로 이용하여, 제1 트렌치(230)를 매립하는 마스크막(132)은 식각되어 제거된다.
도 8을 참조하면, 마스크 패턴(130)을 마스크로 이용하여, 제1 하부 게이트 도전막(220)을 제거한다. 제1 하부 게이트 도전막(220)을 제거하여, 고유전율 게이트 유전막(210)을 노출시킬 수 있다.
구체적으로, 마스크 패턴(130) 및 감광막 패턴(140)으로 이루어진 적층막(135)을 식각 마스크로 이용하여, 제1 트렌치(230)의 측면 및 바닥면을 따라 형성된 제1 하부 게이트 도전막(220)을 제거한다.
제1 하부 게이트 도전막(220)은 예를 들어, 습식 식각을 이용하여 제거될 수 있다. 습식 식각에 사용되는 식각 용액은 예를 들어, 과산화 수소(H2O2)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 하부 게이트 도전막(220)을 제거하는 과정에서, 노출될 고유전율 게이트 유전막(210)이 손상을 적게 받게 하기 위해, 습식 식각을 이용할 수 있다.
도 9를 참조하면, 제2 하부 게이트 도전막(320) 상에 형성된 마스크 패턴(130) 및 감광막 패턴(140)을 제거한다. 마스크 패턴(130) 및 감광막 패턴(140)으로 이루어진 적층막(135)을 제거함으로써, 제2 하부 게이트 도전막(320)은 노출된다.
예를 들어, 수소(H2)와 질소(N2)를 포함하는 가스를 이용하여, 마스크 패턴(130) 및 감광막 패턴(140)은 애슁(ashing) 및 스트립(strip)될 수 있다.
마스크 패턴(130) 및 감광막 패턴(140)을 제거함으로써, 제2 영역(II)에 형성된 층간 절연막(110)의 상면과, 제2 트렌치(330)의 측면과, 제2 인터페이스막(315) 상에는 고유전율 게이트 유전막(310) 및 제2 하부 게이트 도전막(320)이 순차적으로 컨포말하게 형성된다.
제2 영역(II)에 제2 하부 게이트 도전막(320)이 남아 있는 것과 달리, 제1 영역(I)에 형성된 층간 절연막(110)의 상면과, 제1 트렌치(230)의 측면과, 제1 인터페이스막(215) 상에는 고유전율 게이트 유전막(210)이 컨포말하게 형성된다.
도 10을 참조하면, 제1 트렌치(230)의 측면과 바닥면을 따라 제1 캡핑 게이트 도전막(224)을 형성하고, 제2 하부 게이트 도전막(320) 상에 제2 캡핑 게이트 도전막(324)을 형성한다. 이 경우, 제1 캡핑 게이트 도전막(224)은 고유전율 게이트 유전막(210)과 직접 접하고, 제2 캡핑 게이트 도전막(324)은 제2 하부 게이트 도전막(320)과 직접 접할 수 있다.
제1 캡핑 게이트 도전막(224) 및 제2 캡핑 게이트 도전막(324)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여, 고유전율 게이트 유전막(210) 및 제2 하부 게이트 도전막(320)을 따라 컨포말하게 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 제1 캡핑 게이트 도전막(224) 및 제2 캡핑 게이트 도전막(324)은 동시에 형성되고, 예를 들어, TiN막을 포함할 수 있다.
도 11을 참조하면, 제1 캡핑 게이트 도전막(224) 및 제2 캡핑 게이트 도전막(324) 상에 제1 상부 게이트 도전막(226) 및 제2 상부 게이트 도전막(326)을 각각 형성한다.
제1 상부 게이트 도전막(226) 및 제2 상부 게이트 도전막(326)은 n형 일함수 조절막일 수 있다. 제1 상부 게이트 도전막(226) 및 제2 상부 게이트 도전막(326)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여, 제1 캡핑 게이트 도전막(224) 및 제2 캡핑 게이트 도전막(324)을 따라 컨포말하게 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 제1 상부 게이트 도전막(226) 및 제2 상부 게이트 도전막(326)은 동시에 형성되고, 예를 들어, TiAlC막을 포함할 수 있다.
도 12를 참조하면, 제1 상부 게이트 도전막(226) 및 제2 상부 게이트 도전막(326) 상에 제1 배리어막(228) 및 제2 배리어막(328)을 각각 형성한다. 제1 배리어막(228) 및 제2 배리어막(328)은 도 13과 관련하여 후술할 제1 금속막(229) 및 제2 금속막(329)으로부터 예컨대 육불화텅스텐(WF6)이 상부 게이트 도전막(226, 326)을 향해 침투하는 것을 방지하는 동시에, 제1 금속막(229) 및 제2 금속막(329)의 상부 게이트 도전막(226, 326)에 대한 접착막(adhesion layer)의 역할을 한다.
제1 배리어막(228) 및 제2 배리어막(328)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여, 제1 상부 게이트 도전막(226) 및 제2 상부 게이트 도전막(326)을 따라 컨포말하게 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 제1 배리어막(228) 및 제2 배리어막(328)은 동시에 형성되고, 예를 들어, TiN막을 포함할 수 있다.
특히 본 발명의 다양한 실시예에 따른 반도체 소자의 제조 방법에서, 제1 배리어막(228) 및 제2 배리어막(328)의 두께는 40Å 이상이다. 또한, 본 발명의 다양한 실시예에 따른 반도체 소자의 제조 방법에서, 제1 배리어막(228) 및 제2 배리어막(328)의 두께는 100Å 이하이다. 본 발명의 다양한 실시예에 따른 반도체 소자의 제조 방법에서, 배리어막(228, 328)의 두께를 40Å 이상 또는 100Å 이하로 형성함으로써, 특히 14 nm 공정의 핀펫에 대해, 핀의 균열(crack) 현상을 억제하고 보이드(void) 불량률을 저감시킬 수 있다.
도 13을 참조하면, 제1 배리어막(228) 및 제2 배리어막(328) 상에 제1 금속막(229) 및 제2 금속막(329)을 각각 형성한다. 제1 금속막(229) 및 제2 금속막(329)은 제1 트렌치(230) 및 제2 트렌치(330)를 각각 매립하도록 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 제1 금속막(229) 및 제2 금속막(329)은 동시에 형성되고, 예를 들어, 텅스텐(W)막을 포함할 수 있다.
도 14를 참조하면, 제1 트렌치(230)를 매립하도록 제1 금속 게이트가 형성되고, 제2 트렌치(330)를 매립하도록 제2 금속 게이트가 형성된 것을 알 수 있다.
제1 트렌치(230) 상에 형성된 제1 금속 게이트는 제1 캡핑 게이트 도전막(224), 제1 상부 게이트 도전막(226), 제1 배리어막(228) 및 제1 금속막(229)을 포함하고, 제2 트렌치(330) 상에 형성된 제2 금속 게이트는 제2 하부 게이트 도전막(320), 제2 캡핑 게이트 도전막(324), 제2 상부 게이트 도전막(326), 제2 배리어막(328) 및 제2 금속막(329)을 포함한다.
이후, 층간 절연막(110)의 상면이 노출되도록 금속막(229, 329), 배리어막(228, 328), 상부 게이트 도전막(226, 326), 캡핑 게이트 도전막(224, 324), 제2 하부 게이트 도전막(320), 고유전율 게이트 유전막(210, 310)을 평탄화한다. 이들 배리어막(228, 328), 상부 게이트 도전막(226, 326), 캡핑 게이트 도전막(224, 324) 및 제2 하부 게이트 도전막(320)은 제1 트렌치(230) 및 제2 트렌치(330)의 측면 및 바닥면을 따라 컨포말하게 형성될 수 있다.
도 15 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다. 이하에서는 도 1 내지 도 14와 관련된 실시예와 다른 점을 위주로 설명하도록 한다.
도 15와 도 5를 같이 참조하면, 앞선 실시예와 다른 점은, 하부 게이트 도전막은 TiN막 및 TaN막으로 이루어진 이중막을 포함할 수 있다는 점이다. 예를 들어, 제1 영역(I)의 하부 게이트 도전막(220, 221)은 제1 게이트 도전막(220) 및 제1 게이트 도전막(220) 상에 형성된 제2 게이트 도전막(221)을 포함할 수 있고, 제2 영역(II)의 하부 게이트 도전막(320, 321)은 제1 게이트 도전막(320) 및 제1 게이트 도전막(320) 상에 형성된 제2 게이트 도전막(321)을 포함할 수 있다. 여기서 제1 게이트 도전막(220, 320)은 TiN막을 포함하고, 제2 게이트 도전막(221, 321)은 TaN막을 포함할 수 있다.
도 16과 도 9를 같이 참조하면, 마스크 패턴(130) 및 감광막 패턴(140)을 이용하여 제1 영역(I)의 하부 게이트 도전막(220, 221)을 제거하고 제2 영역(II)의 하부 게이트 도전막(320, 321)을 남겨 둔 결과이다. 앞선 실시예와 다른 점은, 제2 영역(II)에 제2 하부 게이트 도전막(320)만이 남아 있는 것과 달리, 하부 게이트 도전막(320, 321)이 남아 있다는 점이다.
도 17 및 도 18을 참조하면, 이후 공정에서 제1 트렌치(230)를 매립하도록 제1 금속 게이트가 형성되고, 제2 트렌치(330)를 매립하도록 제2 금속 게이트가 형성된다.
제1 트렌치(230) 상에 형성된 제1 금속 게이트는 제1 캡핑 게이트 도전막(224), 제1 상부 게이트 도전막(226), 제1 배리어막(228) 및 제1 금속막(229)을 포함하고, 제2 트렌치(330) 상에 형성된 제2 금속 게이트는 제1 게이트 도전막(320), 제2 게이트 도전막(321), 제2 캡핑 게이트 도전막(324), 제2 상부 게이트 도전막(326), 제2 배리어막(328) 및 제2 금속막(329)을 포함한다.
앞선 실시예와 마찬가지로, 제1 배리어막(228) 및 제2 배리어막(328)의 두께는 40Å 이상이다. 또한, 본 발명의 다양한 실시예에 따른 반도체 소자의 제조 방법에서, 제1 배리어막(228) 및 제2 배리어막(328)의 두께는 100Å 이하이다. 본 발명의 다양한 실시예에 따른 반도체 소자의 제조 방법에서, 배리어막(228, 328)의 두께를 40Å 이상 또는 100Å 이하로 형성함으로써, 특히 14 nm 공정의 핀펫에 대해, 핀의 균열(crack) 현상을 억제하고 보이드(void) 불량률을 저감시킬 수 있다.
도 19 내지 도 22를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법에 대해서 설명한다.
도 19 내지 도 22는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 22는 도 21의 A-A 및 B-B를 따라 절단한 단면도이다.
도 19를 참조하면, 기판(100) 상에 제1 핀형 액티브 패턴(420) 및 제2 핀형 액티브 패턴(520)을 형성한다. 제1 핀형 액티브 패턴(420)은 제1 영역(I)에 형성되고, 제2 핀형 액티브 패턴(520)은 제2 영역(II)에 형성된다.
제1 핀형 액티브 패턴(420) 및 제2 핀형 액티브 패턴(520)은 제2 방향(Y1, Y2)을 따라서 길게 연장될 수 있다. 제1 핀형 액티브 패턴(420) 및 제2 핀형 액티브 패턴(520)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자 분리막(150)은 제1 핀형 액티브 패턴(420) 및 제2 핀형 액티브 패턴(520)의 측면을 덮을 수 있다.
제1 핀형 액티브 패턴(420) 및 제2 핀형 액티브 패턴(520)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 액티브 패턴(420) 및 제2 핀형 액티브 패턴(520)는 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 액티브 패턴(420) 및 제2 핀형 액티브 패턴(520)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 제1 핀형 액티브 패턴(420) 및 제2 핀형 액티브 패턴(520)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
도 20을 참조하면, 제1 하드 마스크 패턴(2404) 및 제2 하드 마스크 패턴(2504)를 이용하여 식각 공정을 진행하여, 제1 핀형 액티브 패턴(420)과 교차하여 제1 방향(X1)으로 연장되는 제3 더미 게이트(443)와, 제2 핀형 액티브 패턴(520)과 교차하여 제1 방향(X2)으로 연장되는 제4 더미 게이트(543)를 형성할 수 있다.
제1 핀형 액티브 패턴(420)과 제3 더미 게이트(443) 사이에는 제3 더미 게이트 유전막(441)이 형성되고, 제2 핀형 액티브 패턴(520)과 제4 더미 게이트(543) 사이에는 제4 더미 게이트 유전막(541)이 형성된다.
제3 더미 게이트 유전막(441)과 제4 더미 게이트 유전막(541)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 및 이들의 조합 중 하나를 포함할 수 있다. 제3 더미 게이트(443) 및 제4 더미 게이트(543)는 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법에서, 제3 더미 게이트 유전막(441)과 제4 더미 게이트 유전막(541)이 형성되는 것으로 설명하나, 이에 제한되는 것은 아니다. 즉, 제3 더미 게이트(443) 및 제4 더미 게이트(543) 하부에 인터페이스막 및 고유전율 물질을 포함하는 제3 및 제4 게이트 유전막이 각각 형성될 수 있음은 물론이다.
도 20 내지 도 22를 참조하면, 제3 더미 게이트(443) 및 제3 더미 게이트 유전막(441)을 제거하여, 제1 핀형 액티브 패턴(420) 상에 제1 핀형 액티브 패턴(420)과 교차하는 제3 트렌치(423)를 형성한다. 또한, 제4 더미 게이트(543) 및 제4 더미 게이트 유전막(541)을 제거하여, 제2 핀형 액티브 패턴(520) 상에 제2 핀형 액티브 패턴(520)과 교차하는 제4 트렌치(523)를 형성한다.
구체적으로, 제3 더미 게이트(443) 및 제4 더미 게이트(543)의 측벽에 각각 제1 스페이서(451) 및 제2 스페이서(551)를 각각 형성한다. 제1 스페이서(451) 및 제2 스페이서(551)를 형성할 때, 제3 더미 게이트(443) 및 제4 더미 게이트(543)와 오버랩되지 않는 제1 핀형 액티브 패턴(420) 및 제2 핀형 액티브 패턴(520)의 일부를 제거하여 리세스를 각각 형성한다.
이어서, 제3 더미 게이트(443) 및 제4 더미 게이트(543) 양측에 제1 소오스/드레인(461) 및 제2 소오스/드레인(561)을 각각 형성한다.
이어서, 제1 소오스/드레인(461) 및 제2 소오스/드레인(561)을 덮는 층간 절연막(110)을 형성한다. 평탄화 공정을 통해, 제3 더미 게이트(443) 및 제4 더미 게이트(543)의 상면을 노출시킨다.
이어서, 제3 더미 게이트(443) 및 제3 더미 게이트 유전막(441)과, 제4 더미 게이트(543) 및 제4 더미 게이트 유전막(541)을 제거하여, 제1 영역(I)에는 제3 트렌치(423)를 형성하고, 제2 영역(II)에는 제4 트렌치(523)를 형성한다.
도 22를 기준으로, 제3 트렌치(423) 및 제4 트렌치(523)를 형성한 이 후의 제조 공정은 도 3 내지 도 14를 통해 설명한 제조 과정과 실질적으로 동일하여 설명을 생략하거나, 간략히 한다.
제1 영역(I)의 제3 트렌치(423) 내에, 제1 캡핑 게이트 도전막(224), 제1 상부 게이트 도전막(226), 제1 배리어막(228) 및 제1 금속막(229)을 형성한다. 또한, 제2 영역(II)의 제4 트렌치(523) 내에 제2 하부 게이트 도전막(320), 제2 캡핑 게이트 도전막(324), 제2 상부 게이트 도전막(326), 제2 배리어막(328) 및 제2 금속막(329)을 형성한다.
제1 영역(I)의 제1 캡핑 게이트 도전막(224), 제1 상부 게이트 도전막(226), 제1 배리어막(228) 및 제1 금속막(229)을 포함하는 제3 금속 게이트는 제3 트렌치(423)를 매립하여, 제1 핀형 액티브 패턴(420)을 감싸고, 제2 영역(II)의 제2 하부 게이트 도전막(320), 제2 캡핑 게이트 도전막(324), 제2 상부 게이트 도전막(326), 제2 배리어막(328) 및 제2 금속막(329)을 포함하는 제4 금속 게이트는 제4 트렌치(523)를 매립하여, 제2 핀형 액티브 패턴(520)을 감싼다.
도 23은 본 발명의 몇몇의 실시예에 따른 반도체 소자의 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 23을 참조하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 24는 본 발명의 몇몇의 실시예에 따른 반도체 소자의 제조 방법에 따라 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 24를 참조하면, 정보 처리 시스템(1300)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 18에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 25는 본 발명의 몇몇의 실시예에 따른 반도체 소자의 제조 방법에 따라 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
도 25를 참조하면, 전자 장치(1400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 층간 절연막
120: 캡핑막 130: 마스크 패턴
132: 마스크막 135: 적층막
140: 감광막 패턴 210, 310: 고유전율 게이트 유전막
212: 제1 더미 게이트 유전막 215: 제1 인터페이스막
217: 제1 더미 게이트 220, 320: 하부 게이트 도전막, 제1 게이트 도전막
221, 222: 제2 게이트 도전막 222, 322: 도전막
224, 324: 캡핑 게이트 도전막 226, 326: 상부 게이트 도전막
228, 328: 배리어막 229, 329: 금속막
230: 제1 트렌치 312; 제2 더미 게이트 유전막
315: 제2 인터페이스막 317: 제2 더미 게이트
330: 제2 트렌치

Claims (10)

  1. 기판 상에, 제1 트렌치 및 제2 트렌치를 포함하는 층간 절연 막을 형성하고,
    상기 제2 트렌치의 측면과 바닥면을 따라 하부 게이트 도전막을 형성하고,
    상기 제1 트렌치의 측면과 바닥면을 따라 제1 캡핑 게이트 도전막을 형성하고, 상기 하부 게이트 도전막 상에 제2 캡핑 게이트 도전막을 형성하고,
    상기 제1 캡핑 게이트 도전막 및 상기 제2 캡핑 게이트 도전막 상에 제1 상부 게이트 도전막 및 제2 상부 게이트 도전막을 각각 형성하고,
    상기 제1 상부 게이트 도전막 및 상기 제2 상부 게이트 도전막 상에 제1 배리어막 및 제2 배리어막을 각각 형성하고,
    상기 제1 배리어막 및 상기 제2 배리어막 상에 제1 금속막 및 제2 금속막을 각각 형성하는 것을 포함하고,
    상기 제1 배리어 막 및 상기 제2 배리어 막의 두께는 40Å 이상인 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 배리어막 및 상기 제2 배리어막의 두께는 100Å 이하인 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 하부 게이트 도전막은 TiN막을 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 하부 게이트 도전막은 제1 게이트 도전막 및 상기 제1 게이트 도전막 상에 형성된 제2 게이트 도전막을 포함하고,
    상기 제1 게이트 도전막은 TiN막을 포함하고,
    상기 제2 게이트 도전막은 TaN막을 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 배리어막 및 상기 제2 배리어막은 TiN막을 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 금속막 및 상기 제2 금속막은 텅스텐(W)막을 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 트렌치는 NMOS 영역에 형성되고, 상기 제2 트렌치는 PMOS 영역에 형성되는 반도체 소자의 제조 방법.
  8. 기판 상에 제1 핀형 액티브 패턴 및 제2 핀형 액티브 패턴을 형성하고,
    상기 제1 핀형 액티브 패턴 상에 상기 제1 핀형 액티브 패턴과 교차하는 제1 트렌치를 형성하고, 상기 제2 핀형 액티브 패턴 상에 상기 제2 핀형 액티브 패턴과 교차하는 제2 트렌치를 형성하고,
    상기 제2 트렌치의 측면과 바닥면을 따라 제1 TiN막을 형성하고,
    상기 제1 트렌치의 측면과 바닥면을 따라 제2 TiN막을 형성하고, 상기 제1 TiN막 상에 상기 제2 TiN막을 형성하고,
    상기 제2 TiN막 상에 TiAlC막을 형성하고,
    상기 TiAlC막 상에 배리어막을 형성하고,
    상기 배리어막 상에 금속막을 형성하는 것을 포함하고,
    상기 배리어 막의 두께는 40Å 이상인 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 배리어막의 두께는 100Å 이하인 반도체 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 제1 TiN막 상에 TaN막을 형성하는 것을 더 포함하고,
    상기 제1 TiN막 상에 상기 제2 TiN막을 형성하는 것은, 상기 TaN막 상에 상기 제2 TiN막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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