KR20160045923A - ｎ-형 및 ｐ-형 ＭＯＳ 소스-드레인 콘택들을 위한 III-V 층들 - Google Patents

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Abstract

종래의 디바이스에 비해 감소된 기생 콘택 저항을 갖는 트랜지스터 디바이스를 형성하는 기술이 개시된다. 일부 예시적 실시예에서, CMOS 디바이스의 MOS 트랜지스터의 콘택을 구현하는 기술을 사용할 수 있으며, 여기서 p-형 및 n-형 소스/드레인 영역들과 그들의 각 콘택 금속들 사이에 III-V 반도체 재료 중간층이 제공되어 콘택 저항을 현저히 감소시킨다. III-V 반도체 재료 중간층은 원하는 전도율을 제공하기 위해 작은 밴드 갭(예를 들어, 0.5 eV보다 낮은)을 가질 수 있고/있거나 도핑될 수 있다. 변형 및 비변형 채널 구조를 포함하는 다수의 트랜지스터 아키텍처(예를 들어, 평면형, 핀형 및 나노와이어 트랜지스터)에 대해 상기 기술을 사용할 수 있다.

Description

ｎ-형 및 ｐ-형 ＭＯＳ 소스-드레인 콘택들을 위한 III-V 층들{III-V LAYERS FOR N-TYPE AND P-TYPE MOS SOURCE-DRAIN CONTACTS}
트랜지스터, 다이오드, 레지스터, 캐패시터, 및 반도체 기판상에 형성된 그밖의 수동 및 능동 전자 디바이스를 포함하는 회로 디바이스의 성능 향상은 통상적으로, 이들 디바이스의 설계, 제조 및 동작 동안 고려되는 주요 인자이다. 예를 들어, CMOS(complementary metal oxide semiconductor)에 사용된 것과 같은, MOS(metal oxide semiconductor) 트랜지스터 반도체 디바이스의 설계 및 제조, 또는 형성 동안에는 종종, 외부 저항(Rext)으로 알려진, 콘택과 관련된 기생 저항을 최소화하는 것이 바람직하다. Rext를 감소시키면 등가 트랜지스터 설계로부터 더 높은 전류가 가능하다.
도 1a는 본 발명의 실시예에 따른, 낮은 콘택 저항을 갖는 트랜지스터 구조의 형성 방법이다.
도 1b는 본 발명의 다른 실시예에 따른, 낮은 콘택 저항을 갖는 트랜지스터 구조의 형성 방법이다.
도 2a 내지 2f는 본 발명의 실시예에 따른, 도 1a의 방법을 수행할 경우 형성된 구조를 예시한다.
도 3a 내지 3c는 본 발명의 다른 실시예에 따른, 도 1b의 방법을 수행할 경우 형성된 다른 구조를 예시한다.
도 4a-e는 각각, 본 발명의 한 실시예에 따라 구성된 비-평면 트랜지스터 아키텍처의 투시도를 도시한다.
도 5는 본 발명의 예시적 실시예에 따른 하나 이상의 트랜지스터 구조로 구현된 컴퓨팅 시스템을 예시한다.
이해되는 바와 같이, 도면은 반드시 일정한 비율로 그려지지는 않거나, 특허청구된 발명을 도시된 특정한 구성으로 한정하고자 의도되지는 않는다. 예를 들어, 일부 도면은 일반적으로 직선, 직각, 매끄러운 표면을 나타내지만, 트랜지스터 구조의 실제 구현물은 완벽한 직선 및 직각이 아닐 수 있으며, 사용된 현실적인 가공 장비 및 기술의 제한으로, 일부 특징부는 표면 토폴로지(surface topology)를 가지거나 매끄럽지 않을 수 있다. 즉, 도면은 단지 예시적 구조를 도시하기 위해 제공된다.
종래 디바이스에 비해 기생 콘택 저항이 감소된 트랜지스터 디바이스를 형성하기 위한 기술이 제공된다. 이 기술은 예를 들어, 종래의 콘택 공정이 실리콘 소스/드레인 영역 바로 위에 실리사이드를 사용하고 실리콘(Si) 또는 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge) 소스/드레인 영역 상의 일련의 금속과 같은 표준 콘택 스택을 이용하는 반도체 공정 흐름의 지점에서 구현될 수 있다. 일부 예시적 실시예에서, 이 기술은 CMOS 디바이스의 MOS 트랜지스터의 콘택을 구현하기 위해 사용될 수 있으며, 여기서 p-형 및 n-형 소스/드레인 영역들 및 그들의 각 콘택 금속들 사이에 III-V 반도체 재료 중간층이 제공되어 콘택 저항이 현저하게 감소된다. III-V 반도체 재료 중간층은 원하는 전도율을 제공하기 위해 작은 밴드 갭(예를 들어, 0.5 eV보다 낮음)을 가질 수 있고/있거나, 그렇지 않으면 도핑될 수 있다. 이 기술은 변형(strained) 및 비변형(unstrained) 채널 구조를 포함하는 다수의 트랜지스터 아키텍처(예를 들어, 평면형, 핀형(finned) 및 나노와이어 트랜지스터)에 대해 사용될 수 있다.
개요
전술한 바와 같이, 트랜지스터의 구동 전류 증가는 디바이스 저항을 감소시킴으로써 달성될 수 있다. 콘택 저항은 디바이스의 전체 저항 중 한 성분이다. 통상적인 트랜지스터 콘택 스택은, 예를 들어, 실리콘 또는 SiGe 소스/드레인 층, 실리사이드/게르마나이드 층, 티타늄 질화물 접착층, 및 텅스텐 콘택/플러그를 포함한다. 니켈, 백금, 티타늄, 코발트 등과 같은 금속의 실리사이드 또는 게르마나이드는 텅스텐 플러그 퇴적 전에 소스-드레인 영역 상에 형성될 수 있다. 그러한 구성에서, 콘택 저항은 비교적 높으며, 금속의 피닝 레벨(pinning level)에 대한 실리콘 또는 SiGe 원자가 전자대(valence band) 정렬에 의해 실질적으로 제한된다. 콘택을 형성하는 통상적인 산업적 접근은 일반적으로 밴드 갭이 0.5-1.5 eV의 범위 또는 그 이상인 합금을 사용한다. 그러한 일부 접근법은 n-형 트랜지스터 구조에 적합할 수 있지만, p-형 트랜지스터 구조에는 적합하지 않다.
따라서, 그리고 본 발명의 실시예에 따라, 소스/드레인 형성 이후에 하지만 금속 콘택 퇴적 전에, III-V 반도체 재료 중간층이 퇴적된다. p-형 및 n-형 소스/드레인 영역 모두의 위에 동일한 III-V 반도체 재료 중간층이 퇴적될 수 있음을 주목한다. 일부 실시예에서, III-V 재료 층은, 예를 들어, 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As) 및/또는 안티몬(Sb)의 각종 조합을 포함하는, 안티몬화 인듐(InSb), 또는 밴드 갭이 0.5 eV 미만인 다른 관련 화합물과 같이, 좁은 밴드 갭을 갖도록 선택된다. 상기 작은 밴드 갭의 III-V 재료 층은, 예를 들어, p-형 및 n-형 Si, SiGe 합금 및 Ge 소스-드레인 영역과 같은 MOS 트랜지스터 소스-드레인 영역에 우수한 콘택 특성을 제공하기 위해 사용될 수 있다. 다른 실시예에서, 임의의 밴드 갭을 갖는 III-V 재료를 퇴적 및 도핑할 수 있으며, 이로써 작은 밴드 갭의 III-V 재료에 비견할 만한 수준, 또는 주어진 응용에 대해 허용가능한 전도율 수준까지 전도율을 증가시킬 수 있다.
일부 실시예에서, III-V 반도체 재료, 및 특히 약 0.5 eV 미만의 밴드 갭을 갖는 III-V 재료는 도핑되지 않고 남아 있을 수 있으며, 이는 상기 작은 밴드 갭 재료에서 캐리어의 열 발생이 실온에서 높은 전도율을 가능하게 하기에 충분하기 때문임을 주목한다. 임의의 밴드 갭을 갖는 III-V 재료를 사용한 것과 같은, 도핑이 사용된 다른 실시예에서, 도핑은 인-시튜(in-situ) 및 엑스-시튜(ex-situ) 도핑 기술 모두를 포함하는 다수의 방식으로 수행될 수 있다. 상기 일부 실시예는, 탄소, 실리콘, 게르마늄 또는 주석과 같은 IV족 도펀트로 충분히 높은 도핑 수준을 갖는 III-V 재료를 사용한다. 매우 높은 도핑 수준에서(예를 들어, 치환 농도 1E18 atoms/cm3 초과), 상기 양쪽성 도펀트는 원자가 전자대 및 전도대 모두에서 캐리어에 기여하여, 두 캐리어 종류 모두에 대한 캐리어 농도를 증가시킨다. 상기 일부 경우에, 도핑은 인-시튜로 수행된다. 다른 실시예에서, 진성 III-V 재료 층을 퇴적한 다음, 원하는 전도율(예를 들어, 100 내지 500 S/cm의 값을 갖는 전도율)을 제공하도록, 이온 주입 또는 확산 도핑과 같은 엑스-시튜 도핑 공정이 후속한다. 일부 예시적인 경우에, p-형 영역이 제1 도핑 체계를 갖고 n-형 영역이 제2 도핑 체계를 갖도록 III-V 재료 층이 도핑될 수 있다. 예를 들어, n-형 소스/드레인 영역은 예를 들어 실리콘, 게르마늄 또는 텔루륨으로 도핑될 수 있고, p-형 소스/드레인 영역은 아연 또는 카드뮴으로 도핑될 수 있다. 본 발명의 관점에서 이해되는 바와 같이, 복수의 도핑 체계를 수반하는 상기 실시예는 일반적으로 추가 패터닝 단계를 필요로 할 것이다.
평면형, 돌출형(raised) 소스/드레인, 비-평면형(예를 들어, 이중-게이트 및 트리게이트(trigate) 트랜지스터 구조와 같은 나노와이어 트랜지스터 및 핀형(finned) 트랜지스터) 뿐만 아니라, 변형 및 비변형 채널 구조를 포함하는, 임의의 수의 트랜지스터 구조 및 구성에서 콘택 저항을 향상시키기 위해 III-V 재료 층을 사용할 수 있음을 추가로 주목한다. 또한, 트랜지스터 구조는, 예를 들어, 때때로 수행되는 것과 같이 쇼트 채널 효과(short channel effect;SCE)를 향상시키면서 트랜지스터의 총 저항을 감소시키기 위해 설계된 소스 및 드레인 단부 영역을 포함할 수 있다. 본 출원에 설명된 바와 같은 III-V 반도체 재료 층과 함께 임의의 수의 구조적 특징부를 사용할 수 있다.
트랜지스터 구조는 p-형 소스/드레인 영역, n-형 소스/드레인 영역, 또는 n-형 및 p-형 소스/드레인 영역 모두를 포함할 수 있다. 일부 예시적 실시예에서, 트랜지스터 구조는 MOS 구조에 실리콘, SiGe 합금, 또는 명목상 순수 게르마늄 필름(예를 들어, 10% 미만의 실리콘을 갖는 것)의 도펀트-주입 소스/드레인 영역 또는 에피택셜(또는 다결정) 대체 소스/드레인 영역을 포함한다. 상기 임의의 구현물에서, 본 발명의 실시예에 따라, III-V 반도체 재료의 층 또는 캡(cap)은 소스/드레인 영역 바로 위에 형성될 수 있다. III-V 재료 층은 또한, 바람직할 경우, 폴리 게이트 및/또는 접지 탭(tap) 영역, 또는 낮은 콘택 저항이 원하는 영역과 같은, 트랜지스터 구조의 다른 부분 바로 위에도 형성될 수 있다.
분석(예를 들어, 주사 전자 현미경 및/또는 조성 매핑(mapping))시, 본 발명의 조성의 실시예에 따라 구성된 구조는, 예를 들어 Al, Ga, In, P, As 및/또는 Sb의 조합을 포함하는(적용가능할 경우, 허용가능한 수준까지 전도율을 증가시키는 임의의 도펀트와 함께) III-V 반도체 재료의 추가 층을 실질적으로 도시할 것이며, 종래의 실리사이드 및 게르마나이드 콘택 공정을 이용하여 제조된 디바이스의 콘택 저항보다 더 낮은 콘택 저항을 나타낼 것이다. 이해되는 바와 같이, 고성능 콘택에 대한 요구를 갖는 임의의 수의 반도체 디바이스 또는 회로는 본 출원에 제공된 저 저항 콘택 기술로부터 이득을 얻을 수 있다.
따라서, 본 발명의 실시예에 따라 구성된 트랜지스터 구조는 종래의 구조에 비해 더 낮은 콘택 저항에 관련하여 개선을 제공한다. 본 발명의 관점에서 다수의 공정 변형이 명백할 것이다. 예를 들어, III-V 반도체 재료는 절연체 층이 소스/드레인 층 위에 퇴적되기 전에 소스-드레인 영역 상에 퇴적될 수 있다. 대안적으로, III-V 반도체 재료는 절연체 층이 소스/드레인 층 영역 위에 퇴적되고 콘택 트랜치가 소스/드레인 층까지 식각된 후에 소스-드레인 영역 상에 퇴적될 수 있다.
방법론 및 아키텍처
도 1a는 본 발명의 실시예에 따라 낮은 콘택 저항을 갖는 트랜지스터 구조를 형성하는 방법이다. 도 2a 내지 2f는 상기 방법이 수행됨에 따라, 그리고 일부 실시예에 따라 형성된 예시적 구조를 예시한다.
예시적 방법은 MOS 디바이스가 위에 형성될 수 있는 반도체 기판상에 하나 이상의 게이트 스택을 형성하는 단계(102)를 포함한다. MOS 디바이스는 NMOS 또는 PMOS 트랜지스터, 또는 NMOS 및 PMOS 트랜지스터 모두(예를 들어, CMOS 디바이스용)를 포함할 수 있다. 도 2a는 예시의 결과적인 구조를 도시하며, 이 경우에 이는 동일한 기판(300) 상에 형성되며 얕은 트랜치 분리(shallow trench isolation;STI)에 의해 분리된 NMOS 및 PMOS 트랜지스터 모두를 포함한다. p-형 및 n-형 영역 사이에 다른 적절한 형태의 분리도 또한 사용될 수 있다. 볼 수 있는 바와 같이, 각 게이트 스택은 트랜지스터의 채널 영역 위에 형성되며 게이트 유전체 층(302), 게이트 전극(304), 선택적 하드마스크(306)를 포함하며, 스페이서(310)는 게이트 스택에 인접하여 형성된다.
게이트 유전체(302)는, 예를 들어, 실리콘 이산화물(SiO2) 또는 고-유전율(high-k) 게이트 유전체 재료와 같은 임의의 적절한 산화물일 수 있다. 고-유전율 게이트 유전체 재료의 예는, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오베이트를 포함한다. 일부 실시예에서, 고-유전율 재료가 사용된 경우 품질을 향상시키기 위해 게이트 유전체 층(302)상에 어닐링 공정을 수행할 수 있다. 일부 특정한 예시적 실시예에서, 고-유전율 게이트 유전체 층(302)은 두께가 5 Å 내지 약 100 Å 범위(예를 들어, 10 Å)일 수 있다. 다른 실시예에서, 게이트 유전체 층(302)은 산화물 재료의 한 단분자 층(monolayer)의 두께를 가질 수 있다. 일반적으로, 게이트 유전체(302)의 두께는 소스 및 드레인 콘택으로부터 게이트 전극(304)을 전기적으로 분리하기에 충분해야 한다. 일부 실시예에서, 고-유전율 재료의 품질을 향상시키기 위해 고-유전율 게이트 유전체 층(302)상에 어닐링 공정과 같은 추가 공정을 수행할 수 있다.
게이트 전극(304)은, 비록 다른 적절한 게이트 전극 재료도 또한 사용될 수 있기는 하지만, 예를 들어 폴리실리콘, 실리콘 질화물, 실리콘 탄화물 또는 금속 층(예를 들어, 텅스텐, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물)일 수 있다. 게이트 전극(304) 재료는, 대체 금속 게이트(replacement metal gate;RMG) 공정을 위해 이후에 제거되는 희생 재료일 수 있으며, 일부 예시적 실시예에서 두께가 10 Å 내지 500 Å의 범위(예를 들어, 100 Å)를 갖는다.
선택적 게이트 하드 마스크 층(306)은 이후의 식각 및/또는 이온주입 공정으로부터 게이트 전극(304)을 보호하는 것과 같은, 공정 동안의 특정 장점 또는 용도를 제공하기 위해 사용될 수 있다. 하드 마스크 층(306)은 실리콘 이산화물, 실리콘 질화물 및/또는 다른 종래의 절연체 재료와 같은 통상적인 하드 마스크 재료를 이용하여 형성될 수 있다.
게이트 스택은 종래에 수행되는 바와 같이 또는 임의의 적절한 관습적 기술(예를 들어, 도 2a에 도시된 바와 같은, 게이트 전극 및 게이트 유전체 층의 일부를 식각해 내어 게이트 스택을 형성하는 종래의 패터닝 공정)을 이용하여 형성될 수 있다. 게이트 유전체(302) 및 게이트 전극(304) 재료는 각각, 예를 들어 CVD(chemical vapor deposition), ALD(atomic layer deposition), SOD(spin-on deposition) 또는 PVD(physical vapor deposition)과 같은 종래의 퇴적 공정을 이용하여 형성될 수 있다. 다른 퇴적 기술도 또한 사용될 수 있으며, 예를 들어 게이트 유전체(302) 및 게이트 전극(304) 재료를 열 성장시킬 수 있다. 본 발명의 관점에서 이해되는 바와 같이, 본 출원에 설명된 낮은 콘택 저항 트랜지스터 디바이스 또는 구조를 제공하도록, 임의의 수의 다른 적절한 재료, 기하학적 구조 및 형성 공정을 이용하여 본 발명의 실시예를 구현할 수 있다.
스페이서(310)는, 예를 들어 실리콘 산화물, 실리콘 질화물 또는 다른 적절한 스페이서 재료와 같은 종래의 재료를 이용하여 형성될 수 있다. 스페이서(310)의 폭은 형성되는 트랜지스터에 대한 설계 요건을 기초로 일반적으로 선택될 수 있다. 하지만, 일부 실시예에 따라, 소스/드레인 단부 영역의 붕소 도핑 게르마늄 함량이 충분히 높을 경우, 스페이서(310)의 폭에는 소스 및 드레인 에피-단부의 형성에 의해 부과된 설계 제한이 적용되지 않는다.
이후의 게이트 패터닝 공정 전에 핀(fins) 또는 나노와이어가 위에 형성된 기판을 포함하여, 벌크 기판, 반도체-온-절연체 기판(semiconductors-on-insulator;XOI, 여기서 X는 실리콘, 게르마늄, 또는 게르마늄-풍부 실리콘과 같은 반도체 재료임), 및 다중 층 구조를 포함하는 임의의 수의 적절한 기판을 사용하여 기판(300)을 구현할 수 있다. 일부 특정 예시적 경우에, 기판(300)은 게르마늄 또는 실리콘 또는 SiGe 벌크 기판, 또는 산화물 기판상의 게르마늄 또는 실리콘 또는 SiGe이다. 비록 기판(300)이 형성될 수 있는 재료의 몇 가지 예가 여기서 설명되지만, 낮은 콘택 저항 반도체 디바이스가 위에 구축될 수 있는 토대로서 작용할 수 있는 임의의 재료가 특허청구된 발명의 사상 및 범위 내에 속한다.
도 1a를 추가로 참조하여, 하나 이상의 게이트 스택이 형성된 후에, 방법은 계속해서 트랜지스터 구조의 소스/드레인 영역을 정의한다(104). 소스/드레인 영역은 임의의 수의 적절한 공정 및 구성으로 구현될 수 있다. 예를 들어, 소스/드레인 영역은 이온주입되고, 식각되고 에피-충전된, 돌출된, 실리콘 또는 게르마늄 또는 SiGe 합금, p-형 및/또는 n-형일 수 있으며, 평면형 또는 핀형 또는 와이어형 확산 영역을 가질 수 있다. 예를 들어, 상기 일부 예시적 경우에, 소스 및 드레인 영역은 이온주입/확산 공정 또는 식각/퇴적 공정 중 하나를 이용하여 형성될 수 있다. 전자의 공정에서, 붕소, 알루미늄, 안티몬, 인 또는 비소와 같은 도펀트를 기판(300)에 이온주입하여 소스 및 드레인 영역을 형성할 수 있다. 이온주입 공정에는 통상적으로, 도펀트를 활성화하고 이들을 또한 기판(300)에 추가로 확산시키도록 유발할 수 있는 어닐링 공정이 후속한다. 후자의 공정에서, 기판(300)을 먼저 식각하여 소스 및 드레인 영역의 위치에 오목부(recess)를 형성할 수 있다. 이어서, 에피택셜 퇴적 공정을 수행하여 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금으로 오목부를 충전할 수 있고, 이로써 소스 및 드레인 영역을 형성할 수 있다. 일부 구현에서, 에피택셜 퇴적된 실리콘 합금을 붕소, 비소 또는 인과 같은 도펀트로 인-시튜 또는 엑스-시튜 도핑할 수 있다.
도 2a-2f에 도시된 예시적 실시예에서, 캐비티 뿐만 아니라, 게이트 유전체(302)를 언더컷(undercut)하는 각 단부 영역을 제공하도록 기판(300)을 식각하였다. 캐비티 및 단부 영역을 충전하여 소스/드레인 영역 및 선택적 단부 영역을 제공하였다. 기판(300)이 실리콘 벌크 또는 실리콘-온-절연체(SOI) 기판인 일부 특정 예시적 실시예에 따라, 그들의 각 단부 영역과 함께 소스 및 드레인 캐비티를 인-시튜 도핑된 실리콘 또는 SiGe 또는 게르마늄으로 충전하여 소스 및 드레인 영역(그들의 각 에피-단부와 함께)을 형성한다. 여기서, 재료(예를 들어, 도핑 또는 비도핑 Si, Ge, SiGe), 도펀트(예를 들어, 붕소, 비소 또는 인) 및 기하학적 구조(예를 들어, 소스/드레인 층의 두께는 동일 평면이거나 돌출된 소스/드레인 영역을 제공하도록, 예를 들어 50 내지 500 nm의 범위일 수 있음)와 관련하여 임의의 수의 소스/드레인 층 구성을 사용할 수 있다.
본 발명의 관점에서 이해되는 바와 같이, 본 발명의 실시예를 이용하여 임의의 수의 다른 트랜지스터 특징부를 구현할 수 있다. 예를 들어, 채널은 변형되거나 변형되지 않을 수 있으며, 소스/드레인 영역은 상응하는 소스/드레인 영역과 채널 영역 사이의 영역에 형성된 단부 영역을 포함할 수 있거나 포함하지 않을 수 있다. 이런 의미에서, 트랜지스터 구조가 변형 또는 비변형 채널을 갖는지 여부, 또는 소스-드레인 단부 영역을 갖는지 또는 소스-드레인 단부 영역을 갖지 않는지 여부는 본 발명의 각종 실시예와 특별히 관련 없으며, 상기 실시예가 임의의 특정한 상기 구조적 특징으로 한정되는 것을 의도하지 않는다. 오히려, 임의의 수의 트랜지스터 구조 및 종류, 및 특히 n-형 및 p-형 소스/드레인 트랜지스터 영역 모두를 갖는 이들 구조가, 본 출원에 설명된 바와 같이 소스/드레인 영역 위에 작은 밴드 갭의 및/또는 그렇지 않으면 충분히 도핑된 III-V 재료 층을 사용함으로써 이득을 취할 수 있다. 일반적으로, 밴드 갭이 충분히 작을 경우, 실온에서 도펀트가 필요하지 않다(비록 바람직할 경우 도펀트를 사용할 수 있기는 하지만). 한 특정한 예시적 경우에, InSb는 도핑되지 않은 p-형 및 n-형 소스/드레인 영역 모두에 제공된다. 더 큰 밴드 갭의 III-V 재료(>0.5 eV)에 있어서, 원하는 전도율을 제공하기 위해 도핑을 사용할 수 있다.
도 1a를 추가로 참고하여, 소스/드레인 영역이 정의된 후, 이 예시적 실시예의 방법은 계속하여 절연체 층(322)을 퇴적한다(106). 도 2b는 절연체 층(322)이 게이트 스택의 하드 마스크(306)와 동일 높이인 것으로 도시하지만, 그럴 필요는 없다. 절연체는 다수의 방식으로 구성될 수 있다. 일부 실시예에서, 절연체 층(322)은 SiO2 또는 다른 저-유전율 절연체 재료로 구현된다. 더 일반적인 의미에서, 층(322) 재료의 유전율은 원하는 대로 선택될 수 있다. 일부 실시예에서, 절연체 층(322)은 라이너(예를 들어, 실리콘 질화물)에 후속하여, SiO2, 또는 질화물, 산화물, 산질화물, 탄화물, 옥시탄화물(oxycarbide), 또는 다른 적절한 절연체 재료의 임의의 조합의 하나 이상의 층을 포함할 수 있다. 층간 유전체(interlayer dielectric;ILD)로 지칭될 수 있는 절연체 층(322)은 통상적으로 수행되는 바와 같이(예를 들어, CMP(chemical mechanical planarization)와 같은 후-퇴적 평탄화에 의해) 평탄화될 수 있다. 층(322)을 형성하기 위해 사용될 수 있는 다른 예시적 절연체 재료는, 예를 들어 탄소 도핑 산화물(carbon doped oxide;CDO), 퍼플루오로시클로부탄 또는 폴리테트라플루오로에틸렌과 같은 유기 고분자, 플루오로실리케이트 유리(fluorosilicate glass;FSG), 및 실세스퀴옥산, 실록산 또는 유기실리케이트 유리와 같은 유기실리케이트를 포함한다. 일부 예시적 구성에서, 절연체 층(322)은 유전율을 더 감소시키기 위해 기공(pores) 또는 다른 보이드(voids)를 포함할 수 있다.
본 발명의 관점에서 이해되는 바와 같이, 그리고 대체 금속 게이트(RMG) 공정이 사용된 본 발명의 일부 실시예에 따라, 방법은 종래에 수행되는 바와 같이 식각 공정을 이용하여 게이트 스택(고-유전율 게이트 유전체 층(302), 희생 게이트 전극(304), 및 하드 마스크 층(306)을 포함함)을 제거하는 단계를 추가로 포함할 수 있다. 상기 일부 경우에, 희생 게이트(304) 및 하드 마스크 층(306) 만이 제거된다. 게이트 유전체 층(302)이 제거된 경우, 방법은 계속해서 트랜치 개구부에 새로운 게이트 유전체 층을 퇴적할 수 있다. 하프늄 산화물과 같은, 전술된 바와 같은 임의의 적절한 게이트 유전체 재료를 여기서 사용할 수 있다. 동일한 퇴적 공정도 또한 사용할 수 있다. 예를 들어, 건식 및 습식 식각 공정의 적용 동안 원래의 게이트 유전체 층에 발생할 수 있는 임의의 손상을 다루기 위해, 및/또는 저-유전율 또는 희생 유전체 재료를 고-유전율 또는 다른 원하는 게이트 유전체 재료로 대체하기 위해 게이트 유전체 층의 대체물을 사용할 수 있다. 상기 RMG 공정에서, 방법은 트랜치 내에 및 게이트 유전체 층 위에 게이트 전극 층을 퇴적하는 단계를 추가로 포함할 수 있다. 대체 게이트 전극을 형성하기 위해 CVD, ALD 및 PVD와 같은 종래의 퇴적 공정을 사용할 수 있다. 게이트 전극 층은, 예를 들어, 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 예를 들어 루테늄 산화물인 전도성 금속 산화물과 같은, p-형 일함수 금속을 포함할 수 있다. 일부 예시적 구성에서, 2개 이상의 금속 게이트 전극 층을 퇴적할 수 있다. 예를 들어, 게이트 트랜치에 일함수 금속을 퇴적한 다음, 알루미늄 또는 은과 같은 적절한 금속 게이트 전극 충전 금속을 퇴적할 수 있다. 도 2b'는 상기 선택적 RMG 공정으로부터 결과적인 예시적 게이트 구조를 도시하며, 이는 대체 게이트 유전체 층(324) 위에 대체 게이트 전극 층(326)을 포함한다. 또 다른 실시예에서, 상기 RMG 공정은, 대체 게이트 재료에 단계 108 내지 114와 관련된 공정이 수행되지 않도록, 방법의 후반에(예를 들어, 단계 114 이후에) 수행될 수 있다.
도 1a를 추가로 참조하여, 절연체 층(322)이 제공된(및 임의의 원하는 예비-콘택 형성 RMG 공정) 이후에, 방법은 계속해서 식각하여 소스/드레인 콘택 트랜치를 형성한다(108). 임의의 적절한 건식 및/또는 습식 식각 공정을 사용할 수 있다. 도 2c는 한 예시적 실시예에 따른, 식각이 완료된 후의 소스/드레인 콘택 트랜치를 도시한다.
방법은 계속해서 트랜지스터 구조의 소스/드레인 영역 상에 III-V 반도체 재료 층을 퇴적한다(110). 도 2d는 한 예시적 실시예에 따른, n-형 및 p-형 소스/드레인 영역 모두 위의 III-V 재료 층(317)을 도시한다. 상기 퇴적은 비-선택적으로 수행될 수 있으며, 여기서 임의의 과량의 III-V 퇴적물은 이후에 절연체(322)(및 필요할 경우 게이트 스택)의 상부로부터 제거된다. 다른 실시예에서, 퇴적은 선택적으로 수행될 수 있으며, 여기서 III-V 재료 퇴적물은 소스/드레인 영역(또는 그의 하위 세트(sub-set))에만 존재한다. 예를 들어, 일부 예시적 실시예에서, 공정이, p-형 영역 또는 n-형 영역을 마스킹한 다음 선택적으로 퇴적하여 한 영역 또는 다른 영역에서 고유하게 퇴적을 달성(예를 들어, 여기서 p-형 영역은 제1 도핑 체계를 갖는 III-V 재료 화합물을 수용하고, n-형 영역은 제2 도핑 체계를 갖는 III-V 재료 화합물을 수용함)하는 단계를 포함한다는 점에서 퇴적(110)은 선택적이다. 대안적으로, 퇴적(110)은, 모든 소스/드레인 영역 상에서 비도핑 III-V 재료의 단일 조성물로 이루어질 수 있으며, 이후의 마스킹 및 도핑이 후속하여, 아래의 소스/드레인 재료의 도핑 종류에 대한 콘택 저항을 추가로 최적화할 수 있다. 대안적으로, 퇴적(110)은, 모든 소스/드레인 영역 상에서 비도핑 III-V 재료의 단일 조성물로 이루어질 수 있으며, 여기서 비도핑 III-V 재료는 0.5 eV 미만의 밴드 갭을 갖는다(예를 들어, InxGa1 - xAs의 밴드 갭=0.427 eV, 여기서 x=0.9임). 상기 일부 작은 밴드 갭의 경우에, 밴드 갭은 0.4 eV 미만이다(예를 들어, InAs의 밴드 갭=0.36 eV). 또 다른 상기 경우에, 밴드 갭은 0.3 eV 미만이다. 또 다른 상기 경우에, 밴드 갭은 0.2 eV 미만이다(예를 들어, InSb의 밴드 갭=0.17 eV). 또 다른 상기 경우에, 밴드 갭은, 예를 들어 0.1 eV와 0.4 eV 사이, 또는 0.1 eV와 0.25 eV 사이, 또는 0.25 eV와 0.5 eV 사이, 또는 0.15 eV와 0.35 eV 사이와 같은 범위 이내이다. 하지만, III-V 재료는 0.5 eV 미만의 밴드 갭을 갖는 것으로 제한될 필요가 없음을 주목한다. 이는, III-V 재료가 아래의 소스/드레인 재료의 도핑 종류에 맞춰지도록, 예를 들어 인-시튜 도핑, 확산 도핑, 또는 이온주입 도핑으로 퇴적될 수 있기 때문이다.
일부 예시적 실시예에서, III-V 재료 층(317)은 에피택셜 퇴적된다. 본 발명의 관점에서 명백한 바와 같이, III-V 재료 층(317)의 두께는, 비록 다른 실시예는 다른 층 두께를 가질 수 있기는 하지만, 일부 특정 예시적 실시예에 따라, 예를 들어 50 내지 250 Å 범위일 수 있다. 일부 실시예에서, III-V 재료 층(317)의 퇴적(110) 또는 형성을 위해 CVD 공정 또는 다른 적절한 퇴적 기술을 사용할 수 있다. 예를 들어, 퇴적(110)은, Al, Ga, In, P, As, Sb 및/또는 그의 전구체의 조합과 같은 III-V 재료 화합물을 이용하여 CVD 또는 RT-CVD(rapid thermal CVD) 또는 LP-CVD(low pressure CVD) 또는 UHV-CVD(ultra-high vaccum CVD) 또는 GS-MBE(gas source molecular beam epitaxy) 장치에서 수행될 수 있다. 하나의 특정한 상기 예시적 실시예에서, III-V 재료 층(317)은 비도핑 안티몬화 인듐(InSb)으로 구현된다. 다른 실시예에서, III-V 재료 층(317)은 1E19 atom/cm3 이상의 Ge 치환 농도를 제공하도록 Ge로 도핑된 GaAs로 구현되며, 이는 약 5E-3 Ohm-cm의 저항률(또는 약 200 Mho/cm의 상응하는 전도율)을 초래한다. 임의의 상기 실시예에서, 예를 들어 수소, 질소 또는 비활성 기체(noble gas)와 같은 캐리어 기체가 존재할 수 있다(예를 들어, 전구체는 나머지가 캐리어 기체인 1-20% 농도로 희석된다). 일부 예시적 경우에, 아르신(arsine) 또는 TBA와 같은 아르신 전구체, TMG와 같은 갈륨 전구체, 및/또는 TMI와 같은 인듐 전구체가 존재할 수 있다. 예를 들어, 염화 수소(HCl), 염소(Cl) 또는 브롬화 수소(HBr)와 같은 할로겐계 기체와 같은 식각제 기체도 또한 존재할 수 있다. 예를 들어 300 ℃ 내지 700 ℃의 범위(예를 들어, 400-500 ℃)의 퇴적 온도 및 예를 들어 1 Torr 내지 760 Torr의 범위의 반응기 압력을 이용한 광범위한 조건에 걸쳐 III-V 반도체 재료 층(317)의 기본 퇴적이 가능하다. 캐리어 및 식각제는 각각 10과 300 SCCM 범위의 유량(flow)을 가질 수 있다(통상적으로, 100 SCCM 이하의 유량이 요구되지만, 일부 실시예는 더 높은 유속(flow rate)이 유리할 수 있다). 한 특정한 예시적 실시예에서, 퇴적(110)은 100과 1000 SCCM 사이의 범위인 유속으로 수행된다. 게르마늄의 인-시튜 도핑을 위해, 예를 들어 희석 게르만(germane) 또는 다이게르만(digermane)을 사용할 수 있다(예를 들어, 게르만은 10% 농도 및 10과 100 sccm 사이의 범위인 유속으로 H2에 희석될 수 있음).
본 발명의 관점에서 이해되는 바와 같이, III-V 재료 층(317)이 퇴적되는 선택도(selectivity)는 원하는 대로 변경될 수 있다. 일부 경우에, 예를 들어, III-V 재료 층(317)은 소스/드레인 영역 상에만 또는 소스/드레인 영역의 일부(전체 구조에 걸쳐서가 아니라) 상에만 퇴적된다. 하위 세트 영역을 추가로 정의하는 임의의 수의 마스킹/패터닝 기술을 사용하여 층(317)을 선택적으로 퇴적할 수 있다. 또한, 예를 들어 층(317)이, 노출된 폴리 게이트 영역 또는 노출된 접지 탭 영역을 덮는 다른 실시예가 유리할 수 있다. 본 발명의 관점에서 추가로 이해되는 바와 같이, 일부 예시적 실시예에 따라, 소스 및 드레인 영역(및 접지 탭 영역과 같이 낮은 콘택 저항이 원하는 다른 영역)에서 상당히 더 낮은 콘택 저항을 실현하기 위해 III-V 재료 층(317)을 사용할 수 있다.
이어서, 방법은 계속해서 콘택 저항 감소 금속을 퇴적하고 어닐링한(112) 다음, 소스/드레인 콘택 플러그를 퇴적한다(114). 그러한 실시예에서 실리사이드 또는 게르마나이드가 존재하지 않음을 주목한다. 오히려, III-V 재료(317)와 금속성 콘택 저항 감소 층(325) 사이에 임의의 반응이 존재한다. 도 2e는 콘택 저항 감소 금속(325)을 도시하며, 이는 일부 실시예에서 은, 니켈, 알루미늄, 티타늄, 금, 금-게르마늄, 니켈-백금 또는 니켈-알루미늄 및/또는 다른 그러한 저항 감소 금속 또는 합금을 포함한다. 다른 실시예는 바람직할 경우 층(317)과 층(325) 사이의 접착층과 같은 추가 층들을 추가로 포함할 수 있다. 도 2f는 콘택 플러그 금속(329)을 도시하며, 이는, 비록 종래의 퇴적 공정을 이용하여 은, 니켈-백금 또는 니켈-알루미늄 또는 니켈 및 알루미늄의 다른 합금, 또는 티타늄과 같은 임의의 적절한 전도성 콘택 금속 또는 합금이 사용될 수 있기는 하지만, 일부 실시예에서 알루미늄 또는 텅스텐을 포함한다. 일부 예시적 경우에, 소스/드레인 영역과 콘택 저항 감소 금속(325) 사이의 계면에 III-V 재료 층(317)으로 구성된 소스/드레인을 갖는 트랜지스터는 100 Ohm-㎛ 미만의 저항률 값을 나타낼 수 있으며, 일부 경우에, 90 Ohm-㎛ 미만, 및 일부 경우에 80 Ohm-㎛ 미만, 및 일부 경우에 75 Ohm-㎛ 미만, 또는 그 이하의 저항률 값을 나타낼 수 있다.
도 1b는 본 발명의 다른 실시예에 따른, 낮은 콘택 저항을 갖는 트랜지스터 구조를 형성하는 방법이다. 도 3a 내지 3c는 형성된 다른 예시적 구조를 예시한다. 일반적으로, 상기 방법은, 소스/드레인 영역 상의 III-V 재료 층(317)의 퇴적이 절연체(322) 퇴적 전에 수행되는 점을 제외하고는, 도 1a 및 2a-f를 참조로 설명된 방법과 유사하다. 이는 게르마늄 재료 퇴적 단계(110)를, 소스/드레인 정의 단계(104) 이후 및 절연체 퇴적 단계(106) 이전이 되도록 이동시킴으로써 도 1b에 실질적으로 도시된다. 절연체 퇴적 단계(106) 이후의 상기 결과적인 구조가 도 3a에 도시된다. 상기 예시적 실시예에서 III-V 재료 층(317)이 콘택 트랜치에 의해 노출된 부분뿐만 아니라 도시된 각 소스/드레인 영역을 어떻게 전체적으로 덮는지를 주목한다(도 2d에 최적으로 도시된 바와 같음). 도 3b는 단계 108에서 콘택 트랜치가 식각된 후의 결과적인 구조를 도시하며, 도 3c는 단계 112 및 114에서 각각 콘택 저항 감소 금속(325) 및 금속 콘택 플러그(329)가 퇴적된 후에 결과적인 구조를 도시한다. 이해되는 바와 같이, 도 1a를 참조로 논의된 예시적 방법의 유사한 부분에 대한 이전의 관련 논의가 동일하게 여기서도 적용가능하다.
비-평면 구성
예를 들어 FinFET 또는 나노와이어 구성을 이용하여 비-평면 아키텍처가 구현될 수 있다. FinFET는 반도체 재료의 얇은 스트립(일반적으로 핀(fin)으로 지칭됨) 주변에 구축된 트랜지스터이다. 트랜지스터는 게이트, 게이트 유전체, 소스 영역 및 드레인 영역을 포함하는 표준 전계 효과 트랜지스터(FET) 노드(nodes)를 포함한다. 디바이스의 전도성 채널은 게이트 유전체 아래의 핀의 외측 상/내에 있다. 구체적으로, 전류는 핀의 측벽(기판 표면에 수직인 면)뿐만 아니라 핀의 상부(기판 표면에 평행한 면) 모두를 따라 흐른다. 상기 구성의 전도성 채널은 필수적으로 핀의 3개의 상이한 외부 평면 영역을 따라 존재하므로, 상기 FinFET 설계는 때로 트리-게이트 FinFET로 지칭된다. 소위 이중-게이트 FinFET와 같은 다른 종류의 FinFET 구성도 또한 가능하며, 여기서 전도성 채널은 주로 핀의 2개의 측벽만을 따라(그리고 핀의 상부는 따르지 않고) 존재한다. 나노와이어 트랜지스터(때로는 게이트-올-어라운드(gate-all-around) FET로 지칭됨)는 매우 유사하게 구성되지만, 핀 대신에 나노와이어(예를 들어, 실리콘 또는 SiGe 또는 Ge 나노와이어)가 사용되며, 게이트 재료는 일반적으로 모든 측 상에서 채널 영역을 둘러싼다. 특정 설계에 따라, 나노와이어 트랜지스터는 예를 들어 4개의 유효 게이트를 갖는다.
도 4a-4e는 각각, 본 발명의 한 실시예에 따라 구성된 예시적 비-평면 아키텍처의 투시도를 도시한다. 구체적으로, 도 4a-b는 각각 FinFET 트랜지스터 구조의 투시도를 도시하고, 도 4c-e는 예시적 나노와이어 채널 트랜지스터 구조를 도시한다. 이제 각 도면을 차례대로 설명할 것이다.
볼 수 있는 바와 같이, 도 4a에 도시된 예시적 비-평면 구성은, 각각 분리 영역(620)을 통해 기판(600)으로부터 연장된 반도체 바디 또는 핀(660)을 갖는 기판(600)을 포함하는 트리-게이트 디바이스로 구현된다. 핀(660)의 3개의 표면 위에 게이트 전극(640)을 형성하여 3개의 게이트를 형성한다. 게이트 전극(640)의 상부 상에 하드 마스크(690)를 형성한다. 게이트 전극(640)의 대향 측벽에 게이트 스페이서(670,680)를 형성한다. p-형 소스 영역은 오목한 소스 계면(650) 및 하나의 핀(660) 측벽 상에 형성된 에피택셜 영역(631a)을 포함하며, 드레인 영역은 오목한 소스 계면(650) 및 대향하는 핀(660) 측벽(미도시) 상에 형성된 에피택셜 영역(631a)을 포함한다. 또한, n-형 소스 영역은 오목한 소스 계면(650) 및 하나의 핀(660) 측벽 상에 형성된 에피택셜 영역(631b)을 포함하며, 드레인 영역은 오목한 소스 계면(650) 및 대향하는 핀(660) 측벽(미도시) 상에 형성된 에피택셜 영역(631b)을 포함한다. 소스/드레인 영역(631a 및 631b) 위에 III-V 재료 캡 층(641)을 퇴적한다. III-V 재료 캡 층(641)은 오목한(단부) 영역에 제공될 수 있지만, 다른 실시예에서는 단지 소스/드레인 영역 위에 제공됨(그리고 오목한 영역에는 제공되지 않음)을 주목한다. 한 실시예에서, 분리 영역(620)은, 기판(600)을 식각하여 트랜치를 형성한 다음, 트랜치 상에 산화물 재료를 퇴적하여 STI 영역을 형성하는 것과 같은 종래의 기술을 이용하여 형성된 STI 영역이다. 분리 영역(620)은 SiO2와 같은 임의의 적절한 유전체/절연 재료로 제조될 수 있다. 기판(300)에 관련된 이전의 설명이 여기에 동일하게 적용가능하다(예를 들어, 기판(600)은 실리콘 기판, 또는 SOI 기판과 같은 XOI 기판, 또는 다중 층 기판일 수 있음). 본 발명의 관점에서 이해되는 바와 같이, FinFET 트랜지스터 구조를 제조하기 위해 종래의 공정 및 형성 기술이 사용될 수 있다. 하지만, 본 발명의 한 예시적 실시예에 따라, 소스/드레인 영역(631a 및 631b) 및 캡 층(641)의 구조는, 예를 들어, III-V 재료 층(641 용)으로 캡핑된 인-시튜 도핑 실리콘 또는 SiGe(631a 및 631b 용)을 이용하여 구현될 수 있다. 추가로 이해되는 바와 같이, 트리-게이트 구성에 대한 대체물은 이중-게이트 아키텍처이며, 이는 핀(660)의 상부 상에 유전체/분리 층을 포함함을 주목한다. 도 4a에 도시된 소스/드레인 영역(631)(a 및 b)의 예시적 형태는 특허청구된 발명을 임의의 특정 소스/드레인 종류 또는 형성 공정으로 제한하고자 의도되지 않으며, 본 발명의 관점에서 다른 소스/드레인 형태(p 및 n 모두)가 명백할 것이다(예를 들어, 둥근 형, 정사각형, 또는 직사각형 p 및 n 소스/드레인 영역이 구현될 수 있음).
이해되는 바와 같이, 대체 공정(예를 들어, 식각, 에피택시 퇴적 등)을 이용하여, 도 4a에 도시된 소스/드레인 영역(631)(a 및 b)을 형성하였다. 하지만, 다른 실시예에서, 소스/드레인 영역(631)은, 도 4b에 최적으로 도시된 바와 같이, 기판(600) 재료 자체로 형성된 핀(660)의 일부일 수 있다. 하나의 소스/드레인 영역(631)만이 도시되지만, 다수의 상기 영역들이 유사한 방식으로(n-형 및 p-형 S/D 영역 모두를 포함) 구현될 수 있다. 도 4a를 참조로 전술된 바와 유사한 방식으로 소스/드레인 영역(631) 위에 III-V 재료 캡 층(641)이 퇴적된다. 이해되는 바와 같이, 도 4a에 관해 제공된 다른 관련 설명이 또한 여기서도 동일하게 적용가능하다.
다른 대체물은, 예를 들어 도 4c에 최적으로 도시된 바와 같이, 나노와이어(660)(예를 들어, 실리콘 또는 SiGe)가 위에 성장하거나 제공된 기판(600) 재료 받침대(600)를 포함할 수 있는 나노와이어 채널 아키텍처이다. 도 4b에 도시된 핀 구조와 유사하게, 나노와이어(660)는 소스/드레인 영역(631)(하나만 도시되지만, 전술한 바와 같이 p-형 및 n-형 모두를 포함하는 복수의 상기 영역이 구현될 수 있음)을 포함한다. 핀 구조와 같이, 소스/드레인 영역(631)은 기판(600) 재료(나노와이어가 이로부터 제조되는) 또는 하나 이상의 대체 재료(예를 들어, 실리콘 또는 SiGe)로 형성될 수 있다. III-V 재료(641)는, 예를 들어 나노와이어(660)의 모든 소스/드레인 영역(631) 주변에 또는 나노와이어(660)의 일부에만(예를 들어, 받침대 상의 일부를 제외한 모두) 제공될 수 있다. 도 4d는 복수의 나노와이어(660)(이 예시적 경우에는 2개)를 갖는 나노와이어 구성을 예시한다. 볼 수 있는 바와 같이, 한 나노와이어(660)는 기판(600)의 오목부에 제공되고 다른 하나는 III-V 재료(641) 층에 실질적으로 부유(floats)한다. 상응하는 소스/드레인 영역(631)은 수직 크로스-헤칭(cross-hatching)으로 나타내며, p-형 및/또는 n-형 소스/드레인 영역일 수 있다. 도 4e는 또한 복수의 나노와이어(660)를 갖는 나노와이어 구성을 예시하지만, 이 예시적 경우에, 본 발명의 관점에서 이해되는 바와 같이, 각종 종래의 기술을 이용하여 수행될 수 있는 나노와이어 형성 공정 동안 개별 나노와이어들 사이에서 비-활성 재료(632)가 제거되지 않는다. 따라서, 하나의 나노와이어(660)는 기판(600)의 오목부에 제공되고 다른 나노와이어(660)는 재료(632)의 상부 상에 실질적으로 존재한다. 나노와이어(660)는 채널을 통해 활성이지만, 재료(632)는 활성이 아님을 주목한다. 나노와이어(660)의 다른 노출된 모든 표면 주변에 III-V 재료(641) 층이 제공된다. 상응하는 소스/드레인 영역(631)은 수직 크로스 헤칭으로 나타내며 p-형 및/또는 n-형 소스/드레인 영역일 수 있다.
예시적 시스템
도 5는 본 발명의 예시적 실시예에 따라 구성된 하나 이상의 트랜지스터 구조로 구현된 컴퓨팅 시스템(1000)을 예시한다. 볼 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용한다. 마더보드(1002)는, 이에 제한되지는 않지만, 각각 마더보드(1002)에 물리적 및 전기적으로 연결될 수 있거나 그 안에 통합된, 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하는 다수의 구성요소를 포함할 수 있다. 이해되는 바와 같이, 마더보드(1002)는, 예를 들어, 메인 보드, 또는 메인 보드상에 탑재된 도터 보드(daughterboard), 또는 시스템(1000)의 유일한 보드 등일 수 있는 임의의 인쇄 회로 기판일 수 있다. 응용에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적 및 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 하나 이상의 다른 구성요소를 포함할 수 있다. 상기 다른 구성요소는, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 처리기, 암호 처리기, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 장치, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, CD, DVD 등)를 포함할 수 있다. 컴퓨팅 시스템(1000)에 포함된 임의의 구성요소는 본 출원에 설명된 하나 이상의 트랜지스터 구조(예를 들어, 더 낮은 콘택 저항/향상된 전도율을 제공하기 위해 n-형 및 p-형 소스/드레인 영역 모두의 위에 작은 밴드 갭의 또는 적절히 도핑된 III-V 재료 층을 갖는)를 포함할 수 있다. 이들 트랜지스터 구조는, 예를 들어 온-보드 프로세서 캐쉬 또는 메모리 어레이를 구현하기 위해 사용될 수 있다. 일부 실시예에서, 복수의 기능들이 하나 이상의 칩에 통합될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부일 수 있거나 그에 통합될 수 있음을 주목함).
통신 칩(1006)은 컴퓨팅 시스템(1000)에 및 컴퓨팅 시스템(1000)으로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비-고형 매체를 통해 변조 전자기 복사를 사용함으로써 데이터를 통신할 수 있는, 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하기 위해 사용될 수 있다. 용어는, 비록 일부 실시예에서는 그렇지 않을 수도 있지만, 관련 장치가 임의의 와이어를 포함하지 않음을 시사하지 않는다. 통신 칩(1006)은, 이에 제한되지는 않지만 Wi-Fi(IEEE 802.11 그룹), WiMAX(IEEE 802.16 그룹), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜을 포함하는, 임의의 다수의 무선 표준 또는 프로토콜을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 실시예에서, 프로세서의 집적 회로 다이는 본 출원에 설명된 바와 같은 하나 이상의 CMOS 트랜지스터 구조로 구현된 온-보드 메모리 회로를 포함한다. 용어 "프로세서"는, 예를 들어 레지스터 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 상기 일부 예시적 실시예에 따라, 통신 칩의 집적 회로 다이는 본 출원에 설명된 바와 같은 하나 이상의 트랜지스터 구조로 구현된 하나 이상의 장치(예를 들어, 온-칩 프로세서 또는 메모리)를 포함한다. 본 발명의 관점에서 이해되는 바와 같이, 복수 표준 무선 기능이 프로세서(1004)에 직접 통합(예를 들어, 별도의 통신 칩을 갖지 않고 임의의 칩(1006)의 기능이 프로세서(1004)에 통합)될 수 있음을 주목한다. 프로세서(1004)는 상기 무선 기능을 갖는 칩셋일 수 있음을 추가로 주목한다. 즉, 임의의 수의 프로세서(1004) 및/또는 통신 칩(1006)을 사용할 수 있다. 이와 유사하게, 임의의 하나의 칩 또는 칩셋은 그 안에 통합된 복수의 기능을 가질 수 있다.
각종 구현에서, 컴퓨팅 시스템(1000)은 랩톱, 넷북, 노트북, 스마트폰, 태블릿, PDA, 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현에서, 시스템(1000)은 데이터를 처리하거나 본 출원에 설명된 바와 같은 낮은 콘택 저항 트랜지스터 디바이스(예를 들어, p 및 n형 디바이스 모두를 갖는 CMOS 디바이스)를 사용하는 임의의 다른 전자 디바이스일 수 있다.
다수의 실시예가 명백할 것이며, 본 출원에 설명된 특징은 임의의 수의 구성으로 조합될 수 있다. 본 발명의 한 예시적 실시예는 반도체 집적 회로를 제공한다. 집적 회로는 다수의 채널 영역을 갖는 기판, 및 각 채널 영역 위의 게이트 전극을 포함하며, 여기서 각 게이트 전극과 상응하는 채널 영역 사이에 게이트 유전체 층이 제공된다. 집적 회로는 기판 내의 및 상응하는 채널 영역에 인접하는 p-형 소스/드레인 영역, 및 기판 내의 및 상응하는 채널 영역에 인접하는 n-형 소스/드레인 영역을 추가로 포함한다. 집적 회로는 적어도 p-형 소스/드레인 영역의 일부 및 n-형 소스 드레인 영역의 일부 상에 III-V 반도체 재료 층을 추가로 포함한다. 집적 회로는 III-V 반도체 재료 층 상에 금속 콘택을 추가로 포함한다. 일부 경우에, III-V 반도체 재료 층은 도핑되지 않는다. 일부 예시적 경우에, III-V 반도체 재료 층의 밴드 갭은 0.5 eV 미만이다. 다른 예시적 경우에, III-V 반도체 재료 층은 밴드 갭이 0.2 eV 미만이다. 일부 경우에, III-V 반도체 재료 층이 도핑된다. 상기 일부 경우에, III-V 반도체 재료 층은 p-형 및 n-형 소스/드레인 영역 양쪽에 대한 것과 동일한 도핑 체계를 갖는다. 상기 다른 경우에, III-V 반도체 재료 층은 p-형 소스/드레인 영역을 위한 제1 도핑 체계 및 n-형 소스/드레인 영역을 위한 제2 도핑 체계를 갖는다. III-V 반도체 재료 층은, 예를 들어 하나 이상의 양쪽성 도펀트(C, Si, Ge 및/또는 Sn)로 도핑될 수 있다. 상기 한 경우에, III-V 반도체 재료 층은 1E18 atoms/cm3 치환 농도보다 크게 하나 이상의 양쪽성 도펀트로 도핑된다. 디바이스는 예를 들어 평면 트랜지스터 아키텍처 또는 비-평면 트랜지스터 아키텍처로 구현될 수 있다. 상기 한 경우에, 비-평면 트랜지스터 아키텍처는 FinFET 트랜지스터 및/또는 나노와이어 트랜지스터의 적어도 하나를 포함한다. 일부 경우에, p-형 및 n-형 소스/드레인 영역은 실리콘, 게르마늄, 또는 그의 합금을 포함한다. 본 발명의 다른 실시예는, 이 단락에서 다양하게 정의된 바와 같은 하나 이상의 집적 회로를 갖는 인쇄 회로 기판을 포함하는 전자 디바이스를 제공한다. 상기 한 경우에, 하나 이상의 집적 회로는 통신 칩 및/또는 프로세서의 적어도 하나를 포함한다. 장치는 예를 들어 컴퓨팅 장치일 수 있다.
본 발명의 다른 실시예는 다수의 채널 영역을 갖는 실리콘-함유 기판, 및 각 채널 영역 위의 게이트 전극을 포함하는 디바이스를 제공하며, 여기서 각 게이트 전극과 상응하는 채널 영역 사이에 게이트 유전체 층이 제공된다. 디바이스는, 실리콘, 게르마늄 또는 그의 합금을 포함하며 기판 내의 및 상응하는 채널 영역에 인접하는 p-형 소스/드레인 영역, 및 실리콘, 게르마늄 또는 그의 합금을 포함하며 기판 내의 및 상응하는 채널 영역에 인접하는 n-형 소스/드레인 영역을 추가로 포함한다. 디바이스는, 적어도 p-형 소스/드레인 영역의 일부 및 n-형 소스/드레인 영역의 일부 상의 III-V 반도체 재료 층, 및 p-형 및 n-형 소스/드레인 영역 각각에 대한 III-V 반도체 재료 층 상의 금속 콘택을 추가로 포함한다. 한 특정 예시적 실시예에 따라, Si, SiGe 합금 및 Ge 소스/드레인 영역 상에 InSb의 III-V 재료 퇴적은 전도에 대해 매우 낮은 배리어가 산출되도록 시뮬레이션에 의해 예측된다. 본 발명의 관점에서 다른 적절한 III-V 재료 층이 명백할 것이다. 일부 경우에, III-V 반도체 재료 층은 도핑되지 않는다. 일부 경우에, III-V 반도체 재료 층의 밴드 갭은 0.5 eV 미만이다. 일부 경우에, III-V 반도체 재료 층은 도핑된다. 상기 일부 경우에, III-V 반도체 재료 층은 p-형 및 n-형 소스/드레인 영역 양쪽에 대한 것과 동일한 도핑 체계를 갖는다. 상기 다른 경우에, III-V 반도체 재료 층은 p-형 소스/드레인 영역을 위한 제1 도핑 체계 및 n-형 소스/드레인 영역을 위한 제2 도핑 체계를 갖는다. 일부 경우에, III-V 반도체 재료 층은 Ge와 같은 하나 이상의 양쪽성 도펀트로(예를 들어, 1E18 atoms/cm3 치환 농도보다 크게) 도핑된다.
본 발명의 다른 실시예는 반도체 디바이스의 형성 방법을 제공한다. 방법은 다수의 채널 영역을 갖는 기판을 제공하는 단계, 및 각 채널 영역 위에 게이트 전극을 제공하며, 여기서 각 게이트 전극과 상응하는 채널 영역 사이에 게이트 유전체 층이 제공되는 단계를 포함한다. 방법은 기판 내의 및 상응하는 채널 영역에 인접하는 p-형 소스/드레인 영역을 제공하는 단계, 및 기판 내의 및 상응하는 채널 영역에 인접하는 n-형 소스/드레인 영역을 제공하는 단계를 추가로 포함한다. 방법은 적어도 p-형 소스/드레인 영역의 일부 및 n-형 소스/드레인 영역의 일부 상에 III-V 반도체 재료 층을 제공하는 단계를 추가로 포함한다. 방법은 III-V 반도체 재료 층 상에 금속 콘택을 제공하는 단계를 추가로 포함한다.
본 발명의 실시예의 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 이는 완전하거나, 본 발명을 개시된 정확한 형태로 한정하는 것을 의도하지 않는다. 본 발명의 관점에서 다수의 변형 및 변경이 가능하다. 본 발명의 범위는 본 상세한 설명에 의해서가 아니라 본 출원에 첨부된 청구항에 의해 한정됨을 의도한다.

Claims (21)

  1. 복수의 핀을 갖는 기판 - 상기 복수의 핀은 상기 기판으로부터 연장하고 제1 핀 및 제2 핀을 포함하며, 각각의 핀은 채널 영역을 포함함 -;
    각 채널 영역 위의 게이트 전극 - 각 게이트 전극과 상응하는 채널 영역 사이에 게이트 유전체 층이 제공됨 -;
    상기 제1 핀 내부 및 상기 제1 핀 위 중 적어도 하나에 있고, 상기 상응하는 채널 영역에 인접하고, 실리콘, 게르마늄, 또는 실리콘 게르마늄을 포함하는 p-형 소스/드레인 영역;
    상기 제2 핀 내부 및 상기 제2 핀 위 중 적어도 하나에 있고, 상기 상응하는 채널 영역에 인접하고, 실리콘, 게르마늄, 또는 실리콘 게르마늄을 포함하는 n-형 소스/드레인 영역;
    적어도 상기 p-형 소스/드레인 영역의 일부 및 상기 n-형 소스/드레인 영역의 일부 위의 도핑된 III-V 반도체 재료 층; 및
    상기 III-V 반도체 재료 층 위의 적어도 하나의 금속 콘택
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 소스/드레인 영역의 일부 위에 있는 상기 III-V 반도체 재료 층은 도핑되지 않은(undoped), 반도체 디바이스.
  3. 제1항에 있어서, 상기 소스/드레인 영역들 전부 위에 있는 상기 III-V 반도체 재료 층은 도핑된, 반도체 디바이스.
  4. 제1항에 있어서, 상기 III-V 반도체 재료 층은 상기 p-형 및 n-형 소스/드레인 영역 양쪽에 대해 동일한 도핑 체계를 갖는, 반도체 디바이스.
  5. 제1항에 있어서, 상기 III-V 반도체 재료 층은 상기 p-형 소스/드레인 영역을 위한 제1 도핑 체계, 및 상기 n-형 소스/드레인 영역을 위한 제2 도핑 체계를 갖는, 반도체 디바이스.
  6. 제1항에 있어서, 상기 III-V 반도체 재료 층은 하나 이상의 양쪽성(amphoteric) 도펀트로 도핑되는, 반도체 디바이스.
  7. 제1항에 있어서, 상기 p-형 및 n-형 소스/드레인 영역들은 실리콘을 포함하는, 반도체 디바이스.
  8. 제1항에 있어서, 상기 p-형 및 n-형 소스/드레인 영역들 중 적어도 하나의 상기 반도체 재료는 상기 기판에 네이티브하지 않는(not native to), 반도체 디바이스.
  9. 제1항에 있어서, 상기 제1 및 제2 핀들 중 적어도 하나는 상기 채널 영역 내에 하나 이상의 나노와이어를 포함하는, 반도체 디바이스.
  10. 제9항에 있어서, 상기 채널 영역 내의 상기 하나 이상의 나노와이어는 실리콘, 게르마늄, 또는 실리콘 게르마늄 나노와이어들인, 반도체 디바이스.
  11. 제1항에 있어서, 상기 디바이스는 모바일 컴퓨팅 시스템의 일부분인, 반도체 디바이스.
  12. 제1항에 있어서, 상기 p-형 및 n-형 소스/드레인 영역들 중 적어도 하나는 상기 핀의 상부를 넘어서 연장되도록 올려진, 반도체 디바이스.
  13. 복수의 핀을 갖는 기판 - 상기 복수의 핀은 상기 기판으로부터 연장하고 제1 핀 및 제2 핀을 포함하며, 각각의 핀은 채널 영역을 포함함 -;
    각 채널 영역 위의 게이트 전극 - 각 게이트 전극과 상응하는 채널 영역 사이에 게이트 유전체 층이 제공됨 -;
    상기 제1 핀 내부 및 상기 제1 핀 위 중 적어도 하나에 있고, 상기 상응하는 채널 영역에 인접하고, 반도체 재료를 포함하는 p-형 소스/드레인 영역;
    상기 제2 핀 내부 및 상기 제2 핀 위 중 적어도 하나에 있고, 상기 상응하는 채널 영역에 인접하고, 반도체 재료를 포함하는 n-형 소스/드레인 영역;
    적어도 상기 p-형 소스/드레인 영역의 일부 및 상기 n-형 소스/드레인 영역의 일부 위의 III-V 반도체 재료 층; 및
    상기 III-V 반도체 재료 층 위의 적어도 하나의 금속 콘택
    을 포함하고, 상기 제1 및 제2 핀들 중 적어도 하나는 상기 기판에 네이티브하지 않는 반도체 재료인, 반도체 디바이스.
  14. 복수의 핀을 갖는 기판 - 상기 복수의 핀은 상기 기판으로부터 연장하고 제1 핀 및 제2 핀을 포함하며, 각각의 핀은 채널 영역을 포함함 -;
    각 채널 영역 위의 게이트 전극 - 각 게이트 전극과 상응하는 채널 영역 사이에 게이트 유전체 층이 제공됨 -;
    상기 제1 핀 내부 및 상기 제1 핀 위 중 적어도 하나에 있고, 상기 상응하는 채널 영역에 인접하고, 반도체 재료를 포함하는 p-형 소스/드레인 영역;
    상기 제2 핀 내부 및 상기 제2 핀 위 중 적어도 하나에 있고, 상기 상응하는 채널 영역에 인접하고, 반도체 재료를 포함하는 n-형 소스/드레인 영역;
    적어도 상기 p-형 소스/드레인 영역의 일부 및 상기 n-형 소스/드레인 영역의 일부 위의 III-V 반도체 재료 층; 및
    상기 III-V 반도체 재료 층 위의 적어도 하나의 금속 콘택
    을 포함하고, 상기 p-형 및 n-형 소스/드레인 영역들 중 적어도 하나는 상기 핀의 상부를 넘어서 연장되도록 올려진, 반도체 디바이스.
  15. 복수의 핀을 갖는 실리콘-함유 기판 - 상기 복수의 핀은 상기 실리콘-함유 기판으로부터 연장하고 제1 핀 및 제2 핀을 포함하며, 각각의 핀은 채널 영역을 포함함 -;
    각 채널 영역 위의 게이트 전극 - 각 게이트 전극과 상응하는 채널 영역 사이에 게이트 유전체 층이 제공됨 -;
    상기 제1 핀 내부 및 상기 제1 핀 위 중 적어도 하나에 있고, 상기 상응하는 채널 영역에 인접하고, 실리콘, 게르마늄, 또는 실리콘 게르마늄을 포함하는 p-형 소스/드레인 영역;
    상기 제2 핀 내부 및 상기 제2 핀 위 중 적어도 하나에 있고, 상기 상응하는 채널 영역에 인접하고, 실리콘, 게르마늄, 또는 이들의 합금을 포함하는 n-형 소스/드레인 영역;
    적어도 상기 p-형 소스/드레인 영역의 일부 및 상기 n-형 소스/드레인 영역의 일부 위의 도핑된 III-V 반도체 재료 층; 및
    상기 p-형 및 n-형 소스/드레인 영역들 각각에 대한 상기 III-V 반도체 재료 층 위의 적어도 하나의 금속 콘택
    을 포함하는, 반도체 디바이스.
  16. 제15항에 있어서, 상기 소스/드레인 영역들 전부 위에 있는 상기 III-V 반도체 재료 층은 도핑된, 반도체 디바이스.
  17. 제15항에 있어서, 상기 제1 및 제2 핀들 중 적어도 하나는 상기 기판에 네이티브하지 않는 반도체 재료를 포함하는, 반도체 디바이스.
  18. 제15항에 있어서, 상기 p-형 및 n-형 소스/드레인 영역들 중 적어도 하나의 반도체 재료는 상기 기판에 네이티브하지 않는, 반도체 디바이스.
  19. 복수의 핀을 갖는 실리콘-함유 기판 - 상기 복수의 핀은 상기 실리콘-함유 기판으로부터 연장하고 제1 핀 및 제2 핀을 포함하며, 각각의 핀은 하나 이상의 나노와이어를 갖도록 구성된 채널 영역을 포함하고, 상기 하나 이상의 나노와이어는 실리콘, 게르마늄, 및 실리콘 게르마늄 나노와이어들 중 적어도 하나를 포함함 -;
    각 채널 영역 위의 게이트 전극 - 각 게이트 전극과 상응하는 채널 영역 사이에 게이트 유전체 층이 제공됨 -;
    상기 제1 핀 내부 및 상기 제1 핀 위 중 적어도 하나에 있고, 상기 상응하는 채널 영역에 인접하고, 실리콘, 게르마늄, 또는 실리콘 게르마늄을 포함하는 p-형 소스/드레인 영역;
    상기 제2 핀 내부 및 상기 제2 핀 위 중 적어도 하나에 있고, 상기 상응하는 채널 영역에 인접하고, 실리콘, 게르마늄, 또는 이들의 합금을 포함하는 n-형 소스/드레인 영역;
    적어도 상기 p-형 소스/드레인 영역의 일부 및 상기 n-형 소스/드레인 영역의 일부 위의 III-V 반도체 재료 층; 및
    상기 p-형 및 n-형 소스/드레인 영역들 각각에 대한 상기 III-V 반도체 재료 층 위의 적어도 하나의 금속 콘택
    을 포함하는, 반도체 디바이스.
  20. 제19항에 있어서, 상기 제1 및 제2 핀들 중 적어도 하나는 상기 기판에 네이티브하지 않는 반도체 재료를 포함하고 상기 p-형 및 n-형 소스/드레인 영역들 중 적어도 하나의 반도체 재료는 상기 기판에 네이티브하지 않는, 반도체 디바이스.
  21. 복수의 핀을 갖는 실리콘-함유 기판 - 상기 복수의 핀은 상기 실리콘-함유 기판으로부터 연장하고 제1 핀 및 제2 핀을 포함하며, 각각의 핀은 채널 영역을 포함함 -;
    각 채널 영역 위의 게이트 전극 - 각 게이트 전극과 상응하는 채널 영역 사이에 게이트 유전체 층이 제공됨 -;
    상기 상응하는 채널 영역에 인접하는 p-형 소스/드레인 영역 - 상기 p-형 소스/드레인 영역 중 적어도 하나는 하나 이상의 나노와이어를 갖도록 구성되고, 상기 하나 이상의 나노와이어는 실리콘, 게르마늄, 및 실리콘 게르마늄 나노와이어들 중 적어도 하나를 포함함 -;
    상기 상응하는 채널 영역에 인접하는 n-형 소스/드레인 영역 - 상기 p-형 소스/드레인 영역 중 적어도 하나는 하나 이상의 나노와이어를 갖도록 구성되고, 상기 하나 이상의 나노와이어는 실리콘, 게르마늄, 및 실리콘 게르마늄 나노와이어들 중 적어도 하나를 포함함 -;
    적어도 상기 p-형 소스/드레인 영역의 일부 및 상기 n-형 소스/드레인 영역의 일부 위의 III-V 반도체 재료 층; 및
    상기 p-형 및 n-형 소스/드레인 영역들 각각에 대한 상기 III-V 반도체 재료 층 위의 적어도 하나의 금속 콘택
    을 포함하는, 반도체 디바이스.
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