KR102220590B1 - 컨택을 포함하는 집적 회로 장치 및 이의 제조 방법 - Google Patents

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Abstract

집적 회로 장치 및 이의 제조 방법이 제공된다. 집적 회로 장치 기판 상의 핀; 핀 상에, 리세스를 정의하는 측벽들을 포함하는 제1 및 제2 게이트 구조체; 제1 및 제2 게이트 구조체 사이의 핀에 배치된 소오스/드레인 영역; 및 제1 물질을 포함하는 내부 영역과 제1 물질과 다른 제2 물질을 포함하는 외부 영역을 포함하고, 리세스에 소오스/드레인 영역 상에 배치된 컨택 플러그를 포함하고, 외부 영역은 내부 영역의 측벽을 적어도 부분적으로 덮고, 외부 영역의 일부는 제1 게이트 구조체의 측벽과 내부 영역의 측벽 사이에 배치된다.

Description

컨택을 포함하는 집적 회로 장치 및 이의 제조 방법{INTEGRATED CIRCUIT DEVICES INCLUDING CONTACTS AND METHOD OF FORMING THE SAME}
본 발명은 일반적으로 전자 분야와, 보다 상세하게는 집적 회로 장치에 관한 것이다.
소오스/드레인 영역과 연결되는 컨택 구조체는 상기 컨택 구조체의 저항을 감소시키기 위해 금속을 포함할 수 있다. 상기 소오소/드레인 영역은 반도체 물질을 포함하고, 상기 금속과 상기 반도체 물질 사이의 계면에서 유래되는 기생 저항이 존재할 수 있다. 상기 기생 저항은 상기 컨택 구조체의 저항을 증가시킬 수 있다.
집적 회로 장치 및 이의 제조 방법이 제공된다.
집적 회로 장치는 기판 상의 핀; 상기 핀 상에, 리세스를 정의하는 측벽들을 포함하는 제1 및 제2 게이트 구조체; 상기 제1 및 제2 게이트 구조체 사이의 핀에 배치된 소오스/드레인 영역; 및 제1 물질을 포함하는 내부 영역과 상기 제1 물질과 다른 제2 물질을 포함하는 외부 영역을 포함하고, 상기 리세스에 상기 소오스/드레인 영역 상에 배치된 컨택 플러그를 포함하고, 상기 외부 영역은 상기 내부 영역의 측벽을 적어도 부분적으로 덮고, 상기 외부 영역의 일부는 상기 제1 게이트 구조체의 측벽과 상기 내부 영역의 측벽 사이에 배치될 수 있다.
몇몇 실시예들에 있어서, 상기 내부 영역과 상기 외부 영역은 1e-8 Ω·㎠ 미만의 계면 저항(interface resistivity)을 가질 수 있다.
몇몇 실시예들에 있어서, 상기 제1 물질과 상기 제2 물질 중 하나는 실리콘(Si), 실리콘 게르마늄(SiGe), 인듐 갈륨 비소(InGaAs), 인듐 비소(InAs), 게르마늄(Ge), 인듐 주석(InSb), 갈륨 주석(GaSb), 인듐 갈륨 주석(InGaSb), Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질 또는 이들의 조합을 포함하는 반도체 물질이고, 상기 제1 물질과 상기 제2 물질 중 다른 하나는 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 질화 탄타륨(TaN), 질화 티타늄(TiN), 티타늄 카바이드(TiC), 텅스텐(W), 티타늄 알루미늄(TiAl), 루테늄(Ru), 알루미늄(Al), 란타늄(La), 코발트(Co), 플래티늄(Pt), 납(Pd), 몰리브덴(Mo) 또는 이들의 합금을 포함할 수 있다.
몇몇 실시예들에 따르면, 상기 외부 영역은 상기 내부 영역과 접촉할 수 있다.
몇몇 실시예들에 따르면, 상기 외부 영역과 상기 내부 영역 사이에 배치된 절연 패턴을 더 포함할 수 있다.몇몇 실시예들에 있어서, 상기 절연 패턴은 티타늄 산화물 또는 지르코늄 산화물을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 외부 영역은 반도체 물질을 포함하고, 상기 내부 영역은 금속을 포함할 수 있다. 몇몇 실시예들에 따르면, 상기 핀에 채널 영역을 더 포함할 수 있다. 상기 제1 게이트 구조체는 상기 채널 영역과 중첩되고, 상기 내부 영역의 최하면은 상기 채널 영역의 최상면보다 높을 수 있다. 상기 내부 영역의 하부 영역은 상기 소오스/드레인 영역으로 돌출되어, 상기 내부 영역의 최하면은 상기 핀의 최상면보다 낮을 수 있다. 상기 내부 영역은 상기 외부 영역의 상면을 덮을 수 있다.
몇몇 실시예들에 있어서, 상기 외부 영역은 금속을 포함하고, 상기 내부 영역은 반도체 물질을 포함할 수 있다. 몇몇 실시예들에 따르면, 상기 외부 영역은 상기 내부 영역의 최상면을 덮을 수 있다.
몇몇 실시예들에 따르면, 상기 내부 영역의 측벽은 상기 제1 게이트 구조체의 측면과 실질적으로 평행하게 연장하는 상기 내부 영역의 제1 대향 측벽을 포함하고, 상기 외부 영역은 상기 내부 영역의 제1 대향 측벽을 덮을 수 있다.
몇몇 실시예들에 있어서, 상기 외부 영역은 상기 내부 영역의 상기 제1 대향 측벽들 사이에 배치된 상기 내부 영역의 제2 측벽을 덮을 수 있다.
몇몇 실시예들에 있어서, 평면도에서 보았을 때,상기 외부 영역은 상기 내부 영역을 감쌀 수 있다.
몇몇 실시예들에 따르면, 상기 제1 및 제2 게이트 구조체는 제1 방향을 따라 연장하고, 상기 내부 영역은 상기 제1 방향과 수직하는 제2 방향을 따라는 폭보다 큰 상기 제1 방향을 따르는 길이를 가질 수 있다.
몇몇 실시예들에 있어서, 상기 제1 및 제2 게이트 구조체는 제1 방향을 따르는 선 형태를 가지고, 상기 내부 영역은 상기 제1 및 제2 게이트 구조체 사이에 배치되고, 상기 제1 방향을 따라 서로 이격된 복수 개의 내부 영역을 포함하고, 상기 외부 영역은 상기 복수 개의 내부 영역 중 서로 인접한 내부 영역의 측벽 사이에 배치될 수 있다.
몇몇 실시예들에 따르면, 상기 외부 영역은 제1 방향을 따라 연장하여, 상기 제1 게이트 구조체의 측벽과 마주보는, 상기 복수 개의 내부 영역 중 적어도 두개의 측벽을 덮을 수 있다.
몇몇 실시예들에 있어서, 상기 제1 및 제2 게이트 구조체는 제1 방향을 따라 연장하는 선 형태를 가지고, 상기 외부 영역은 제1 및 제2 게이트 구조체 사이에 배치되어, 상기 제1 방향을 따라 서로 이격된 복수 개의 외부 영역들을 포함하고, 상기 복수 개의 내부 영역들은 상기 복수 개의 외부 영역들 각각에 적어도 부분적으로 배치될 수 있다.
몇몇 실시예들에 있어서, 상기 외부 영역과 상기 내부 영역 중 하나는 반도체 물질을 포함하고, 상기 핀의 최상면과, 상기 외부 영역과 상기 내부 영역 중 하나의 최상면 사이의 거리는, 상기 핀의 최상면과 상기 제1 게이트 구조체의 최상면 사이 거리의 적어도 약 50%일 수 있다.
집적 회로 장치 제조 방법은 기판 상에 핀을 형성하고, 상기 기판 상에, 리세스를 정의하는 측벽을 포함하는 제1 및 제2 게이트 구조체를 포함하는 제1 및 제2 게이트 구조체를 형성하고, 제1 및 제2 게이트 구조체 사이의 상기 핀에 소오소/드레인 영역을 형성하고, 상기 리세스에 소오스/드레인 영역 상에, 제1 물질을 포함하는 내부 영역과 상기 제1 물질과 다른 제2 물질을 포함하는 외부 영역을 포함하는 컨택 플러그를 형성하는 것을 포함하고, 상기 외부 영역은 적어도 부분적으로 상기 내부 영역의 측벽을 덮고, 상기 외부 영역의 일부는 상기 제1 게이트 구조체의 측벽과 상기 내부 영역의 측벽 사이에 배치될 수 있다.
몇몇 실시예들에 있어서, 상기 내부 영역과 상기 외부 영역은 1e-8 Ω·㎠ 미만의 계면 저항(interface resistivity)을 가질 수 있다.
몇몇 실시예들에 있어서, 상기 제1 물질과 상기 제2 물질 중 하나는 실리콘(Si), 실리콘 게르마늄(SiGe), 인듐 갈륨 비소(InGaAs), 인듐 비소(InAs), 게르마늄(Ge), 인듐 주석(InSb), 갈륨 주석(GaSb), 인듐 갈륨 주석(InGaSb), Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질 또는 이들의 조합을 포함하는 반도체 물질이고, 상기 제1 물질과 상기 제2 물질 중 다른 하나는 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 질화 탄타륨(TaN), 질화 티타늄(TiN), 티타늄 카바이드(TiC), 텅스텐(W), 티타늄 알루미늄(TiAl), 루테늄(Ru), 알루미늄(Al), 란타늄(La), 코발트(Co), 플래티늄(Pt), 납(Pd), 몰리브덴(Mo) 또는 이들의 합금을 포함하는 금속일 수 있다.
몇몇 실시예들에 따르면, 상기 컨택 플러그를 형성하는 것은, 상기 내부 영역과 접촉하는 상기 외부 영역을 포함하는 컨택 플러그를 형성하는 것을 포함할 수 있다.
몇몇 실시예들에 따르면, 상기 컨택 플러그를 형성하는 것은, 상기 외부 영역과 상기 내부 영역 사이에 절연 패턴을 형성하는 것을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 절연 패턴을 형성하는 것은, 티타늄 산화물 또는 지르코늄 산화물을 포함하는 절연층을 형성하는 것을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 컨택 플러그를 형성하기 전에, 상기 리세스에 상기 핀 상에 층간 절연층을 형성하고, 상기 리세스를 노출하도록 상기 층간 절연층의 일부를 제거하는 것을 더 포함할 수 있다.
몇몇 실시예들에 따르면, 상기 리세스는 제1 리세스를 포함하고, 상기 컨택 플러그를 형성하는 것은, 상기 제1 리세스에 반도체층을 형성하고, 상기 반도체층을 포함하는 상기 외부 영역 내에 제2 리세스를 형성하도록, 상기 반도체층의 중간 영역을 제거하고, 상기 제2 리세스에 금속을 포함하는 상기 내부 영역을 형성하는 것을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 핀에 채널 영역을 형성하는 것을 더 포함하고, 상기 제1 게이트 구조체는 상기 채널 영역과 중첩하고, 상기 내부 영역의 최하면은 상기 채널 영역의 최상면보다 높을 수 있다.
몇몇 실시예들에 따르면, 상기 컨택 플러그를 형성하는 것은, 금속을 포함하는 외부 영역을 형성하고, 반도체 물질을 포함하는 내부 영역을 형성하는 것을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 리세스는 제1 리세스를 포함하고, 상기 외부 영역과 상기 내부 영역을 형성하는 것은, 내부에 제2 리세스를 포함하는 희생층을 상기 제1 리세스의 측벽 상에 형성하고, 상기 제2 리세스에 상기 내부 영역을 형성하고, 상기 제1 리세스의 측벽과 상기 내부 영역 사이의 간격이 형성되도록, 상기 희생층을 제거하고, 상기 간격에 상기 외부 영역을 형성하는 것을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 리세스는 제1 리세스를 포함하고, 상기 컨택 플러그를 형성하는 것은, 내부에 제2 리세스를 포함하는 상기 외부 영역을 상기 제1 리세스의 측벽 상에 형성하고, 상기 제2 리세스에 상기 내부 영역을 형성하는 것을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 외부 영역과 상기 내부 영역을 포함하는 것은, 상기 외부 영역을 형성하기 전에, 상기 소오소/드레인 영역과 중첩되는 보호층을 형성하고, 상기 제1 리세스의 측벽과 상기 보호층 상에 상기 외부 영역을 형성하고, 상기 외부 영역과 상기 소오스/드레인 영역 사이에 캐비티(cavity)가 형성되도록, 상기 보호층을 제거하고, 상기 제2 리세스와 상기 캐비티에 상기 내부 영역을 형성하는 것을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 외부 영역과 상기 내부 영역 중 하나는 반도체 물질을 포함하고, 상기 핀의 최상면과, 상기 외부 영역과 상기 내부 영역 중 하나의 최상면 사이의 거리는, 상기 핀의 상기 최상면과 상기 제1 게이트 구조체의 최상면 사이 거리의 적어도 약 50%일 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 도시한 평면도이다.
도 2는 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 도시한 도 1의 선 A-A'를 따라 절단한 단면도이다.
도 3은 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 도시하고, 도 1의 선 A-A'를 따라 절단한 단면도이다.
도 4 내지 도 8은 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 도시하고, 도 2의 선 B-B'를 따라 절단한 평면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 도시하고, 도 1의 선 A-A'을 따라 절단한 단면도이다.
도 10 내지 도 14는 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 도시하고, 도 9의 선 C-C'를 따라 절단한 평면도이다.
도 15 내지 도 21은 본 발명의 몇몇 실시예에 따른 집적 회로 장치 제조 방법의 중간 단계의 구조체를 도시하고, 도 1의 선 A-A'를 따라 절단한 단면도들이다.
도 22 및 도 23은 본 발명의 몇몇 실시예에 따른 집적 회로 장치 제조 방법의 중간 단계의 구조물을 도시하고, 도 1의 선 A-A'를 따라 절단한 단면도들이다.
도 24와 도 25는 본 발명의 몇몇 실시예에 따른 집적 회로 장치 제조 방법의 중간 단계의 구조체를 도시하고, 도 1의 선 A-A'를 따라 절단한 단면도들이다.
도 26과 도 27은 본 발명의 몇몇 실시예에 따른 집적 회로 장치 제조 방법의 중간 단계의 구조체를 도시하고, 도 1의 선 A-A'를 다라 절단한 단면도이다.
도 28은 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 포함하는 전자 시스템을 도시한 블록도이다.
도 29는 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 포함하는 전자 시스템을 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명에 있어서, 저 전력 장치 설계는, 프로세스 노드들이 보다 작은 사이즈의 스케일로 이동함에 따라 중요성이 증가되고 있다. 예를 들어, 전계 효과 트렌지스터(Field Effect Transistor; FET) 디자인에 있어서, 전계 효과 트랜지스터의 성능은, 소오스/드레인 영역에 접촉하는 컨택 플러그에서 금속과 반도체 물질 사이 계면에서 기인하는 기생 저항으로 악영향을 받을 수 있다. 이러한 기생 저항은 장치 스케일이 작아지는 전계 효과 트렌지스터에서 전체 선형 저항의 큰 구성 요소가 될 수 있고, 장치가 과거보다 스케일이 작아지므로, 장치의 전체 저항에서 지배적인 구성 요소가 될 수 있다. 상기 금속-반도체 저항은 cm2 단위의 금속과 메탈 계면 면적에 대한 ohn-cm2 단위의 특정 계면 저항(interface resistivity)(pr)의 비로 정의된다. 본 발명의 몇몇 실시예에 있어서, 전계 효과 트랜지스터는 1e-8 Ωcm2 미만의 특정 계면 저항(ρr)을 가지도록 디자인될 수 있다. 상기 금속과 상기 반도체 물질 사이의 계면 면적은 프로세스 노드 사이즈가 감소할수록 감소하는 것으로 이해될 수 있다. 장치 사이즈의 스케일 감소에 따른 부정적인 영향을 완화시키기 위해서, 상기 금속-반도체 계면의 특정 계면 저항은 감소될 수 있고, 가능한 전체적인 상기 컨택의 면적의 증가없이 최소화할 수 있다. 그러나, 재료 특성에 관한 본질적인 한계는 지속적으로 낮은 계면 저항(pr) 값을 어렵게 만든다. 따라서, 상기 금속-반도체 저항을 최소화하기 위한 다른 방안으로, 전계 효과 트랜지스터와 이와 관련된 회로들의 스케일 감소의 부정적 효과를 완화하는 것이 바람직하다. 본 발명의 몇몇 실시예에 따른 집적 회로 장치는 컨택 플러그의 면적을 증가시키지 않으면서 컨택 플러그의 기생 저항을 감소시키기 위해, 금속과 반도체 물질 사이의 증가된 계면 면적을 가지는 컨택 플러그를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 전계 효과 트렌지스터 장치는 소오스/드레인 영역과 접촉하는 컨택 플러그 내에 전체적으로 채널 영역 상에 위치하는 금속층을 포함할 수 있다. 따라서, 상기 전계 효과 트레지스터 장치는 예를 들어, 스트레인 엔지니어링(strain engineering) 다른 목적들을 위해 사용될 수 있는 다양한 소오스 및 드레인 리필(refill) 방식과 호환될 수 있는 공정들을 통해 제조될 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 도시한 평면도이다. 도 1을 참조하면, 집적 회로 장치는 기판(100) 및 기판(100) 상에 배치된 핀(110)들을 포함할 수 있다. 핀(110)들 각각은 기판(100)에서 돌출될 수 있고, 제1 방향(FIRST DIRECTION)으로 연장될 수 있다. 예를 들어, 핀(110)들은 도 1에 도시된 바와 같은 선형을 가질 수 있다.
기판(100)은 하나 이상의 반도체 물질, 예를 들어 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 인(GaP), 갈륨 비소(GaAs), 실리콘 카바이드(SiC), 실리콘 게르마늄 카바이드(SiGeC) 또는 인듐 인(InP)를 포함할 수 있다. 본 발명의 몇몇 실시예에서, 기판(100)은 벌크 실리콘 기판 또는 절연체 상 반도체(semiconductor on insulator; SOI) 기판일 수 있다. 핀(110)들은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 인(GaP), 갈륨 비소(GaAs), 인듐 비소(InAs), 인듐 갈륨 비소(InGaAs), 인듐 갈륨 주석(InGaSb), 갈륨 주석(GaSb), 인듐 주석(InSb), 실리콘 카바이드(SiC), 실리콘 게리마늄 카바이드(SiGeC), 인듐 인(InP) 또는 이들의 조합을 포함할 수 있다.
상기 집적 회로 장치는 또한 핀(110)들과 교차되도록, 제1 방향(FIRST DIRECTION)과 다른 제2 방향(SECOND DIRECTION)을 따라 연장하는 게이트 구조체(210)을 포함할 수 있다. 핀(110)들은 기판(100)과 게이트 구조체(210) 사이에 배치될 수 있다. 예를 들어, 제2 방향(SECOND DIRECTION)은 제1 방향(FIRST DIRECTION)과 수직일 수 있다. 핀(110)들의 폭은 도 1에 도시된 바와 같이 균일하지 않을 수 있다. 본 발명의 몇몇 실시예에서, 게이트 구조체(210)로 노출된 핀(110)들의 일부는 부분적으로 제거될 수 있고(예를 들어, 식각될 수 있다), 에피택셜 성장 프로세스를 이용하여 재성장될 수 있다. 핀(110)들의 재성장 영역은 기존에 형성된 핀(110)들의 폭보다 클 수 있다. 핀(110)들의 상기 재성장 영역들은 핀(110)들이 포함하는 물질의 격자 상수와 다른 격자 상수를 가지고, 이에 게이트 구조체(210)로 덮이는 핀(110)들의 일부에서 감소된 스트레스를 가지는 스트레스 물질을 포함할 수 있다.
도 2는 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 도시한 도 1의 선A-A'를 따라 절단한 단면도이다. 도 1은 설명의 편의를 위하여, 핀(110)들과 게이트 구조체(210)만을 보여주는 것으로 이해될 수 있다. 도 2를 참조하면, 상기 집적 회로 장치는 게이트 구조체(210) 사이의 핀(110)에 소오스/드레인 영역(130)을 포함할 수 있다. 소오스/드레인 영역(130)은 소오스/드레인 영역(130)이 핀(110)에 포함된 물질을 포함할 수 있도록, 핀(110)의 일부일 수 있다. 본 발명의 몇몇 실시예에서, 소오스/드레인 영역(130)은 핀(110)과 다른 물질을 포함할 수 있다. 예를 들어, 소오스/드레인 영역(130)은 핀(110)을 시드층으로 사용하는 에피택셜 성장 프로세스를 통해 형성될 수 있다.
게이트 구조체(210) 각각은 핀(110) 상에 순차적으로 적층된 게이트 절연층(230), 게이트 전극(250) 및 게이트 캡핑 패턴(270)과, 게이트 전극(250)의 측벽 상의 게이트 스페이서(290)를 포함할 수 있다. 게이트 절연층(230)은 예를 들어, 인터페이스층, 고유전율(하이-k) 물질 또는 이들의 조합을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 상기 인터페이스층은 실리콘 산화물을 포함할 수 있다. 게이트 절연층(230)은 단일층 또는 다중층 스택일 수 있다. 게이트 전극(250)은 예를 들어, 반도체 물질, 금속 또는 이들의 조합을 포함할 수 있다 예를 들어, 게이트 전극(250)은 확산 방지층 및/또는 일함수 조절층을 포함하는 다중층 스택일 수 있다. 서로 인접한 게이트 스페이서(290)는 소오스/드레인 영역(130) 상에 제1 리세스(150)를 정의할 수 있다. 게이트 스페이서(290)은 예를 들어, 질화물을 포함할 수 있고, 몇몇 실시예에 있어서 단일층 이상을 포함할 수 있다.
반도체 패턴(170)은 제1 리세스(150)에 배치될 수 있고, 소오스/드레인 영역(130) 상에 배치될 수 있다. 반도체 패턴(170)은 소오스/드레인 영역(130)의 상면과 접촉할 수 있고, 소오스/드레인 영역(130)의 중앙 영역을 노출시킬 수 있다. 본 발명의 몇몇 실시예에서, 반도체 패턴(170)과 소오스/드레인 영역(130)은 동일한 반도체 물질을 포함할 수 있으로, 그들 사이의 경계는 잘 안보일 수 있다. 반도체 패턴(170)은 제1 리세스(150)의 측벽을 따라 균일한 두께를 가질 수 있고, 제2 리세스(170)을 정의할 수 있다. 반도체 패턴(170)의 두께는 2 내지 20nm 범위 내일 수 있다.
금속 패턴(190)은 금속 패턴(190)의 측벽과 게이트 구조체(210)의 측벽 사이에 반도체 패턴(170)이 배치되도록 제2 리세스(175)에 배치될 수 있다. 다시 말하자면, 금속 패턴(190)은 반도체 패턴(170)의 측벽을 덮을 수 있다. 금속 패턴(190)의 상부 영역은 제1 리세스(150)에 있을 수 있고, 금속 패턴(190)은 반도체 패턴(170)의 상면을 적어도 부분적으로 ?을 수 있다. 본 발명의 몇몇 실시예에서, 금속 패턴(190)은 제1 리세스(150)의 상부 영역을 채울 수 있다. 금속 패턴(190)은 반도체 패턴(170)과 접촉할 수 있다.
반도체 패턴(170)의 내부 측벽은 반도체 패턴(170)과 금속 패턴(190) 사이의 계면을 구성하는 것으로 이해될 수 있다. 따라서, 반도체 패턴(170)과 금속 패턴(190) 사이의 계면 면적은 핀(110)의 상면의 증가와 관련된 반도체 패턴(170)의 높이에 따라 증가할 수 있다. 본 발명의 몇몇 실시예에 있어서, 핀(110)의 상면과 반도체 패턴(170) 최상면 사이의 수직 거리는 핀(110)의 상면과 게이트 구조체(210) 최상면 사이의 수직 거리의 적어도 50%일 수 있다. 상기 "수직 거리"는 기판(100)으로부터 돌출된 핀(110)의 방향에 따른 거리를 참조하는 것으로 이해될 수 있다.
반도체 패턴(170)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 인듐 갈륨 비소(InGaAs), 인듐 비소(InAs), 게르마늄(Ge), 인듐 주석(InSb), 갈륨 주석(GaSb), 인듐 갈륨 주석(InGaSb), Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질 또는 이들의 조합일 수 있다. 반도체 패턴(170)이 반도체 물질의 합금(alloy)를 포함하는 경우, 상기 합금의 조성은 반도체 패턴(170)을 통해 변화할 수 있다. 본 발명의 몇몇 실시예에 있어서, 반도체 패턴(170)은 다양한 갈륨(Ga) 함량을 가지는 인듐 갈륨 비소(InGaAs)를 포함할 수 있다. 반도체 패턴(170)은 저항을 보다 감소하기 위해 도핑된 반도체 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에 있어서, 반도체 패턴(170)은 고농도 도핑 물질을 포함할 수 있다.
금속 패턴(190)은 예를 들어, 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 질화 탄타륨(TaN), 질화 티타늄(TiN), 티타늄 카바이드(TiC), 텅스텐(W), 티타늄 알루미늄(TiAl), 루테늄(Ru), 알루미늄(Al), 란타늄(La), 코발트(Co), 플래티늄(Pt), 납(Pd), 몰리브덴(Mo) 또는 이들의 합금과 반도체 패턴(170)에 존재하는 반도체 물질과 합금을 포함할 수 있다. 금속 패턴(190)은 이중층 또는 금속성 필름의 나노라미네이트(nanolaminate)일 수 있다. 컨택 저항을 감소 또는 가능한한 최소화시키기 위하여, 금속 패턴(190)이 포함하는 물질의 선택에서 쇼트키 베리어 높이가 고려될 수 있음을 이해할 수 있을 것이다. 반도체 패턴(170)과 금속 패턴(190)이 컨택 플러그를 구성할 수 있다는 것이 이해될 수 있을 것이다.
한편, 본 발명의 몇몇 실시예에 있어서, 컨택 플러그가 포함하는 반도체 패턴(170)과 금속 패턴(190)에서, 반도체 패턴(170)은 외부 영역으로, 금속 패턴(190)은 내부 영역으로 지칭될 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 실시예들에 있어서, 컨택 플러그의 내부 영역과 외부 영역은 각 실시예를 도시한 도면을 통하여, 명확하게 인식될 수 있을 것이다.
본 발명의 몇몇 실시예에 있어서, 절연 패턴이 금속-절연체-반도체(metal-insulator-semiconductor; MIS)를 형성하기 위해, 반도체 패턴(170)과 금속 패턴(190) 사이에 배치될 수 있다.
상기 MIS 컨택은 반도체 패턴(170)과 금속 패턴(190) 사이의 컨택 저항을 보다 감소시킬 수 있다. 상기 절연 패턴은 예를 들어, TiOx 또는 ZnO를 포함할 수 있고, 대략 1nm 두께를 가질 수 있다. 본 발명의 몇몇 실시예에 따르면, 반도체 패턴(170)과 접촉하는 금속 패턴(190)의 일부는 반도체 패턴(170)이 실리콘을 포함하는 경우, 실리사이드층을 형성하도록 반응할 수 있다. 본 발명의 몇몇 실시예에 있어서, 반도체 패턴(170)과 접촉하는 금속 패턴(190)의 일부는 금속-반도체 화합물층을 형성하도록 반응할 수 있다.
도 2를 다시 참조하면, 제1 층간 절연층(310)과 제2 층간 절연층(330)이 순차적으로 핀(110) 상에 배치될 수 있다. 제1 및 제2 층간 절연층(310, 330)은 예를 들어, 실리콘 산화물 또는 저유전율(로우-k) 물질을 포함할 수 있다. 보호층 패턴(350)이 제1 및 제2 층간 절연층(310, 330) 사이에 배치될 수 있고, 메탈 패턴(190)의 상면을 노출시킬 수 있다. 보호층 패턴(350)은 추후 공정 동안, 제1 층간 절연막(310)을 보호할 수 있다. 예를 들어, 보호층 패턴(350)은 질화물을 포함할 수 있다. 컨택 구조체(370)은 제2 층간 절연층(330)에 배치될 수 있고, 금속 패턴(190)과 접촉할 수 있다. 컨택 구조체(370)은 전도성 물질, 예를 들어 W, Cu 및 Al과 같은 금속을 포함할 수 있다.
도 3은 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 도시한, 도 1의 선 A-A'를 따라 절단한 단면도이다. 도 3을 참조하면, 금속 패턴(190)은 소오스/드레인 영역(130)으로 리세스할 수 있고, 금속 패턴(190)의 최하면은 기판(100)의 상면과 관련된 핀(110)의 상면보다 낮을 수 있다.
도 4 내지 도 8은 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 도시하고, 도 2의 선 B-B'를 따라 절단한 평면도이다.
도 4를 참조하면, 게이트 스페이서(290)의 측벽은 제2 방향(SECOND DIRECTION)을 따라 연장하는 선 형태를 가지는 제1 리세스(150)을 정의할 수 있다. 반도체 패턴(170a)은 제1 리세스(150)에 배치될 수 있고, 제2 리세스(175a)를 내부에 정의할 수 있다. 제2 리세스(175a)는 제2 방향(SECOND DIRECTION)을 따라 연장할 수 있다. 반도체 패턴(170a)은 복수 개의 핀(110)들과 교차할 수 있다. 금속 패턴(190a)는 제2 리세스(175a)에 배치될 수 있고, 제2 방향(SECOND DIRECTION)을 따라 연장하는 선 형태를 가질 수 있다. 금속 패턴(190a)는 제1 방향(FIRST DIRECTION)을 따르는 폭보다 큰 제2 방향(SECOND DIRECTION)을 따르는 길이를 가질 수 있다. 본 발명의 몇몇 실시예에 있어서, 금속 패턴(190a)는 제2 리세스(175a)를 채울 수 있다. 반도체 패턴(170a)는 금속 패턴(190a)를 감쌀 수 있고, 본 발명의 몇몇 실시예에 따르면, 반도체 패턴(170a)는 도 4에 도시된 것처럼, 금속 패턴(190a)를 완전히 감쌀 수 있다.
도 4를 다시 참조하면, 금속 패턴(190a)들 각각은 제2 방향(SECOND DIRECTION)을 따라 연장하는 제1 대향 측벽들(즉, 금속 패턴(190a)의 장변)과 상기 제1 대향 측벽들 사이에 배치된 제2 측벽(즉, 금속 패턴(190a)의 단변)을 가질 수 있다. 반도체 패턴(170a)는 상기 제1 대향 측벽들과 상기 제2 측벽 모두 덮을 수 있다.
도 5를 참조하면, 반도체 패턴(170b)들 각각은 제2 리세스(175b)를 정의할 수 있다. 본 발명의 몇몇 실시예에 있어서, 제2 리세스(175b)들 각각은 도 5에 도시된 것처럼 직사각 형태를 가질 수 있지만, 제2 리세스(175b)들 각각은 예를 들어 원 형태와 같은 다른 형태들을 가질 수 있다. 금속 패턴(190b)는 제2 리세스(175b)들 각각에 배치될 수 있다. 반도체 패턴(170b)은 금속 패턴(190b)를 감싸고, 금속 패턴(190b)들 사이의 공간들을 채울 수 있다. 예를 들어, 반도체 패턴(170b)는 도 5에 도시된 것처럼, 금속 패턴(190b)을 완전히 감쌀 수 있다. 본 발명의 몇몇 실시예에서, 도 5에서 도시된 것처럼 금속 패턴(190b)들 몇몇은 핀(110)과 중첩될 수 있고, 금속 패턴(190b)들 몇몇은 핀(110)과 중첩되지 않을 수 있다.
도 5를 다시 참조하면, 금속 패턴(190b) 하나 이상이 반도체 패턴(170b) 하나에 배치될 수 있으므로, 반도체 패턴(170b)의 하나의 일부는 바로 인접한 두 개의 금속 패턴(190b)들 사이에 배치될 수 있다. 금속 패턴층(190b)들 각각은 제1 방향(FIRST DIRECTION)으로 연장하는 제1 측벽과 제2 방향(SECOND DIRECTION)으로 연장하는 제2 측벽을 포함할 수 있다. 따라서, 반도체 패턴(170b)의 일부는 도 5에 도시된 것처럼, 바로 인접한 두 개의 금속 패턴(190b)의 제2 측벽들 사이에 배치될 수 있다.
도 6을 참조하면, 반도체 패턴(170c)들 각각은 각각의 핀(110)과 중첩되는 제2 리세스(175c)를 포함할 수 있고, 금속 패턴(190c)은 제2 리세스(175c) 각각에 배치될 수 있다. 반도체 패턴(170c)는 금속 패턴(190c)를 감쌀 수 있고, 금속 패턴(190c) 사이의 공간을 채울 수 있다. 예를 들어, 반도체 패턴(170c)는 도 6에 도시된 것처럼, 금속 패턴(190c)를 완전히 감쌀 수 있다.
본 발명의 몇몇 실시예에 있어서, 도 7에 도시된 것처럼 하나 이상의 반도체 패턴(170d)이 제1 리세스(150) 하나에 배치될 수 있다. 하나의 제1 리세스(150)에 배치된 반도체 패턴(170d)들은 제2 방향(SECOND DIRECTION)을 따라 서로 이격될 수 있고, 제1 층간 절연층(310)은 반도체 패턴(170d)들 사이에 배치될 수 있다. 반도체 패턴(170d)들은 제2 리세스(175d) 각각을 포함할 수 있고, 금속 패턴(190d)는 제2 리세스(175d) 각각에 배치될 수 있다. 반도체 패턴(170d)는 금속 패턴(190d) 각각을 감쌀 수 있다. 예를 들어, 반도체 패턴(170d)은 도 7에 도시된 것처럼, 금속 패턴(190d)을 감쌀 수 있다. 금속 패턴(190d)의 몇몇은 핀(110)과 중첩될 수 있고, 금속 패턴(190d)의 몇몇은 핀(110)과 중첩되지 않을 수 있다. 반도체 패턴(170d)들은 동일한 구조체를 가질 수 있으므로, 금속 패턴(190d)는 동일한 구조체를 가질 수 있다.
도 8을 참조하면, 하나 이상의 반도체 패턴(170e)이 제1 리세스(150) 하나에 배치될 수 있다. 제1 리세스(150) 하나에 배치된 반도체 패턴(170e)들은 제2 방향(SECOND DIRECTION)을 따라 서로 이격될 수 있고, 제1 층간 절연층(310)은 반도체 패턴(170e)들 사이에 배치될 수 있다. 반도체 패턴(170e)들은 제2 리세스(175e) 각각을 포함할 수 있고, 금속 패턴(190e)는 제2 리세스(175e) 각각에 배치될 수 있다. 제2 리세스(175e)들은 제2 방향(SECOND DIRECTION)을 따라 서로 다른 폭을 가질 수 있으므로, 금속 패턴(190e)들은 서로 다른 폭을 가질 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 도시하고, 도 1의 선 A-A'을 따라 절단한 단면도이다.
도 9를 참조하면, 반도체 패턴(170)은 핀(110)에 배치된 소오스/드레인 영역(130) 상에 배치될 수 있다. 반도체 패턴(170)은 소오스/드레인 영역(130)의 중앙 영역과 접촉할 수 있다. 반도체 패턴(170)은 게이트 구조체(210)의 측벽과 이격될 수 있으므로, 공간들은 반도체 패턴(170)들의 측벽들과 게이트 구조체(210)의 측벽들 사이로 정의될 수 있다. 금속 패턴(190)은 반도체 패턴(170)의 측벽들과 게이트 구조체(210)의 측벽들 사이의 상기 공간들에 배치될 수 있다.
본 발명의 몇몇 실시예에 있어서, 금속 패턴(190)은 게이트 구조체(210)의 측벽 상에 전체적으로 균일한 두께를 가질 수 있다. 게이트 구조체(210)의 측벽 상의 금속 패턴(190)의 두께는 약 2 내지 10nm 범위 내일 수 있다. 금속 패턴(170)은 제1 리세스(150)의 상부 영역을 채울 수 있고, 컨택 구조체(370)은 금속 패턴(190)과 접촉할 수 있다. 본 발명의 몇몇 실시예에 따르면, 핀(110)의 상면과 반도체 패턴(170)의 최상면 사이의 수직 거리는 핀(110)의 상면과 게이트 구조체(210)의 최상면 사이의 수직 거리의 적어도 50%일 수 있다.
도 10 내지 도 14는 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 도시하고, 도 9의 선 C-C'를 따라 절단한 평면도이다.
도 10을 참조하면, 게이트 스페이서(290)은 제2 방향(SECOND DIRECTION)을 따라 연장하는 선 형태를 가지는 제1 리세스(150)을 정의할 수 있다. 반도체 패턴(170f)은 복수 개의 핀(110)들과 교차할 수 있고, 제2 방향(SECOND DIRECTION)으로 연장하는 선 형태를 가질 수 있다. 금속 패턴(190f)는 반도체 패턴(170f)과 게이트 스페이서(290) 사이에 배치될 수 있고, 반도체 패턴(170f) 각각을 감쌀 수 있다. 본 발명의 몇몇 실시예에 있어서, 금속 패턴(190f)는 도 10에 도시된 것과 같이, 반도체 패턴(170f) 각각을 감쌀 수 있다.
도 11을 참조하면, 하나 이상의 반도체 패턴(170g)이 게이트 스페이서(290)으로 정의된 제1 리세스(150) 하나에 배치될 수 있다. 반도체 패턴(170g)들이 제1 리세스(150) 하나에 배치되어, 제2 방향(SECOND DIRECTION)을 따라 서로 이격될 수 있다. 금속 패턴(190g)이 반도체 패턴(170g)과 게이트 스페이서(290) 사이와 반도체 패턴(170g)들 사이에 배치될 수 있다. 본 발명의 몇몇 실시예에 있어서, 도 11에 도시된 것과 같이, 반도체 패턴(170g)의 일부는 핀(110)과 중첩될 수 있고, 반도체 패턴(170g)의 일부는 핀(110)과 중첩되지 않을 수 있다.
도 12를 참조하면, 복수 개의 반도체 패턴(170h)들이 게이트 스페이서(290)로 정의되는 제1 리세스(150) 하나에 배치될 수 있다. 반도체 패턴(170h)들은 각각의 핀(110)과 중첩되고, 제2 방향(SECOND DIRECTION)을 따라 서로 이격될 수 있다. 금속 패턴(190h)는 반도체 패턴(170h)과 게이트 구조체(210) 사이와 반도체 패턴(170h)들 사이에 배치될 수 있다. 금속 패턴(190h)은 반도체 패턴(170h)을 감쌀 수 있고, 금속 패턴(190h)의 일부는 게이트 스페이서(290)의 측벽과 반도체 패턴(170h) 사이에 배치될 수 있다.
본 발명의 몇몇 실시예에 있어서, 도 13에 도시된 것과 같이, 하나 이상의 반도체 패턴(170i)가 게이트 스페이서(290)로 정의된 제1 리세스(150) 하나에 배치될 수 있다. 금속 패턴(190i)은 하나 이상의 금속 패턴(190i)이 제1 리세스(150) 하나에 배치될 수 있도록, 반도체 패턴(170i) 각각을 감쌀 수 있다. 금속 패턴(190i)는 도 13에 도시된 것과 같이, 반도체 패턴(170i) 각각을 감쌀 수 있고, 금속 패턴(190i)의 일부는 반도체 패턴(170i)와 게이트 스페이서(290) 사이에 배치될 수 있다. 금속 패턴(190i)은 도 13에 도시된 것과 같이, 반도체 패턴(170i) 각각을 감쌀 수 있다. 제1 리세스(150)의 하나에 배치된 금속 패턴(190i)은 제2 방향(SECOND DIRECTION)을 따라 서로 이격될 수 있고, 제1 층간 절연층(310)이 금속 패턴(190i)들 사이에 배치될 수 있다. 예를 들어, 제1 층간 절연층(310)은 금속 패턴(190i)들 사이의 공간을 채울 수 있다. 반도체 패턴(170i)들은 제2 방향으로 동일한 폭을 가질 수 있다.
도 14를 참조하면, 하나 이사의 반도체 패턴(170j)이 게이트 스페이서(290)로 정의된 제1 리세스(150)의 하나에 배치될 수 있다. 나아가, 금속 패턴(190j)는 반도체 패턴(170j) 각각을 감싸고, 하나 이상의 금속 패턴(190j)는 제1 리세스(150) 하나에 배치될 수 있다. 본 발명의 몇몇 실시예에 있어서, 금속 패턴(190j)은 반도체 패턴(170j) 각각을 감쌀 수 있다. 금속 패턴(190j)은 도 14에 도시된 것과 같이, 반도체 패턴(170j) 각각을 완전히 감쌀 수 있다. 금속 패턴(190j)은 제2 방향을 따라 서로 이격될 수 있고, 제1 층간 절연층은 금속 패턴(190j)들 사이에 배치될 수 있다. 예를 들어, 제1 층간 절연층(310)은 금속 패턴(190j)들 사이 공간을 채울 수 있다. 반도체 패턴(170j)은 도 14에 도시된 것과 같이, 동일한 폭을 가지지 않을 수 있다.
본 발명의 몇몇 실시예들은 핀형 전계 효과 트렌지스터(finFET)를 예로 들어 설명하였다. 그러나, 본 발명의 기술적 사상에 따른 콘택 플러그는 평면형 전계 효과 트렌지스터(planar field-effect transistor)와 나노와이어(nanowire) 또는 나노시트(nanosheet) 트랜지스터 등에 적용될 수 있다.
도 15 내지 도 21은 본 발명의 몇몇 실시예에 따른 집적 회로 장치 제조 방법의 중간 단계의 구조체를 도시하고, 도 1의 선 A-A'를 따라 절단한 단면도들이다.
도 15를 참조하면, 게이트 구조체(210)은 기판(100) 상에 배치된 핀(110) 상에 형성될 수 있다. 게이트 구조체(210) 각각은 게이트 절연층(230), 게이트 전극(250), 게이트 캡핑 패턴(270) 및 게이트 스페이서(290)를 포함할 수 있다. 소오스/드레인 영역(130)은 게이트 구조체(210)들 사이의 핀(110)에 형성될 수 있다. 예를 들어, 소오스/드레인 영역(130)은 핀(110)으로 불순물을 주입하여 형성되거나, 핀(110)의 에칭 영역에 핀(110)을 시드층으로 사용하여 소오스/드레인 영역(130)을 에피택셜 성장하는 것으로 형성될 수 있다. 에피택셜 성장된 소오스/드레인 영역(130)은 핀(110)의 상면에서 돌출된 상부 영역을 포함하고, 핀(110)의 폭과 실질적으로 동일한 폭을 가지고 핀(110)에 배치되는 하부 영역을 포함할 수 있다. 제1 층간 절연층(310)은 게이트 구조체(210)와 소오스/드레인 영역(130) 상에 형성될 수 있다. 제1 층간 절연막(310)은 게이트 구조체(210)를 감쌀 수 있고, 소오스/드레인 영역(130)을 덮을 수 있다.
본 발명의 몇몇 실시예에서, 보호층(352)가 제1 층간 절연층(310) 상에 형성될 수 있고, 제1 마스크 패턴(354)가 보호층(352) 상에 형성될 수 있다. 본 발명의 몇몇 실시예에 따르면, 보호층(352)는 제1 층간 절연층(310) 상에 형성되지 않을 수 있고, 제1 마스크 패턴(354)이 게이트 구조체(210) 상에 바로 형성될 수 있다. 보호층(352)는 후속 공정 동안 제1 층간 절연층(310)을 보호할 수 있다. 보호층(352)는 예를 들어, 질화물을 포함할 수 있다. 예를 들어, 제1 마스크 패턴(354)는 포토 레지스트 패턴 및/또는 하드 마스크 패턴을 포함할 수 있다.
도 16을 참조하면, 보호층(352)과 제1 층간 절연층(31)은 제1 마스크 패턴(354)를 에칭 마스크로 사용하여 에칭되어, 게이트 구조체(210) 사이에 보호층 패턴(350)과 제1 리세스(150)을 형성할 수 있다. 제1 리세스(15)은 소오스/드레인 영역(130)을 노출할 수 있다. 제1 마스크 패턴(354)는 제1 리세스(150)을 형성한 후에 제거될 수 있다.
도 17을 참조하면, 예비 반도체 패턴(172)이 제1 리세스(150)에 형성될 수 있다. 본 발명의 몇몇 실시예에 있어서, 예비 반도체 패턴(172)는 도 17에 도시된 것과 같이, 제1 리세스(150)을 채울 수 있고, 게이트 스페이서(290)과 접촉할 수 있다. 그러나, 본 발명의 몇몇 실시예에 있어서, 예비 반도체 패턴(172)는 제1 리세스(150)을 단지 부분적으로 채울 수 있다. 예를 들어, 예비 반도체 패턴(172)는 제1 리세스(150)에 예비 반도체 패턴(172)가 선택적으로 형성될 수 있도록, 소오스/드레인 영역(130)을 시드층으로 사용한 에피택셜 성장 프로세스를 이용하여 형성될 수 있다. 본 발명의 몇몇 실시예에 있어서, 예비 반도체 패턴(172)는 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 예비 반도체층이 증착 공정을 이용하여, 도 16에 도시된 보호층 패턴(350)을 포함하는 구조체 상에 형성되어, 예비 반도체층의 상부 영역이 예비 반도체 패턴(172)를 형성하도록 제거될 수 있다. 상기 예비 반도체층의 상부 영역은 예를 들어, 에칭 공정 및/또는 화학적 기계 폴리싱(CMP) 공정을 통해 제거될 수 있다. 본 발명의 몇몇 실시예에 있어서, 예비 반도체 패턴(172)는 증착 공정을 이용하여 도 16에 도시된 구조체 상에 컨포말하게 형성될 수 있는 것을 이해될 것이다.
제2 마스크층(362)이 보호층 패턴(350)과 예비 반도체 패턴(172) 상에 형성될 수 있다. 제2 마스크층(362)는 예비 반도체 패턴(172)에 대하여 식각 선택비가 있는 물질 예를 들어, 산화물을 포함할 수 있고, 도 17에 도시된 것과 같이, 전체적으로 균일한 두께를 가질 수 있다. 도 18을 참조하면, 제2 마스크 패턴(360)은 게이트 구조체(210)과 보호층 패턴(350)의 측벽 상에 형성될 수 있다. 제2 마스크 패턴(360)은 예비 반도체 패턴(172)의 말단 영역을 덮을 수 있고, 예비 반도체 패턴(172)의 중앙 영역을 노출시킬 수 있다. 제2 마스크 패턴(360)은 제2 마스크층(362)의 이방성 식각으로 형성될 수 있다.
도 19를 참조하면, 예비 반도체 패턴(172)는 제2 마스크 패턴(360)을 식각 마스크로 사용하여 식각되어, 반도체 패턴(170)을 형성할 수 있다. 예를 들어, 예비 반도체 패턴(172)는 도 19에 도시된 것과 같이, 소오스/드레인 영역(130)의 상면이 노출될 때까지 식각될 수 있다. 본 발명의 몇몇 실시예에 있어서, 예비 반도체 패턴(172)는 소오스/드레인 영역(130)의 상면 상에 남을 수 있다. 반도체 패턴(170)은 게이트 구조체(210)의 측벽 상에 전체적으로 균일한 두께를 가질 수 있고, 제1 리세스(150)에 제2 리세스(175)를 정의할 수 있다. 본 발명의 몇몇 실시예에 있어서, 불순물 또는 도펀트 주입 공정(예를 들어, 플라즈마 도핑(PLAD) 공정) 및/또는 어닐링 공정이 반도체 패턴(170)의 불순물 및 도펀트 농도를 증가시키고, 도펀트의 활성화를 위하여 반도체 패턴(170)이 형성된 후에 수행될 수 있다.
본 발명의 몇몇 실시예에 있어서, 반도체 패턴(170)은 제2 마스크 패턴(360)을 사용하지 않고 형성될 수 있다. 예를 들어, 예비 반도체층이 증착 공정을 사용하여 도 16에 도시된 구조체 상에 컨포말하게 형성된 후, 반도체 패턴(170)은 소오스/드레인 영역(130)의 상면과 보호층 패턴(350) 상에 형성된 예비 반도체층의 일부를 제거하여 형성될 수 있다. 상기 예비 반도체층의 일부는 예를 들어, 이방성 식각 공정을 사용하여 제거될 수 있다.
이어서 도 20을 참조하면, 금속 패턴(190)이 제1 및 제2 리세스(150, 175)에 형성될 수 있다. 구체적으로, 금속 패턴(190)의 하부 영역은 제2 리세스(175)에 형성될 수 있고, 반도체 패턴(170)과 접촉할 수 있다. 따라서, 반도체 패턴(170)은 게이트 구조체(210)의 측벽과 금속 패턴(190)의 측벽 사이에 배치될 수 있다. 본 발명의 몇몇 실시예에 있어서, 금속 패턴(190)은 제1 및 제2 리세스(150, 175)에 선택적으로 형성될 수 있다. 본 발명의 몇몇 실시예에 있어서, 금속 패턴(190)은 증착을 통해 형성되고, 보호층(350) 상에 형성될 수 있다. 보호층(350) 상에 형성된 금속 패턴(190)은 에칭 공정 및/또는 CMP 공정을 이용하여 제거될 수 있다.
금속 패턴(190)의 상면은 보호층 패턴(350)의 상면과 전체적으로 동일 평면일 수 있고, 보호층 패턴(350)의 상면에서 리세스될 수 있다. 본 발명의 몇몇 실시예에 따르면, 예를 들어 PLAD 공정을 사용한 금속 패턴(190)으로의 불순물 주입 공정 및/또는 기판(100) 어닐링 공정이 금속 패턴(190)을 형성한 후에 추가적으로 수행될 수 있다. 본 발명의 몇몇 실시예에 따르면, 절연 패턴이 반도체 패턴(170)과 금속 패턴(190) 사이에 형성되어, 금속-절연체-반도체(MIS) 컨택을 형성할 수 있다.
본 발명의 몇몇 실시예에 있어서, 금속성 화합물 패턴(192)가 도 21에 도시된 것과 같이 반도체 패턴(170)과 금속 패턴(190) 사이 계면에 형성될 수 있다. 예를 들어, 금속성 화합물 패턴(192)은 반도체 패턴(170) 상에 금속층을 형성하는 것을 포함할 수 있고, 금속성 화합물 패턴(192)는 반도체 패턴(170)과 상기 금속층 사이의 반응을 통하여 형성될 수 있다. 반도체 패턴(170)과 미반응한 상기 금속층의 일부는 제거될 수 있고, 금속 패턴(190)은 금속성 화합물 패턴(192) 상에 형성될 수 있다. 예를 들어, 금속성 화합물 패턴(192)는 실리사이드 금속을 포함할 수 있다.
도 22 및 도 23은 본 발명의 몇몇 실시예에 따른 집적 회로 장치 제조 방법의 중간 단계 구조물을 도시하고, 도 1의 선 A-A'를 따라 절단한 단면도들이다.
도 22를 참조하면, 희생 패턴(380)이 제1 리세스(150)이 형성된 후에, 게이트 구조체(210)의 측벽 상에 형성될 수 있다. 제1 리세스(150)은 도 15와 도 16을 참조하여 설명한 것과 실질적으로 동일한 공정들을 사용하여 형성될 수 있다. 예를 들어, 희생 패턴(380)을 형성하는 것은, 보호층 패턴(350), 게이트 구조체(210)의 측벽 및 소오스/드레인 영역(130) 상에 전체적으로 균일한 두께를 가지는 희생층을 형성하고, 상기 희생층을 식각하는 이방성 식각을 수행하는 것을 포함할 수 있다. 희생 패턴(380)은 소오스/드레인 영역(130)을 노출시킬 수 있다. 희생 패턴(380)은 예를 들어 산화물을 포함할 수 있다. 보호층 패턴(350)은 상기 희생층이 식각될 때, 제1 층간 절연층(310)을 보호할 수 있다. 보호층 패턴(350)은 희생층에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에 있어서, 보호층 패턴(350)은 미형성되고, 제1 층간 절연층(310)이 상기 희생층에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다.
반도체 패턴(170)은 희생 패턴(380)으로 정의된 공간에 형성될 수 있다. 반도체 패턴(170)은 희생 패턴(380)으로 정의된 공간을 채울 수 있고, 희생 패턴(380)과 접촉할 수 있다. 본 발명의 몇몇 실시예에 있어서, 반도체 패턴(170)을 형성하는 것은, 보호층 패턴(350)의 상면과 동일 평면인 상면을 포함하는 예비 반도체 패턴을 형성하는 것과, 상기 예비 반도체 패턴의 상부 영역을 제거(예를 들어, 식각)하는 것을 포함할 수 있다. 본 발명의 몇몇 실시예에 따르면, 반도체 패턴(170)의 상면은 보호층 패턴(350)의 상면과 전체적으로 동일 평면일 수 있다.
도 23을 참조하면, 희생 패턴(380)은 제거되어, 게이트 구조체(210)와 반도체 패턴(170) 사이에 간격을 형성할 수 있다. 보호층 패턴(350)은 희생 패턴(380)이 제거될 때, 제1 층간 절연층(310)을 보호할 수 있다. 본 발명의 몇몇 실시예에 있어서, 보호층 패턴(350)은 미형성되고, 제1 층간 절연층(310)이 희생 패턴(380)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다.
금속 패턴(190)이 반도체 패턴(170) 상에, 게이트 구조체(210)와 반도체 패턴(170) 사이의 간격에 형성될 수 있다. 예를 들어, 금속 패턴(190)을 형성하는 것은, 보호층 패턴(350) 상에, 게이트 구조체(210)과 반도체 패턴(170) 사이의 간격에 금속층을 형성하는 것과, 금속 패턴(190)이 서로 고립될 수 있도록, 보호층 패턴(350) 상에 형성된 상기 금속층을 제거하는 것을 포함할 수 있다. 예를 들어, 금속 패턴(190)은 반도체 패턴(170)과 금속 패턴(190) 사이의 반응을 통해 형성된 금속성 화합물 패턴을 포함할 수 있다. 본 발명의 몇몇 실시예에 있어서, 금속 패턴의 상면은 보호층 패턴(350)의 상면과 전체적으로 동일 평면일 수 있다.
도 24와 도 25는 본 발명의 몇몇 실시예에 따른 집적 회로 장치 제조 방법의 중간 단계 구조체를 도시하고, 도 1의 선 A-A'를 따라 절단한 단면도들이다.
도 24를 참조하면, 예비 금속 패턴(194)이 제1 리세스(150)를 형성한 후에, 게이트 구조체(210)의 측벽 상에 형성될 수 있다. 예비 금속 패턴(194)는 소오스/드레인 영역(130)을 노출시킬 수 있다. 예를 들어, 예비 금속 패턴(194)를 형성하는 것은, 보호층 패턴(350), 게이트 구조체(210)의 측벽 및 소오스/드레인 영역(130) 상에 전체적으로 균일한 두께를 가지는 금속층을 형성하는 것과, 상기 금속층을 식각하는 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 보호층 패턴(350)은 상기 금속층이 식각될 때, 제1 층간 절연층(310)을 보호할 수 있다. 본 발명의 몇몇 실시예에 있어서, 보호층 패턴(350)은 미형성되고, 제1 층간 절연층(310)이 상기 금속층에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다.
반도체 패턴(170)은 예비 금속 패턴(194)으로 정의된 공간에 형성될 수 있다. 본 발명의 몇몇 실시예에 있어서, 보호층 패턴(350)의 상면과 전체적으로 동일 평면인 상면을 가질 수 있는 예비 반도체 패턴이, 예비 금속 패턴(194)로 정의된 공간에 형성될 수 있고, 상기 예비 반도체 패턴의 상부 영역은 반도체 패턴(170)을 형성하기 위해 제거될 수 있다. 본 발명의 몇몇 실시예에 따르면, 반도체 패턴(170)의 상면은 보호층 패턴(350)의 상면과 전체적으로 동일 평면일 수 있다.
도 25를 참조하면, 예비 금속 패턴(194)를 포함하는 금속 패턴(190)이 형성될 수 있다. 구체적으로, 금속층이 보호층 패턴(350), 예비 금속 패턴(194) 및 반도체 패턴(170) 상에 형성될 수 있고, 보호층 패턴(350) 상에 형성된 상기 금속층은 예를 들어 식각 공정 및/또는 CMP 공정을 이용하여 제거될 수 있다. 따라서, 금속 패턴(190)의 상면은 도 25에 도시된 것과 같이, 보호층 패턴(350)의 상면과 전체적으로 동일 평면일 수 있다. 본 발명의 몇몇 실시예에 있어서, 보호층 패턴(350)은 미형성되고, 금속 패턴(190)의 상면이 게이트 구조체(210)의 최상면과 전체적으로 동일 평면일 수 있다. 본 발명의 몇몇 실시예에 있어서, 금속 패턴(190)의 상면은 도 23에 도시된 것과 같이, 보호층 패턴(350)으로부터 리세스될 수 있다.
금속 패턴(190)은 단일층 또는 금속을 포함하는 둘 이상의 층을 포함하는 스택일 수 있다. 본 발명의 몇몇 실시예에 있어서, 금속 패턴(190)은 반도체 패턴(170)과 금속 패턴(190) 사이의 반응을 통해 형성되는 금속성 화합물 패턴을 포함할 수 있다.
도 26과 도 27은 본 발명의 몇몇 실시예에 따른 집적 회로 장치 제조 방법의 중간 단계의 구조체를 도시하고, 도 1의 선 A-A'를 다라 절단한 단면도이다.
도 26을 참조하면, 보호 패턴(356)은 제1 리세스(150)를 형성한 후에, 소오스/드레인 영역(130) 상에 보호 패턴(356)이 형성될 수 있다. 보호 패턴(356)은 소오스/드레인 영역(130)의 상면과 접촉할 수 있다. 예비 금속 패턴(194)는 게이트 구조체(210)의 측벽과 보호 패턴(356) 상에 형성될 수 있다. 예를 들어, 예비 금속 패턴(194)를 형성하는 것은, 보호층 패턴(350), 게이트 구조체(210) 및 보호 패턴(356) 상에 전체적으로 균일한 두께를 가지는 금속층을 형성하는 것과, 상기 금속층을 식각하는 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
상기 금속층을 식각할 때, 보호 패턴(356)은 소오스/드레인 영역(130)을 보호할 수 있고, 보호층 패턴(350)은 제1 층간 절연층(310)을 보호할 수 있다. 보호 패턴(356)은 예를 들어 산화물을 포함할 수 있다.
도 27을 참조하면, 보호 패턴(356)은 제거되고, 반도체 패턴(170)이 형성될 수 있다. 보호층 패턴(350)은 또한 보호 패턴(3560)이 제거될 때, 제1 층간 절연층(310)을 보호할 수 있다. 반도체 패턴(170)은 보호 패턴(356)이 제거된 공간과 예비 금속 패턴(194)로 정의된 리세스에 형성될 수 있다. 본 발명의 몇몇 실시예에 있어서, 반도체 패턴(170)의 상면은 예를 들어, 식각 공정을 사용하여 보호층 패턴(350)의 상면으로부터 리세스될 수 있고, 도 25에 도시된 것과 같이, 금속층이 금속 패턴(190)을 형성하기 위해 반도체 패턴(170) 상에 형성될 수 있다.
도 28은 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 포함하는 전자 시스템을 도시한 블록도이다.
도 28을 참조하면, 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device) 및/또는 인터페이스(1140)는 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 스마트 폰(smart phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 29는 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 포함하는 전자 시스템을 도시한 블록도이다.
도 29를 참조하면, 전자　시스템(1200)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 집적 회로 장치들 중 적어도 하나를 포함할 수 있다. 전자　시스템(1200)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자　시스템(1200)은 데이터 버스(1250)를 경유하여 상호 접속되는 메모리　시스템(1210), 프로세서(1220), 램 장치(1230), 및 유저 인터페이스(1240)를 포함할 수 있다. 유저 인터페이스(1240)는 전자 시스템(1200)으로 데이터를 입력하거나, 전자 시스템(1200)으로부터 데이터를 출력하는데 사용될 수 있다. 프로세서(1220)는　전자 시스템(1200)을 프로그램 및 컨트롤할 수 있다. 램 장치(1230)은 프로세서(1220)의 동작 메모리로 사용될 수 있다. 예를 들어, 프로세서(1220)와 램 장치(1230)은 각각 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 포함할 수 있다. 프로세서(1220)와 램 장치(1230)은단일 패키지 내에 조립될 수 있다. 유저 인터페이스(1240)는 전자 시스템(1200)으로 데이터를 입력하거나 전자 시스템(1200)으로부터 데이터를 출력하는데 사용될 수 있다. 메모리 시스템(1210)은 프로세서(1220) 동작용 코드들, 프로세서(1220)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(1210)은 컨트롤러 및 메모리를 포함할 수 있다.
전자 시스템(1200)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템으로 구현될 수 있다. 예를 들어, 모바일 시스템은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선 전화기(wireless phone), 랩탑 컴퓨터(laptop computer), 메모리 카드(memory card), 디지털 뮤직 플레이어(digital music player) 및 정보 송/수신 시스템 중 하나일 수 있다. 만약, 전자 시스템(1200)이 무선 통신을 수행한다면, 전자 시스템(1200)은 3 세대 무선 시스템 CDMA, GSM, NADC, E-TDMA, WCDMA 또는 CDMA2000의 통신 인터페이스 프로토콜(communication interface protocol)에서 사용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (34)

  1. 기판 상의 핀;
    상기 핀 상에, 리세스를 정의하는 측벽들을 포함하는 제1 및 제2 게이트 구조체;
    상기 제1 및 제2 게이트 구조체 사이의 핀에 배치된 소오스/드레인 영역; 및
    제1 물질을 포함하는 내부 영역과 상기 제1 물질과 다른 제2 물질을 포함하는 외부 영역을 포함하고, 상기 리세스에 상기 소오스/드레인 영역 상에 배치된 컨택 플러그를 포함하되,
    상기 컨택 플러그의 상기 내부 영역은 상기 소오스/드레인 영역과 접촉하고,
    상기 외부 영역은 상기 내부 영역의 측벽을 적어도 부분적으로 덮고,
    상기 외부 영역의 일부는 상기 제1 게이트 구조체의 측벽과 상기 내부 영역의 측벽 사이에 배치되고,
    상기 제1 물질은 금속이고, 상기 제2 물질은 반도체 물질인 집적 회로 장치.
  2. 제 1항에 있어서,
    상기 내부 영역과 상기 외부 영역은 약 1e-8 Ω·㎠ 미만의 계면 저항(interface resistivity)을 가지는 집적 회로 장치.
  3. 제 1항에 있어서,
    상기 제2 물질은 실리콘(Si), 실리콘 게르마늄(SiGe), 인듐 갈륨 비소(InGaAs), 인듐 비소(InAs), 게르마늄(Ge), 인듐 주석(InSb), 갈륨 주석(GaSb), 인듐 갈륨 주석(InGaSb), Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질 또는 이들의 조합을 포함하는 반도체 물질이고,
    상기 제1 물질은 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 질화 탄타륨(TaN), 질화 티타늄(TiN), 티타늄 카바이드(TiC), 텅스텐(W), 티타늄 알루미늄(TiAl), 루테늄(Ru), 알루미늄(Al), 란타늄(La), 코발트(Co), 플래티늄(Pt), 납(Pd), 몰리브덴(Mo) 또는 이들의 합금을 포함하는 금속인 집적 회로 장치
  4. 삭제
  5. 제 1항에 있어서,
    상기 핀에 채널 영역을 더 포함하고,
    상기 제1 게이트 구조체는 상기 채널 영역과 중첩되고,
    상기 내부 영역의 최하면은 상기 채널 영역의 최상면보다 높은 집적 회로 장치.
  6. 제 1항에 있어서,
    상기 내부 영역의 하부 영역은 상기 소오스/드레인 영역으로 돌출되어, 상기 내부 영역의 최하면은 상기 핀의 최상면보다 낮은 집적 회로 장치.
  7. 제 1항에 있어서,
    상기 제1 및 제2 게이트 구조체는 제1 방향을 따르는 선 형태를 가지고,
    상기 내부 영역은 상기 제1 및 제2 게이트 구조체 사이에 배치되고, 상기 제1 방향을 따라 서로 이격된 복수 개의 내부 영역을 포함하고,
    상기 외부 영역은 상기 복수 개의 내부 영역 중 서로 인접한 내부 영역의 측벽 사이에 배치된 집적 회로 장치.
  8. 제 7항에 있어서,
    상기 외부 영역은 제1 방향을 따라 연장하여, 상기 제1 게이트 구조체의 측벽과 마주보는, 상기 복수 개의 내부 영역 중 적어도 두개의 측벽을 덮는 집적 회로 장치.
  9. 기판 상의 핀;
    상기 기판 상에, 리세스를 정의하는 측벽들을 포함하는 제1 및 제2 게이트 구조체;
    상기 제1 및 제2 게이트 구조체 사이의 핀에 배치된 소오스/드레인 영역;
    제1 물질을 포함하는 내부 영역과 상기 제1 물질과 다른 제2 물질을 포함하는 외부 영역을 포함하고, 상기 리세스에 상기 소오스/드레인 영역 상에 배치된 컨택 플러그; 및
    상기 외부 영역과 상기 내부 영역 사이에 배치된 절연 패턴을 포함하되,
    상기 제1 물질 및 제2 물질 중 어느 하나는 반도체 물질이고, 상기 제1 물질 및 상기 제2 물질 중 다른 하나는 금속이고,
    상기 외부 영역은 상기 내부 영역의 측벽을 적어도 부분적으로 덮고,
    상기 외부 영역의 일부는 상기 제1 게이트 구조체의 측벽과 상기 내부 영역의 측벽 사이에 배치된 집적 회로 장치.
  10. 기판 상의 핀;
    상기 기판 상에, 리세스를 정의하는 측벽들을 포함하는 제1 및 제2 게이트 구조체;
    상기 제1 및 제2 게이트 구조체 사이의 핀에 배치된 소오스/드레인 영역; 및
    내부 영역 및 외부 영역을 포함하고, 상기 리세스에 상기 소오스/드레인 영역 상에 배치된 컨택 플러그를 포함하되,
    상기 외부 영역은 상기 소오스/드레인 영역과 동일한 물질을 포함하고,
    상기 내부 영역은 금속을 포함하고,
    상기 외부 영역은 상기 내부 영역의 측벽을 적어도 부분적으로 덮고,
    상기 외부 영역의 일부는 상기 제1 게이트 구조체의 측벽과 상기 내부 영역의 측벽 사이에 배치된 집적 회로 장치.
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