KR20170135248A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20170135248A
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Abstract

저항 패턴을 포함하는 반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치는 절연층, 상기 절연층 상에 배치된 금속 저항 패턴, 상기 금속 저항 패턴의 측벽 상에 배치된 스페이서 및 상기 스페이서와 이격되어, 상기 절연층 내에 배치된 게이트 컨택을 포함하고, 상기 절연층은 상기 게이트 컨택과 접촉하는 돌출부를 포함한다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 금속 저항 패턴을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치에 사용되는 금속 저항 패턴으로 불순물이 도핑된 폴리실리콘이 주로 사용되어 왔다. 하지만, 고성능의 반도체 장치를 위하여 메탈 게이트가 사용되면서, 금속을 사용하여 금속 저항 패턴을 형성하는 공정이 개발되고 있다. 이에 따라, 우수한 특성을 가지는 금속 저항 패턴을 포함하는 반도체 장치를 형성하는 방법이 요구되고 있다.
본 발명이 해결하고자 하는 과제는, 금속을 포함하는 저항 패턴을 가지는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 금속을 포함하는 저항 패턴을 가지는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상되 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 절연층; 상기 절연층 상에 배치된 금속 저항 패턴; 상기 금속 저항 패턴의 측벽 상에 배치된 스페이서; 및 상기 스페이서와 이격되어, 상기 절연층 내에 배치된 게이트 컨택을 포함하고, 상기 절연층은 상기 게이트 컨택과 접촉하는 돌출부를 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 돌출부는 상기 게이트 컨택의 적어도 일부를 감쌀 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서는 I자형 또는 L자형일 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서는 복수층을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서는 상기 금속 저항 패턴의 측벽을 완전히 덮을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 절연층은 상기 스페이서의 프로파일을 따라 연장되는 측벽을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 금속 저항 패턴과 접촉하는 저항 패턴 컨택을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 저항 패턴 컨택은 상기 금속 저항 패턴을 관통하여 상기 절연층과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 저항 패턴 컨택은 동일 평면 상에 미배치되는 제1 하면과 제2 하면을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 하면은 상기 스페이서 내로 연장되어 상기 스페이서와 접촉하고, 상기 제2 하면은 상기 금속 저항 패턴과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 하면은 상기 스페이서를 관통하여 상기 절연층과 접촉하고, 상기 제2 하면은 상기 금속 저항 패턴을 관통하여, 상기 절연층과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 하면은 상기 제2 하면보다 상기 절연층과 인접하게 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 절연층의 하부에 배치된 소오스 및 드레인 영역을 더 포함하고, 상기 게이트 컨택은 상기 절연층을 관통하여 상기 소오스 및 드레인 영역과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 소오소, 및 드레인 영역과 인접하게 배치되고, 상기 금속 저항 패턴과 동일 평면 상에 미배치되는 게이트 구조물을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 게이트 구조물 하부에 배치되는 핀(fiin)형 액티브 패턴을 더 포함할 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역과 제2 영역을 포함하는 기판; 상기 제1 영역에 배치된 게이트 구조물; 상기 게이트 구조물과 인접하게 배치된 소오스 및 드레인 영역; 상기 소오스 및 드레인 영역과 접촉하는 게이트 컨택; 상기 제2 영역에 배치된 금속 저항 패턴; 및 상기 저항 패턴의 측벽 상에 배치된 스페이서를 포함하고, 상기 게이트 구조물과 상기 금속 저항 패턴은 상기 기판으로부터 서로 다른 높이를 가지는 영역 상에 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서는 I자형 또는 L자형일 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서는 복수층을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서는 상기 금속 저항 패턴의 측벽을 완전히 덮을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 절연층은 상기 스페이서의 프로파일을 따라 연장되는 측벽을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 금속 저항 패턴과 접촉하는 저항 패턴 컨택을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 저항 패턴 컨택은 상기 금속 저항 패턴을 관통하여 상기 절연층과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 저항 패턴 컨택은 동일 평면 상에 미배치되는 제1 하면과 제2 하면을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 하면은 상기 스페이서 내로 연장되어 상기 스페이서와 접촉하고, 상기 제2 하면은 상기 금속 저항 패턴과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 하면은 상기 스페이서를 관통하여 상기 절연층과 접촉하고, 상기 제2 하면은 상기 금속 저항 패턴을 관통하여, 상기 절연층과 접촉할 수 있다. 상기 제1 하면은 상기 제2 하면보다 상기 절연층과 인접하게 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 게이트 구조물 하부에 배치되는 핀(fin)형 액티브 패턴을 더 포함할 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 절연층; 상기 절연층 상에 배치된 금속 저항 패턴; 상기 금속 저항 패턴의 측벽 상에 배치된 스페이서; 및 상기 금속 저항 패턴과 접촉하는 저항 패턴 컨택을 포함하고, 상기 저항 패턴 컨택은 동일 평면 상에 미배치되는 제1 하면과 제2 하면을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 하면은 상기 스페이서 내로 연장되어 상기 스페이서와 접촉하고, 상기 제2 하면은 상기 금속 저항 패턴과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 하면은 상기 스페이서를 관통하여 상기 절연층과 접촉하고, 상기 제2 하면은 상기 금속 저항 패턴을 관통하여, 상기 절연층과 접촉할 수 있다. 상기 제1 하면은 상기 제2 하면보다 상기 절연층과 인접하게 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서는 I자형 또는 L자형일 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서는 복수층을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서는 상기 금속 저항 패턴의 측벽을 완전히 덮을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 절연층은 상기 스페이서의 프로파일을 따라 연장되는 측벽을 포함할 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 절연층 상에 금속 저항층을 형성하고, 상기 금속 저항층을 패터닝하여, 상기 절연층 상에 금속 저항 패턴 및 금속 잔류물을 형성하고, 상기 금속 저항 패턴과 상기 금속 잔류물을 덮는 스페이서층을 형성하고, 상기 스페이서층을 식각하여, 상기 금속 저항 패턴의 측벽을 덮는 스페이서와 상기 금속 잔류물 하면과 접촉하는 돌출부를 상기 절연층 상에 형성하고, 상기 금속 잔류물을 제거하고, 상기 절연층 내에 배치되는 게이트 컨택을 형성하는 것을 포함하고, 상기 게이트 컨택은 상기 돌출부와 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 게이트 컨택을 형성하는 것은, 상기 돌출부가 상기 게이트 컨택의 적어도 일부를 감싸도록 형성되는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 금속 잔류물을 제거하는 것은, 상기 금속 저항 패턴과 상기 금속 잔류물에 대해 상기 스페이서층과 비교하여 식각 선택비가 높은 식각 용액을 사용하는 잔류뮬 제거 공정을 수행하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서를 형성하는 것은, 상기 스페이서가 상기 금속 저항 패턴의 측벽을 완전히 덮도록 형성되는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서를 형성하는 것은, 상기 절연층이 상기 스페이서의 프로파일을 따라 연장되는 측벽을 포함하도록 상기 스페이서를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 금속 저항 패턴과 접촉하는 저항 패턴 컨택을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 저항 패턴 컨택을 형성하는 것은, 상기 저항 패턴 컨택이 상기 금속 저항 패턴을 관통하여 상기 절연층과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 저항 패턴 컨택을 형성하는 것은, 상기 저항 패턴 컨택이 동일 평면 상에 미배치되는 제1 하면과 제2 하면을 포함하도록 상기 저항 패턴 컨택을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 하면은 상기 스페이서 내로 연장되어 상기 스페이서와 접촉하고, 상기 제2 하면은 상기 금속 저항 패턴과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 하면은 상기 스페이서를 관통하여 상기 절연층과 접촉하고, 상기 제2 하면은 상기 금속 저항 패턴을 관통하여, 상기 절연층과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 하면은 상기 제2 하면보다 상기 절연층과 인접하게 배치될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법 및 반도체 장치를 설명하기 위한 단면도들이다.
도 8 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법 및 반도체 장치를 설명하기 위한 단면도들이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 21는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 23는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 26은 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 27는 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예에 따른 반도체 장치는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)임을 가정하여 설명하지만, 이에 제한되는 것은 아니다. 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
이어서, 도 1 내지 도 7을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법과 이를 통해 제조된 반도체 장치를 설명한다.
도 1 내지 도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 절연층(100) 상에 금속 저항층(110a) 및 마스크 패턴(120)이 배치된다.
절연층(100)은 식각 정지막일 수 있으며, 예를 들면 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
절연층(100) 상에 금속 저항층(110a)이 배치될 수 있다. 절연층(100)은 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 및 탄탈륨 같은 금속 중의 어느 하나, 및/또는 금속 질화물 같은 금속 화합물을 포함할 수 있다.
절연층(100)과 금속 저항층(110a) 사이에 배리어층이 더 배치될 수 있고, 상기 배리어층은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN) 및 티타늄 텅스텐(TiW)을 포함하는 배리어 금속의 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
마스크 패턴(120)은 마스크층을 패터닝하여 형성될 수 있다. 구체적으로, 금속 저항층(110a) 상에 화학 기상 증착(CVD) 공정 등을 통해 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 증착하여 하드 마스크층을 형성한다. 상기 하드 마스크층 상에 포토 레지스트 패턴을 형성한 후, 식각 공정을 수행하여 마스크 패턴(120)을 형성될 수 있다. 이에 따라, 마스크 패턴(120)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
마스크 패턴(120)의 크기 및 형태는 후속 공정에서 형성하고자 하는 금속 저항 패턴의 사이즈를 고려하여 결정될 수 있으며, 도 1에 도시된 것으로 제한되는 것은 아니다.
도 2를 참조하면, 마스크 패턴(120)을 이용하여, 금속 저항층(110a)패터닝한다. 금속 저항층(110a)를 패터닝하여, 금속 저항 패턴(110)을 형성할 수 있다. 금속 저항 패턴(110)은 마스크 패턴(120)을 이용한 식각 공정을 통해, 상부에 마스크 패턴(120)이 형성되지 않은 금속 저항층(110a)의 일부를 제거하여 형성될 수 있다.
도시된 바와 같이, 금속 저항 패턴(110)의 형성 시에, 절연층(100)의 상부 일부가 제거될 수 있으나, 이에 제한되는 것은 아니다.
금속 저항 패턴(110)의 형성 시에, 금속 잔류물(P)가 절연층(100)의 상부에 잔류할 수 있다. 금속 잔류물(P)은 금속 저항 패턴(110)과 동일한 물질을 포함할 수 있다. 본 실시예에서, 금속 잔류물(P)의 형상을 원형으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 금속 잔류물(P)은 금속 저항 패턴(110)의 형성 시에 수행하는 공정의 종류 및 금속 저항층(110a)이 포함하는 금속 물질의 종류에 따라 다양한 형상을 가질 수 있다. 따라서, 본 실시예에서 금속 잔류물(P)의 형상을 원형으로 도시한 것은 본 발명의 기술적 사상을 설명하기 위한 예시적인 것으므로, 금속 잔류물(P)의 형상 및 크기 등은 도시된 것으로 제한되지 않는다.
또한, 본 실시예에서, 하나의 금속 잔류물(P)이 절연층(100) 상에 형성되어 있는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 금속 잔류물(P)의 개수는 복수 개일 수 있다.
이어서, 도 3을 참조하면, 절연층(100), 금속 저항 패턴(110), 마스크 패턴(120) 및 금속 잔류물(P)을 덮는 스페이서층(130)을 형성한다.
스페이서층(130)을 형성하는 것은 절연층(100), 금속 저항 패턴(110), 마스크 패턴(120) 및 금속 잔류물(P)의 표면 상에 증착 공정을 수행하여 컨포멀하게 스페이서층(130)을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 스페이서층(130)이 금속 잔류물(P)의 높이보다 큰 두께를 가지고, 금속 잔류물(P)를 덮는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 스페이서층(130)의 두께는 금속 잔류물(P)의 크기와 상관없이 결정될 수 있다.
스페이서층(130)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
스페이서층(130)이 단일막인 것으로 도시되었지만, 설명의 편의성을 위한일 뿐, 이에 제한되는 것은 아니다. 스페이서층(130)이 복수의 막일 경우, 스페이서층(130)에 포함된 막 중 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다.
이어서, 도 4를 참조하면, 금속 저항 패턴(110) 및 마스크 패턴(120)의 측벽 상에 스페이서(131)을 형성한다.
스페이서(131)는 예를 들어, 스페이서층(130)를 에치백(etch back) 공정을 통해 식각하여 형성될 수 있다. 또한, 스페이서(131)가 복수의 막일 경우, 스페이서(131)에 포함된 막 중 적어도 하나의 막은 L자 모양 또는 I자 모양의 형상을 가질 수 있다. 따라서, 비록 스페이서(131)의 상부가 라운드(rounded)된 것으로 도시되었지만, 이에 제한되는 것은 아니다.
본 실시예에 있어서, 스페이서(131)가 마스크 패턴(120)의 측벽을 완전히 덮고 있는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 따라서, 스페이서(131)는 도시된 바와 달리, 마스크 패턴(120)의 일부를 덮을 수도 있고, 마스크 패턴(120)을 덮지 않을 수도 있다. 다만, 스페이서(131)는 금속 저항 패턴(110)의 측벽을 완전히 덮을 수 있다.
이어서, 도 5를 참조하면, 금속 잔류물(P)을 절연층(100) 상에서 제거하는 잔류물 제거 공정(O)을 수행한다.
잔류물 제거 공정(O)은 금속에 대하여 식각 선택비가 높은 식각 용액을 사용하여 수행될 수 있다. 이에 따라, 절연층(100) 상에 배치된 금속 잔류물(P)은 제거되지만, 금속 저항 패턴(110)은 손상되지 않을 수 있다.
금속 저항 패턴(110)이 손상되는 경우, 반도체 장치의 전기적 신뢰성이 감소될 수 있다. 그러나, 본 발명에서는 금속 저항 패턴(110)이 금속 저항 패턴(110)의 상면 상에 배치된 마스크 패턴(120)과 금속 저항 패턴(110)의 측벽 상에 배치된 스페이서(131)를 통해 외부와의 접촉이 차단될 수 있다. 따라서, 금속 저항 패턴(110)은 금속 잔류물(P) 제거를 위한 잔류물 제거 공정(O) 중에서 손상되지 않을 수 있다.
그러므로, 본 발명에 따른 반도체 장치는 측벽 상에 스페이서(131)가 배치된 금속 저항 패턴(110)을 포함하므로, 반도체 장치의 전기적 신뢰성을 향상시킬 수 있다.
이어서, 도 6을 참조하면, 절연층(100), 절연층(100) 및 스페이서(131)를 덮는 층간 절연막(150)을 형성한다.
층간 절연막(150)은 층간 절연막(150)의 하부에 있는 반도체 소자들과 층간 절연막(150)의 상부에 있는 반도체 소자의 전기적 절연을 담당할 수 있다. 층간 절연막(150)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
층간 절연막(150)을 형성하고, 게이트 컨택 트랜치(Ta), 제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2)를 형성한다. 구체적으로, 게이트 컨택 트랜치(Ta)는 스페이서(131)와 이격된 영역 상에 형성될 수 있다. 본 실시예에서, 게이트 컨택 트랜치(Ta)가 절연층(100) 내에 형성되는 것으로 도시되었지만 이에 제한되는 것은 아니다.
즉, 게이트 컨택 트랜치(Ta)는 절연층(100)을 관통할 수 있다. 본 실시예에 있어서, 게이트 컨택 트랜치(Ta)가 절연층(100) 내에 형성되는 것은 본 발명의 기술적 사상을 설명하기 위한 예시적인 것으로 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 후속 공정에서, 게이트 컨택 트랜치(Ta) 내에 배치되는 게이트 컨택의 연장 길이에 따라 게이트 컨택 트랜치(Ta)의 깊이가 결정될 수 있다.
또한, 게이트 컨택 트랜치(Ta)를 통해 노출되는 영역은 절연층(100) 영역이 아니라, 트랜지스터의 소오스 또는 드레인 영역일 수 있다. 따라서, 게이트 컨택 트랜치(Ta)이 절연층(100)을 관통하는 경우에는, 절연층(100)의 하부에 트랜지스터의 소오스 또는 드레인 영역이 배치되어 있을 수 있으며, 게이트 컨택 트랜치(Ta)이 절연층(100)을 노출 시키는 경우에, 노출되는 영역은 절연층 영역 내에 배치된 트랜지스터의 소오스 또는 드레인 영역일 수 있다.
게이트 컨택 트랜치(Ta)는 테이퍼진(tapered) 형상으로 형성될 수 있다. 즉, 게이트 컨택 트랜치(Ta)는 사다리꼴 또는 역 사다리꼴 형상으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 게이트 컨택 트랜치(Ta)는 직사각형 형상으로 형성될 수 있다
또한, 제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2)가 형성되어, 금속 저항 패턴(110)을 노출시킬 수 있다. 본 실시예에 있어서, 제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2) 각각이 금속 저항 패턴(110) 내에 배치된 것으로 도시되었지만 이에 제한되는 것은 아니다.
즉, 본 실시예에 있어서, 제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2)가 금속 저항 패턴(110) 내에 형성되는 것은 발명의 기술적 사상을 설명하기 위한 예시적인 것으로 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 후속 공정에서, 제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2) 각각에 배치되는 제1 및 제2 저항 패턴 컨택의 연장 길이에 따라 게이트 컨택 트랜치(Ta)의 깊이가 결정될 수 있다.
또한, 제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2) 각각은 서로 다른 깊이를 가질 수 있다. 또한, 본 실시예에 있어서, 금속 저항 패턴(110)을 노출하는 트랜치가 두 개인 것으로 도시되었지만, 이에 제한되는 것은 아니며, 발명의 필요 및 목적에 따라 금속 저항 패턴(110)을 노출하는 트랜치의 개수는 자유롭게 결정될 수 있다.
제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2) 각각은 테이퍼진(tapered) 형상으로 형성될 수 있다. 즉, 제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2) 각각은 사다리꼴 또는 역 사다리꼴 형상으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2) 각각은 직사각형 형상으로 형성될 수 있다.
이어서, 도 7을 참조하면, 게이트 컨택(141) 및 제1 및 제2 저항 패턴 컨택(142, 143)이 형성된다.
게이트 컨택(141)은 베리어 메탈(251a), 도전층(141a)을 포함할 수 있다. 제1 저항 패턴 컨택(142)은 제1 베리어 메탈(142b), 제1 도전층(142a)을 포함할 수 있다. 제2 저항 패턴 컨택(143)은 제2 베리어 메탈(143b), 제2 도전층(143a)을 포함할 수 있다.
제1 베리어 메탈(142b)과 제2 베리어 메탈(143b)은 베리어 메탈(251a)과 실질적으로 동일하게 형성될 수 있다. 또한, 제1 도전층(142a)과 제2 도전층(143a)은 도전층(141a)과 실질적으로 동일하게 형성될 수 있다
구체적으로, 게이트 컨택(141)은 게이트 컨택 트랜치(Ta) 내면에 컨포멀하게 형성될 수 있다. 즉, 베리어 메탈(251a)은 게이트 컨택 트랜치(Ta)의 양 측면 및 하면에 일정 두께로 형성될 수 있다. 또는, 베리어 메탈(251a)은 게이트 컨택 트랜치(Ta)의 하면 만에 일정 두께로 형성될 수 있다. 베리어 메탈(251a)은 티타늄(Ti), 티타늄나이트라이드(TiN), 또는 텅스텐나이드라이드(WN)를 포함할 수 있다. 베리어 메탈(251a)은 PVD, CVD 또는 ILD 방식을 이용하여 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도전층(141a)은 상기 베리어 메탈(251a) 상에 형성될 수 있다. 제 도전층(141a)은 게이트 컨택 트랜치(Ta)의 내부를 완전히 매립하도록 형성될 수 있다. 도전층(141a)의 상면은 베리어 메탈(251a)의 상면과 동일 평면상에 배치될 수 있다. 한편, 도전층(141a)은 트랜지스터의 소오스 또는 드레인과 전기적으로 연결될 수 있다. 도전층(141a)은 텅스텐(W)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
또한, 제1 저항 패턴 컨택(142)과 제2 저항 패턴 컨택(143) 각각은 제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2) 내면에 컨포멀하게 형성될 수 있다. 즉, 제1 베리어 메탈(142b)과 제2 베리어 메탈(143b) 각각은 제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2)의 양 측면 및 하면에 일정 두께로 형성될 수 있다. 또는, 제1 베리어 메탈(142b)과 제2 베리어 메탈(143b) 각각은 제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2)의 하면 만에 일정 두께로 형성될 수 있다. 제1 베리어 메탈(142b)과 제2 베리어 메탈(143b) 각각은 티타늄(Ti), 티타늄나이트라이드(TiN), 또는 텅스텐나이드라이드(WN)를 포함할 수 있다. 베리어 메탈(251a)은 PVD, CVD 또는 ILD 방식을 이용하여 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 도전층(142a)과 제2 도전층(143a) 각각은 제1 베리어 메탈(142b)과 제2 베리어 메탈(143b) 상에 형성될 수 있다. 제1 도전층(142a)과 제2 도전층(143a) 각각은 제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2)의 내부를 완전히 매립하도록 형성될 수 있다. 제1 도전층(142a)과 제2 도전층(143a) 각각의 상면은 제1 베리어 메탈(142b)과 제2 베리어 메탈(143b) 각각의 상면과 동일 평면상에 배치될 수 있다. 제1 도전층(142a)과 제2 도전층(143a)은 텅스텐(W)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
상술한 공정을 통하여, 도 7의 반도체 장치를 제조할 수 있다. 본 실시예에 따른 반도체 장치는 금속 저항 패턴(110)의 측벽을 덮는 스페이서(131)를 포함한다. 따라서, 상술한 바와 같이, 금속 잔류물(P)을 절연층(100) 상에서 제거하는 잔류물 제거 공정(O)을 수행하는 경우, 금속 저항 패턴(110)의 손상을 방지할 수 있다. 이에 따라, 본 실시에에 따른 반도체 장치의 신뢰성을 향상시킬 수 있다.
이어서, 도 8 내지 도 도 13을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법 및 이를 통해 제조된 반도체 장치를 설명한다.
도 8 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법 및 반도체 장치를 설명하기 위한 단면도들이다.
본 실시에에 따른 반도체 장치는 도 1 내지 도 7을 통해 설명한 반도체 장치 제조 방법 및 반도체 장치와 비교하여, 절연층 상에 돌출부가 형성되는 것을 제외하고 실질적으로 동일하다.
따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 동일한 구성 요소에 대한 반복되는 설명은 생략하고 차이점을 위주로 설명하기로 한다.
도 8을 참조하면, 금속 저항 패턴(110)의 형성 시에, 절연층(100) 상에 돌출부(100a)가 형성된다.
본 실시예에 있어서, 돌출부(100a)는 도 8을 통해 설명하는 중간단계에서 형성되거나, 도 10을 통해 설명하는 중간단계에서 형성될 수 있다. 또는, 돌출부(100a)가 도 8을 통해 설명하는 중간단계에서 형성되는 경우, 도 10을 통해 설명하는 중간단계에서 그 크기가 커질 수 있다. 본 실시예에서는, 돌출부(100a)가 도 8을 통해 설명하는 중간단계에서 형성되고, 도 10을 통해 설명하는 중간단계에서 그 크기가 커지는 경우로 가정하여 설명하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
금속 저항 패턴(110)의 형성 시에, 상부에 마스크 패턴(120)이 형성되지 않은 절연층(100)의 경우, 절연층(100)의 상면 일부가 도시된 바와 같이 제거될 수 있다. 그러나, 절연층(100) 상에 금속 잔류물(P)이 배치되어 있는 경우, 금속 잔류물(P) 하부의 절연층(100)은 제거되지 않으며, 이에 따라 도시된 바와 같이 돌출부(100a)가 형성될 수 있다. 즉, 돌출부(100a) 상면의 면적은 돌출부(100a) 상면 상에 배치되는 금속 잔류물(P)의 크기로 결정된다.
한편, 돌출부(100a)의 개수 역시 금속 잔류물(P)의 개수에 의존하며, 도시된 것처럼 돌출부(100a)의 개수가 하나로 제한되는 것은 아니다.
또한, 금속 저항 패턴(110)의 형성 시에 금속 저항 패턴(110)의 측벽은 도시된 바와 같이 굴곡진 형태를 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
도 9을 참조하면, 절연층(100), 금속 저항 패턴(110), 마스크 패턴(120) 및 금속 잔류물(P)을 덮는 스페이서층(130)을 형성한다.
스페이서층(130)을 형성하는 것은 절연층(100), 금속 저항 패턴(110), 마스크 패턴(120) 및 금속 잔류물(P)의 표면 상에 증착 공정을 수행하여 컨포멀하게 스페이서층(130)을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 스페이서층(130)은 골곡진 측벽을 가지는 금속 저항 패턴(110)을 따라 형성되므로, 금속 저항 패턴(110)의 측벽 상에 형성된 스페이서층(130) 역시 도시된 바와 같이 굴곡진 형태를 가질 수 있다.
이어서, 도 10를 참조하면, 금속 저항 패턴(110) 및 마스크 패턴(120)의 측벽 상에 스페이서(131)을 형성한다.
스페이서(131) 형성 시에, 돌출부(100a)의 높이가 높아질 수 있다. 즉, 앞선 도 9의 중간 단계의 돌출부(100a)의 높이와 비교하여, 도 10의 중간 단계의 돌출부(100a)의 높이는 높을 수 있다.
이어서, 도 11를 참조하면, 금속 잔류물(P)을 절연층(100) 상에서 제거하는 잔류물 제거 공정(O)을 수행한다.
잔류물 제거 공정(O)을 통해, 돌출부(100a)의 상면이 노출될 수 있다.
잔류물 제거 공정(O)은 금속에 대하여 식각 선택비가 높은 식각 용액을 사용하여 수행될 수 있다. 이에 따라, 절연층(100) 상에 배치된 금속 잔류물(P)은 제거되지만, 금속 저항 패턴(110)은 손상되지 않을 수 있다.
금속 저항 패턴(110)이 손상되는 경우, 반도체 장치의 전기적 신뢰성이 감소될 수 있다. 그러나, 본 발명에서는 금속 저항 패턴(110)이 금속 저항 패턴(110)의 상면 상에 배치된 마스크 패턴(120)과 금속 저항 패턴(110)의 측벽 상에 배치된 스페이서(131)를 통해 외부와의 접촉이 차단될 수 있다. 따라서, 금속 저항 패턴(110)은 금속 잔류물(P) 제거를 위한 잔류물 제거 공정(O) 중에서 손상되지 않을 수 있다.
그러므로, 본 발명에 따른 반도체 장치는 측벽 상에 스페이서(131)가 배치된 금속 저항 패턴(110)을 포함하므로, 반도체 장치의 전기적 신뢰성을 향상시킬 수 있다.
이어서, 도 12a을 참조하면, 절연층(100), 절연층(100) 및 스페이서(131)를 덮는 층간 절연막(150)을 형성한다. 이어서, 층간 절연막(150)을 형성하고, 게이트 컨택 트랜치(Ta), 제1 저항 패턴 컨택 트랜치(Tb1) 및 제2 저항 패턴 컨택 트랜치(Tb2)를 형성한다.
게이트 컨택 트랜치(Ta)는 돌출부(100a)의 일부를 제거하여 형성될 수 있다. 이 경우, 돌출부(100a)의 측벽이 게이트 컨택 트랜치(Ta)의 내측벽을 통해 노출될 수 있다. 돌출부(100a)는 게이트 컨택 트랜치(Ta)의 일부를 감쌀 수 있다.
한편, 도 12b를 참조하면, 돌출부(100a)는 게이트 컨택 트랜치(Ta)의 전부를 감쌀 수 있다. 즉, 돌출부(100a)의 상면의 크기가 충분히 큰 경우, 돌출부(100a)는 게이트 컨택 트랜치(Ta)의 전부를 감쌀 수 있다.
이어서, 도 13을 참조하면, 게이트 컨택(141) 및 제1 및 제2 저항 패턴 컨택(142, 143)이 형성된다.
게이트 컨택(141)은 베리어 메탈(251a), 도전층(141a)을 포함할 수 있다. 제1 저항 패턴 컨택(142)은 제1 베리어 메탈(142b), 제1 도전층(142a)을 포함할 수 있다. 제2 저항 패턴 컨택(143)은 제2 베리어 메탈(143b), 제2 도전층(143a)을 포함할 수 있다.
상술한 공정을 통하여, 도137의 반도체 장치를 제조할 수 있다. 본 실시예에 따른 반도체 장치는 금속 저항 패턴(110)의 측벽을 덮는 스페이서(131)를 포함한다. 따라서, 상술한 바와 같이, 금속 잔류물(P)을 절연층(100) 상에서 제거하는 잔류물 제거 공정(O)을 수행하는 경우, 금속 저항 패턴(110)의 손상을 방지할 수 있다. 이에 따라, 본 실시에에 따른 반도체 장치의 신뢰성을 향상시킬 수 있다.
이어서, 도 14를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 장치는 도 7을 통해 설명한 반도체 장치와 비교하여 스페이서의 형태를 제외하고 실질적으로 동일한다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 동일한 구성 요소에 대한 반복되는 설명은 생략하고 차이점을 위주로 설명하기로 한다.
도 14를 참조하면, 본 실시예에 따른 반도체 장치가 포함하는 스페이서(131)은 내측 스페이서(131a) 및 외측 스페이서(131b)를 포함할 수 있다. 내측 스페이서(131a)는 L자 형태로 형성될 수 있다. 내측 스페이서(131a)와 외측 스페이서(131b)는 서로 다른 물질을 포함할 수 있다. 또한, 외측 스페이서(131b)는 층간 절연막(150)과 동일한 물질로 형성될 수 있다.
본 실시예에 있어서, 스페이서(131)는 절연층(100)과 금속 저항 패턴(110)을 컨포말하게 덮는 내측 스페이서(131a)를 먼저 형성한 후에, 내측 스페이서(131a) 상에 외측 스페이서(131b)를 형성함으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 15를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 장치는 도 14을 통해 설명한 반도체 장치와 비교하여 스페이서의 형태를 제외하고 실질적으로 동일한다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 동일한 구성 요소에 대한 반복되는 설명은 생략하고 차이점을 위주로 설명하기로 한다.
도 15를 참조하면, 본 실시예에 따른 반도체 장치가 포함하는 스페이서(131)은 제1 내측 스페이서(131a), 제2 내측 스페이서(131b) 및 외측 스페이서(131b)를 포함할 수 있다. 제1 내측 스페이서(131a)과 제2 내측 스페이서(131b) 각각은 L자 형태로 형성될 수 있다. 제1 내측 스페이서(131a), 제2 내측 스페이서(131b) 및 외측 스페이서(131b) 각각은 서로 다른 물질을 포함할 수 있다. 한편, 외측 스페이서(131b)는 층간 절연막(150)과 동일한 물질로 형성될 수 있다.
이어서, 도 16을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 장치는 도 7을 통해 설명한 반도체 장치와 비교하여 스페이서의 형태를 제외하고 실질적으로 동일한다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 동일한 구성 요소에 대한 반복되는 설명은 생략하고 차이점을 위주로 설명하기로 한다.
도 16을 참조하면, 본 실시예에 따른 반도체 장치가 포함하는 스페이서(131)은 I자형 스페이서일 수 있다. 한편, 본 실시예에 있어서, 스페이서(131)가 단일층으로 형성된 것으로 도시되었지만, 이와 달리 도 15의 실시예와 같이 다층 구조로 형성될 수 있다.
이어서, 도 17을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 17는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 장치는 도 7을 통해 설명한 반도체 장치와 비교하여 저항 패턴 컨택의 연장 깊이를 제외하고 실질적으로 동일한다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 동일한 구성 요소에 대한 반복되는 설명은 생략하고 차이점을 위주로 설명하기로 한다.
도 17을 참조하면, 제1 저항 패턴 컨택(142) 및 제2 저항 패턴 컨택(143)은 금속 저항 패턴(110)을 관통할 수 있다.
한편 본 실시예에서, 제1 저항 패턴 컨택(142) 및 제2 저항 패턴 컨택(143) 모두가 금속 저항 패턴(110)을 관통하는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 제1 저항 패턴 컨택(142) 및 제2 저항 패턴 컨택(143) 중 하나만이 금속 저항 패턴(110)을 관통할 수도 있다.
본 실시예에 있어서, 제1 저항 패턴 컨택(142) 및 제2 저항 패턴 컨택(143) 중 적어도 하나의 저항 패턴 컨택이 금속 저항 패턴(110)을 관통하게 형성하므로, 제1 저항 패턴 컨택(142) 및 제2 저항 패턴 컨택(143) 중 적어도 하나의 저항 패턴 컨택은 측벽으로만 금속 저항 패턴(110)과 접촉할 수 있다.
이어서, 도 18를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 18는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 장치는 도 7을 통해 설명한 반도체 장치와 비교하여 저항 패턴 컨택의 연장 깊이를 제외하고 실질적으로 동일한다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 동일한 구성 요소에 대한 반복되는 설명은 생략하고 차이점을 위주로 설명하기로 한다.
도 18을 참조하면, 제1 저항 패턴 컨택(142)은 제1 하면(DC1)과 제2 하면(SC1)을 가질 수 있다.
제1 하면(DC1)과 제2 하면(SC1)은 도시된 바와 같이 다단 구조로 형성되어, 동일 평면 상에 미배치될 수 있다.
본 실시예에 있어서, 제1 저항 패턴 컨택(142)은 도 7을 통해 설명한 반도체 장치의 제1 저항 패턴 컨택(142)와 달리, 스페이서(131)과 마스크 패턴(120)에 걸쳐 형성될 수 있다.
제1 저항 패턴 컨택(142)을 형성하기 위한, 제1 저항 패턴 컨택 트랜치(Tb1)의 형성 시에, 스페이서(131)와 금속 저항 패턴(110)이 리세스되는 정도는 서로 다를 수 있다. 이에 따라, 제1 저항 패턴 컨택(142)은 서로 다른 깊이를 가지고 삽입되는 제1 하면(DC1)과 제2 하면(SC1)을 가질 수 있다.
제1 하면(DC1)은 스페이서(131) 내에 배치되어 스페이서(131)와 접촉할 수 있으며, 제2 하면(SC1)은 금속 저항 패턴(110)과 접촉할 수 있다. 따라서, 제1 하면(DC1)이 제2 하면(SC1)과 비교하여, 보다 절연층(100)에 가깝게 위치할 수 있다.
이어서, 도 19를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 장치는 도 18을 통해 설명한 반도체 장치와 비교하여 저항 패턴 컨택의 연장 깊이를 제외하고 실질적으로 동일한다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 동일한 구성 요소에 대한 반복되는 설명은 생략하고 차이점을 위주로 설명하기로 한다.
본 실시예에 있어서, 제1 저항 패턴 컨택(142)은 도 18을 통해 설명한 반도체 장치의 제1 저항 패턴 컨택(142)와 달리, 제1 저항 패턴 컨택(142)이 금속 저항 패턴(110)을 관통할 수 있다.
제1 저항 패턴 컨택(142)을 형성하기 위한, 제1 저항 패턴 컨택 트랜치(Tb1)의 형성 시에, 스페이서(131)와 금속 저항 패턴(110)이 리세스되는 정도는 서로 다를 수 있다. 이에 따라, 제1 저항 패턴 컨택(142)은 서로 다른 깊이를 가지고 삽입되는 제1 하면(DC1)과 제2 하면(SC1)을 가질 수 있다.
이어서, 도 20를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 20는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 장치는, 도 7을 통해 설명한 반도체 장치와 비교하여, 복수 개의 금속 저항 패턴을 포함하고, 제1 및 제2 저항 패턴 컨택이 서로 다른 금속 저항 패턴과 접촉하는 것을 제외하고 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 동일한 구성 요소에 대한 반복되는 설명은 생략하고 차이점을 위주로 설명하기로 한다.
도 20을 참조하면, 절연층(100) 상에, 제1 금속 저항 패턴(110), 제1 마스크 패턴(120), 제2 금속 저항 패턴(111) 및 제2 마스크 패턴(121)이 배치되고, 제1 금속 저항 패턴(110), 제1 마스크 패턴(120), 제2 금속 저항 패턴(111) 및 제2 마스크 패턴(121)의 측벽 상에는 스페이서(131)이 배치될 수 있다.
또한, 제1 저항 패턴 컨택(142)는 제2 금속 저항 패턴(111)과 접촉하고, 제2 저항 패턴 컨택(143)은 제1 금속 저항 패턴(110)과 접촉할 수 있다. 즉, 제1 저항 패턴 컨택(142)는 제2 마스크 패턴(121)을 관통하여, 제2 금속 저항 패턴(111)과 물리적으로 접촉하고, 제2 저항 패턴 컨택(143)은 제2 마스크 패턴(121), 제2 금속 저항 패턴(111), 제1 마스크 패턴(120)을 관통하여, 제1 금속 저항 패턴(110)과 접촉할 수 있다.
본 실시예에 있어서, 제2 저항 패턴 컨택(143)은 제2 베리어 메탈(143b) 상에 제2 컨택 절연층(143c)을 포함할 수 있다. 제2 컨택 절연층(143c)을 통해, 제2 저항 패턴 컨택(143)과 제2 금속 저항 패턴 간의 전기적 연결을 차단할 수 있다.
한편, 제2 컨택 절연층(143c)가 은 제2 베리어 메탈(143b)의 측벽을 전체적으로 덮는 것으로 도시되었지만, 이에 제한되는 것은 아니며, 제2 저항 패턴 컨택(143)과 제2 금속 저항 패턴 사이만 형성될 수도 있다.
제1 저항 패턴 컨택(142)과 제2 저항 패턴 컨택(143)은 동일한 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다. 따라서, 제1 저항 패턴 컨택(142)과 제2 저항 패턴 컨택(143)은 필요에 따라 서로 다른 물질로 형성될 수 있다. 제1 금속 저항 패턴(110)과 제2 금속 저항 패턴(111)은 동일한 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다. 따라서, 제1 금속 저항 패턴(110)과 제2 금속 저항 패턴(111)은 필요에 따라 서로 다른 물질로 형성될 수 있다.
이어서, 도 21을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 장치는, 도 20을 통해 설명한 반도체 장치와 비교하여, 복수 개의 제1 및 제2 저항 패턴 컨택을 포함하는 것을 제외하고 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 동일한 구성 요소에 대한 반복되는 설명은 생략하고 차이점을 위주로 설명하기로 한다.
도 21을 참조하면, 절연층(100) 상에, 제1 금속 저항 패턴(110), 제1 마스크 패턴(120), 제2 금속 저항 패턴(111) 및 제2 마스크 패턴(121)이 배치되고, 제1 금속 저항 패턴(110), 제1 마스크 패턴(120), 제2 금속 저항 패턴(111) 및 제2 마스크 패턴(121)의 측벽 상에는 스페이서(131)이 배치될 수 있다.
또한, 본 실시예에 있어서, 제2 금속 저항 패턴(111)과 접촉하는 제1 저항 패턴 컨택(142)와 제3 저항 패턴 컨택(144)를 포함할 수 있다. 또한, 제1 금속 저항 패턴(110)과 접촉하는 제2 저항 패턴 컨택(143)과 제4 저항 패턴 컨택(145)를 포함할 수 있다.
제3 저항 패턴 컨택(144)은 제1 저항 패턴 컨택(142)와 실질적으로 동일할 수 있으며, 제3 베리어 메탈(144b), 제3 도전층(144a)을 포함할 수 있다.
제4 저항 패턴 컨택(145)은 제2 저항 패턴 컨택(143)과 실질적으로 동일할 수 있으며, 제4 베리어 메탈(145b), 제4 도전층(145a) 및 제4 컨택 절연층(145c)을 포함할 수 있다.
본 실시예에 있어서, 제2 저항 패턴 컨택(143)과 제4 저항 패턴 컨택(145)이 상대적으로 내측에 배치되고, 제1 저항 패턴 컨택(142)과 제3 저항 패턴 컨택(144)이 상대적으로 외측에 배치된 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 제1 내지 제4 저항 패턴 컨택(142, 144, 143, 145)의 배치는 필요에 따라 다양하게 결정될 수 있다.
이어서, 도 22를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 장치는, 도 21을 통해 설명한 반도체 장치와 비교하여, 제2 마스크 패턴과 제2 금속 저항 패턴의 폭이, 제1 마스크 패턴과 제1 금속 저항 패턴의 폭과 다른 것을 제외하고 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 동일한 구성 요소에 대한 반복되는 설명은 생략하고 차이점을 위주로 설명하기로 한다.
도 20을 참조하면, 절연층(100) 상에, 제1 금속 저항 패턴(110), 제1 마스크 패턴(120), 제2 금속 저항 패턴(111) 및 제2 마스크 패턴(121)이 배치되고, 제1 금속 저항 패턴(110), 제1 마스크 패턴(120), 제2 금속 저항 패턴(111) 및 제2 마스크 패턴(121)의 측벽 상에는 스페이서(131)이 배치될 수 있다.
본 실시예에 있어서, 제1 금속 저항 패턴(110)의 폭(W2)는 제2 금속 저항 패턴(111)의 폭(W1)보다 클 수 있다. 제1 마스크 패턴(120)의 폭(W2)는 제2 마스크 패턴(121)의 폭(W2)보다 클 수 있다. 즉, 제2 금속 저항 패턴(111)과 제2 마스크 패턴(121)은, 제1 금속 저항 패턴(110)과 제1 마스크 패턴(120)의 내측 영역에 배치될 수 있다.
한편, 즉, 제2 금속 저항 패턴(111)과 제2 마스크 패턴(121)이 동일한 폭(W1)을 가지는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 제2 금속 저항 패턴(111)과 제2 마스크 패턴(121)은 서로 다른 폭을 가질 수 있다. 또한, 제1 금속 저항 패턴(110)이 제1 마스크 패턴(120)이 동일한 폭(W1)을 가지는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 제1 금속 저항 패턴(110)이 제1 마스크 패턴(120)은 서로 다른 폭을 가질 수 있다.
또한, 본 실시예에 있어서, 제2 저항 패턴 컨택(143)과 제4 저항 패턴 컨택(145)은 스페이서(131)와 제1 마스크 패턴(120)을 관통하여, 제1 금속 저항 패턴(110)과 접촉할 수 있다. 따라서, 제2 저항 패턴 컨택(143)과 제4 저항 패턴 컨택(145)은 제2 금속 저항 패턴(111)과의 전기적 연결을 방지하기 위한 컨택 절연층은 포함하지 않을 수 있다.
이어서, 도 23를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 23는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 장치는 제2 영역에는 상술한 실시예들을 통해 설명한 반도체 장치가 배치되고, 제1 영역에는 게이트 구조물을 포함하는 반도체 장치가 배치되는 것을 제외하고는 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 동일한 구성 요소에 대한 반복되는 설명은 생략하고 차이점을 위주로 설명하기로 한다.
도 23을 참조하면, 본 실시예에 따른 반도체 장치는 기판(10, 20), 게이트 컨택(259a), 게이트 구조물(210a) 및 소오스 및 드레인 영역(230a)를 포함한다.
기판(10, 20)은 예를 들어, 반도체(semiconductor) 기판일 수 있다. 이러한 기판(10, 20)은 실리콘, 스트레인 실리콘(strained Si), 실리콘 합금, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC), 게르마늄, 게르마늄 합금, 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 III-V 반도체, II-VI 반도체 중 하나, 이들의 조합물, 이들의 적층물을 포함할 수 있다. 또한, 필요에 따라서는 반도체 기판이 아닌 유기(organic) 플라스틱 기판일 수도 있다. 이하에서는, 기판이 실리콘으로 이루어져 있는 것으로 설명한다.
기판(10, 20)은 P형일 수도 있고, N형일 수도 있다. 한편, 본 발명의 몇몇 실시예에서, 기판(10, 20)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. SOI 기판을 이용할 경우, 본 실시예에 따른 반도체 장치의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
기판(10, 20)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 연결되거나 이격된 영역일 수 있다.
금속 저항 패턴(110) 및 마스크 패턴(120)은 반도체 기판(10, 20)의 제2 영역(II)에 형성될 수 있고, 게이트 구조물(210a) 및 소오스 및 드레인(230a)는 반도체 기판(10, 20)의 제1 영역(I)에 형성될 수 있다.
한편, 제1 영역(I)에 배치된 게이트 컨택(259a)은 도 1 내지 도 19를 통해 설명한 반도체 장치들이 포함하는 게이트 컨택(141)과 실질적으로 동일하다. 따라서, 베리어 메탈(251a)과 도전층(255a) 각각은 베리어 메탈(251a), 도전층(141a)과 실질적으로 동일하다.
소오스 및 드레인(230a)은 인접하는 게이트 구조체(미도시) 사이의 기판(10, 20) 내에 형성될 수 있다. 소오스 및 드레인(230a)은 핀(fin)형 액티브 패턴 내에 형성될 수 있다. 소오스 및 드레인(230a)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 소오스 및 드레인(230a)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 도면으로 도시하지는 않았으나, 소오스 및 드레인(230a)은 LDD 구조로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
게이트 구조체는 게이트 전극(210a), 스페이서(220a), 게이트 절연막(215a)을 포함할 수 있다.
게이트 절연막(215a)은 기판(20)과 게이트 전극(210a) 사이에 배치될 수 있다. 게이트 절연막(215a)은 고유전율(high-K)막을 포함할 수 있다. 게이트 절연막(215a)이 고유전율막일 경우, 게이트 절연막(215a)은 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 고유전율을 갖는 물질로는 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 전극(210a)은 도전막(211a) 및 하드 마스크막(213a)을 포함할 수 있다. 도전막(211a)은 폴리 실리콘막, 실리사이드막, 금속막과 같은 단일의 도전막(211a)으로 이루어지거나, 또는 이들이 적층된 형태일 수 있다. 게이트 전극(210a)은 상기 도전막(211a)의 상부에 하드 마스크막(213a)을 포함할 수 있다.
스페이서(220a)는 게이트 전극(210a)의 적어도 일 측에 배치될 수 있다. 구체적으로, 스페이서(220a)는 도 1에 도시된 것과 같이 게이트 전극(210a)의 양 측에 배치될 수 있다. 이러한 스페이서(220a)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 도 1에서는 스페이서(220a)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(220a)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(220a)의 형상은 도시된 것과 달리 I자형 또는 L자형 등으로 변형될 수 있다.
소오스 및 드레인(230a) 상에는 게이트 컨택(259a)가 형성될 수 있다. 게이트 컨택(259a)은 베리어 메탈(251a), 도전층(255a)을 포함할 수 있다
베리어 메탈(251a)은 티타늄(Ti), 티타늄나이트라이드(TiN), 또는 텅스텐나이드라이드(WN)를 포함할 수 있다. 베리어 메탈(251a)은 PVD, CVD 또는 ILD 방식을 이용하여 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 도전층(255a)은 상기 베리어 메탈(251a) 상에 형성될 수 있다.
도면에는 도전층(255a)의 하면과 소오스 및 드레인(230a)의 상면이 동일하게 도시되었으나, 본 발명은 이에 한정되는 것은 아니며, 도전층(255a)의 하면은 소오스 및 드레인(230a)의 상면보다 높거나 낮게 형성될 수 있다. 도전층(255a)의 상면은 베리어 메탈(251a)의 상면과 동일 평면상에 배치될 수 있다. 도전층(255a)은 소오스 및 드레인(230a)과 전기적으로 연결될 수 있다. 도전층(255a)은 텅스텐(W)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
이어서, 도 24를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 장치는 도 23을 통해 설명한 반도체 장치와 비교하여, 게이트 구조물과 금속 저항 패턴이 동일 평면 상에 미배치되는 것을 제외하고 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 동일한 구성 요소에 대한 반복되는 설명은 생략하고 차이점을 위주로 설명하기로 한다.
본 실시예에 따른 반도체 장치는 도 23을 통해 설명한 반도체 장치와 비교하여, 층간 절연막(150) 상에 제2 층간 절연막(300)이 더 배치될 수 있다.
따라서, 제1 영역(Ⅰ)에 배치된 게이트 컨택(259a)는 두 개의 게이트 컨택(259a)이 직렬로 연결된 구조를 가질 수 있다. 제2 영역(Ⅱ)에서는, 기판(10)과 절연층(100) 사이에 추가 절연층(80)이 배치될 수 있다. 추가 절연층(80) 내에 아무런 구조물이 배치되지 않은 것으로 도시되었지만, 이와 달리 추가 절연층(80) 내에 게이트 구조물 등이 배치될 수 있다.
이어서, 도 25를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 장치는 도 23을 통해 설명한 반도체 장치와 비교하여 게이트 구조물과 금속 저항 패턴이 상하를 기준으로 중첩되는 것을 제외하고 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 동일한 구성 요소에 대한 반복되는 설명은 생략하고 차이점을 위주로 설명하기로 한다.
본 실시예에 따른 반도체 장치는 제2 층간 절연막(300) 상에 제3 층간 절연막(400)을 더 포함한다. 제3 층간 절연막(400) 내에, 금속 저항 패턴(110), 마스크 패턴(120) 및 스페이서(131)이 배치될 수 있다.
본 실시예에 있어서, 게이트 구조물(210a)는 기판(20)과 인접하게 배치되고, 금속 저항 패턴(110)은 기판(20)과 이격되어 배치될 수 있다.
도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 26을 참조하면, 본 발명의 실시예에 따른 전자 시스템(11000)은 컨트롤러(11100), 입출력 장치(11200, I/O), 기억 장치(11300, memory device), 인터페이스(11400) 및 버스(11500, bus)를 포함할 수 있다. 컨트롤러(11100), 입출력 장치(11200), 기억 장치(11300) 및/또는 인터페이스(11400)는 버스(11500)를 통하여 서로 결합 될 수 있다. 버스(11500)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(11100)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(11200)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(11300)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(11400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(11400)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(11400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(11000)은 컨트롤러(11100)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(1~11)는 기억 장치(11300) 내에 제공되거나, 컨트롤러(11100), 입출력 장치(11200, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(11000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 스마트 폰(smart phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 27는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 24는 태블릿 PC를 도시한 것이다. 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 절연층
110a: 금속 저항층
110: 금속 저항 패턴
120: 마스크 패턴
P: 금속 잔류물
130a: 스페이서층
141: 게이트 컨택
142: 제1 저항 패턴 컨택
143: 제2 저항 패턴 컨택
144: 제3 저항 패턴 컨택
145: 제4 저항 패턴 컨택

Claims (20)

  1. 절연층;
    상기 절연층 상에 배치된 금속 저항 패턴;
    상기 금속 저항 패턴의 측벽 상에 배치된 스페이서; 및
    상기 스페이서와 이격되어, 상기 절연층 내에 배치된 게이트 컨택을 포함하고,
    상기 절연층은 상기 게이트 컨택과 접촉하는 돌출부를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 돌출부는 상기 게이트 컨택의 적어도 일부를 감싸는 반도체 장치.
  3. 제 1항에 있어서,
    상기 스페이서는 상기 금속 저항 패턴의 측벽을 완전히 덮는 반도체 장치.
  4. 제 1항에 있어서,
    상기 절연층은 상기 스페이서의 프로파일을 따라 연장되는 측벽을 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 금속 저항 패턴과 접촉하는 저항 패턴 컨택을 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 저항 패턴 컨택은 상기 금속 저항 패턴을 관통하여 상기 절연층과 접촉하는 반도체 장치.
  7. 제 5항에 있어서,
    상기 저항 패턴 컨택은 동일 평면 상에 미배치되는 제1 하면과 제2 하면을 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 하면은 상기 스페이서 내로 연장되어 상기 스페이서와 접촉하고, 상기 제2 하면은 상기 금속 저항 패턴과 접촉하는 반도체 장치.
  9. 제 7항에 있어서,
    상기 제1 하면은 상기 스페이서를 관통하여 상기 절연층과 접촉하고,
    상기 제2 하면은 상기 금속 저항 패턴을 관통하여, 상기 절연층과 접촉하는 반도체 장치.
  10. 제 7항에 있어서,
    상기 제1 하면은 상기 제2 하면보다 상기 절연층과 인접하게 배치되는 반도체 장치.
  11. 제 1항에 있어서,
    상기 절연층의 하부에 배치된 소오스 및 드레인 영역을 더 포함하고,
    상기 게이트 컨택은 상기 절연층을 관통하여 상기 소오스 및 드레인 영역과 접촉하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 소오스 및 드레인 영역과 인접하게 배치되고, 상기 금속 저항 패턴과 동일 평면 상에 미배치되는 게이트 구조물을 더 포함하는 반도체 장치.
  13. 제 1항에 있어서,
    상기 게이트 구조물 하부에 배치되는 핀(fiin)형 액티브 패턴을 더 포함하는 반도체 장치.
  14. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역에 배치된 게이트 구조물;
    상기 게이트 구조물과 인접하게 배치된 소오스 및 드레인 영역;
    상기 소오스 및 드레인 영역과 접촉하는 게이트 컨택;
    상기 제2 영역에 배치된 금속 저항 패턴; 및
    상기 저항 패턴의 측벽 상에 배치된 스페이서를 포함하고,
    상기 게이트 구조물과 상기 금속 저항 패턴은 상기 기판으로부터 서로 다른 높이를 가지는 영역 상에 배치되는 반도체 장치.
  15. 제 14항에 있어서,
    상기 스페이서는 상기 금속 저항 패턴의 측벽을 완전히 덮는 반도체 장치.
  16. 제 14항에 있어서,
    상기 기판은 상기 스페이서의 프로파일을 따라 연장되는 측벽을 포함하는 반도체 장치.
  17. 제 1항에 있어서,
    상기 금속 저항 패턴과 접촉하는 저항 패턴 컨택을 더 포함하고,
    상기 저항 패턴 컨택은 동일 평면 상에 미배치되는 제1 하면과 제2 하면을 포함하는 반도체 장치.
  18. 절연층;
    상기 절연층 상에 배치된 금속 저항 패턴;
    상기 금속 저항 패턴의 측벽 상에 배치된 스페이서; 및
    상기 금속 저항 패턴과 접촉하는 저항 패턴 컨택을 포함하고,
    상기 저항 패턴 컨택은 동일 평면 상에 미배치되는 제1 하면과 제2 하면을 포함하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 제1 하면은 상기 스페이서 내로 연장되어 상기 스페이서와 접촉하고, 상기 제2 하면은 상기 금속 저항 패턴과 접촉하는 반도체 장치.
  20. 제 18항에 있어서,
    상기 제1 하면은 상기 스페이서를 관통하여 상기 절연층과 접촉하고,
    상기 제2 하면은 상기 금속 저항 패턴을 관통하여, 상기 절연층과 접촉하는 반도체 장치.
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