KR20200042563A - 반도체 소자 - Google Patents

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노영창
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract

본 발명의 실시예에 따른 반도체 소자는 기판 상에 배치된 게이트 전극, 상기 게이트 전극의 일측의 상기 기판 상에 배치된 소오스/드레인 패턴 및 상기 게이트 전극 상에 배치되는 게이트 콘택 플러그를 포함하되, 상기 게이트 콘택 플러그는, 제 1 게이트 콘택 부분 및 상기 제 1 게이트 콘택 부분의 상면으로부터 수직 방향으로 돌출된 제 2 게이트 콘택 부분을 포함하고, 상기 제 1 게이트 콘택 부분의 상부 폭은 상기 제 2 게이트 콘택 부분의 하부 폭보다 클 수 있다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 소자는 기판 상에 배치된 게이트 전극, 상기 게이트 전극의 일측의 상기 기판 상에 배치된 소오스/드레인 패턴 및 상기 게이트 전극 상에 배치되는 게이트 콘택 플러그를 포함하되, 상기 게이트 콘택 플러그는, 제 1 게이트 콘택 부분 및 상기 제 1 게이트 콘택 부분의 상면으로부터 수직 방향으로 돌출된 제 2 게이트 콘택 부분을 포함하고, 상기 제 1 게이트 콘택 부분의 상부 폭은 상기 제 2 게이트 콘택 부분의 하부 폭보다 클 수 있다.
본 발명의 실시예에 따른 반도체 소자는 기판 상에 배치된 게이트 전극, 상기 게이트 전극의 일측의 상기 기판 상에 배치된 소오스/드레인 패턴 및 상기 게이트 전극 상에 배치되는 게이트 콘택 플러그를 포함하되, 상기 게이트 콘택 플러그는, 상기 게이트 전극 상의 제 1 금속 플러그 및 상기 제 1 금속 플러그의 측벽을 감싸는 제 1 베리어 패턴을 포함하고, 상기 제 1 금속 플러그는 상기 제 1 베리어 패턴에 의해 노출된 제 1 상부 부분 및 상기 제 1 베리어 패턴에 의해 덮인 제 1 하부 부분을 포함하고, 단면적 관점에서, 상기 제 1 베리어 패턴은 상기 제 1 금속 플러그의 제 1 측벽 상에 배치되는 제 1 부분 및 상기 제 1 금속 플러그의 상기 제 1 측벽에 대향하는 제 2 측벽 상에 배치되는 제 2 부분을 포함하고, 단면적 관점에서, 상기 제 1 하부 부분의 최대폭은 상기 제 1 부분과 상기 제 2 부분 사이의 최대 이격 거리와 같을 수 있다.
본 발명의 실시예에 따른 반도체 소자는 기판의 상면으로부터 수직 방향으로 돌출된 활성 핀, 상기 활성 핀을 가로지르는 게이트 패턴, 상기 게이트 패턴의 일측에 배치되는 소오스/드레인 패턴 및 상기 게이트 패턴 상에 배치되는 게이트 콘택 플러그를 포함하되, 상기 게이트 콘택 플러그는, 제 1 게이트 콘택 부분 및 상기 제 1 게이트 콘택 부분의 상면으로부터 수직 방향으로 돌출된 제 2 게이트 콘택 부분을 포함하고, 상기 제 1 게이트 콘택 부분의 상부 폭은 상기 제 2 게이트 콘택 부분의 하부 폭보다 클 수 있다.
본 발명의 실시예에 따르면, 게이트 전극과 연결되는 금속 플러그의 상부 측벽 상에 배치된 금속 베리어 패턴과 소오스/드레인 패턴과 연결되는 금속 플러그의 상부 측벽 상에 배치되는 금속 베리어 패턴을 제거함으로써, 게이트 콘택 플러그과 소오스/드레인 콘택 플러그 사이의 이격 거리를 넓힐 수 있다. 따라서, 게이트 콘택 플러그와 소오스/드레인 콘택 플러그 사이의 쇼트 불량이 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 2b는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 2c는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 2d는 본 발명의 실시예에 따른 게이트 콘택 플러그와 소오스/드레인 콘택 플러그를 확대한 도면이다.
도 3a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 3b는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 3c는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6a 내지 12a는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 6b 내지 12b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 6c 내지 12c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도들이다.
도 13a 내지 도 13c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향, Ⅱ-Ⅱ'선 방향, 및 Ⅲ-Ⅲ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다. 도 2a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 2b는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 도 2c는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 기판(100)의 상면으로부터 제 3 방향(Z)으로 활성 핀(AF)이 돌출될 수 있다. 제 3 방향(Z)은 기판(100)의 상면에 대해 수직 방향일 수 있다. 활성 핀(AF)은 제 1 방향(X)으로 연장할 수 있다. 소자 분리막(101)이 활성 핀(AF) 옆의 기판(100) 상에 배치될 수 있다. 소자 분리막(101)은 활성 핀(AF)을 정의할 수 있다. 소자 분리막(101)의 상면은 활성 핀(AF)의 상면과 동일하거나 또는 높은 레벨에 위치할 수 있다. 기판(100)은 실리콘 단결정 웨이퍼 또는 SOI(Silicon on insulator) 기판일 수 있다. 소자 분리막(101)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 선택되는 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
게이트 전극(110)이 활성 핀(AF)을 가로지를 수 있다. 게이트 전극(110)은 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장할 수 있다. 게이트 전극(110)은 활성 핀(AF)의 상면 및 측벽들을 덮을 수 있다. 게이트 전극(110)은 일함수 패턴 및 금속 패턴을 포함할 수 있다. 일함수 패턴은 N형 일함수 패턴 또는 P형 일함수 패턴일 수 있다. N형 일함수 패턴은 란탄(La), 란탄산화물(LaO), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb) 또는 티타늄 질화물(TiN) 중에서 선택되는 적어도 하나를 포함할 수 있다. P형 일함수 패턴은 알루미늄(Al), 알루미늄 산화막, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 루테늄 산화물(RuO2) 중에서 선택되는 적어도 하나를 포함할 수 있다. 금속 패턴은 텅스텐, 구리 및 알루미늄 중 적어도 하나를 포함할 수 있다.
게이트 절연막(115)이 게이트 전극(110)과 활성 핀(AF) 사이에 개재될 수 있다. 게이트 절연막(115)은 게이트 전극(110)과 중첩하는 활성 핀(AF)의 상면 및 측벽들, 및 소자 분리막(101)의 상면을 덮을 수 있다. 게이트 절연막(115)은 게이트 전극(110)의 측벽 상으로 연장할 수 있다. 게이트 절연막(115)은 예를 들어, 열 산화막, 실리콘 산화막, 또는 고유전막을 포함할 수 있다. 고유전막은 예를 들어, 하프늄 산화물(HfO2), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 하프늄 알루미늄 산화물(HfAlO3)란탄 산화물(LaO), 란탄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 티타늄 산화물(TiO2), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(Al2O3), 탄탈륨산화물(Ta2O3) 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
게이트 캡핑 패턴(120)이 게이트 전극(110)의 상면 및 게이트 절연막(115)의 상면 상에 배치될 수 있다. 게이트 캡핑 패턴(120)은 게이트 전극(110)의 상면 상에서 제 2 방향(Y)으로 연장할 수 있다. 게이트 캡핑 패턴(120)의 측벽은 게이트 전극(110)의 측벽을 덮는 게이트 절연막(115)의 외측벽과 정렬될 수 있다. 제 1 방향(X)으로의 게이트 캡핑 패턴(120)의 상면 폭은 제 1 방향(X)으로의 활성 핀(AF)의 폭 보다 작을 수 있다. 게이트 캡핑 패턴(120)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 스페이서(125)가 게이트 전극(110)의 측벽 및 게이트 캡핑 패턴(120)의 측벽 상에 배치될 수 있다. 스페이서(125)는 게이트 전극(110)의 측벽을 덮는 게이트 절연막(115)의 측벽을 덮을 수 있다. 스페이서(125)는 게이트 전극들(120)의 측벽을 따라 제 2 방향(Y)으로 연장할 수 있다. 스페이서(125)는 예를 들면 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막의 단일막 또는 다중막을 포함할 수 있다.
소오스/드레인 패턴(SDP)이 게이트 전극(110)의 일 측의 활성 핀(AF) 상에 배치될 수 있다. 예를 들어, 게이트 전극(110)의 일 측에 배치된 활성 핀(AF)은 상기 게이트 전극(110)의 아래에 배치된 활성 핀(AF)의 상면보다 낮은 레벨의 상면을 가지는 리세스 영역(R)을 포함할 수 있다. 소오스/드레인 패턴(SDP)은 리세스 영역(R) 내에 배치될 수 있다. 소오스/드레인 패턴(SDP)은 제 2 방향(Y)으로 배열된 복수 개의 활성 핀들(AF)을 가로질 수 있다. 소오스/드레인 패턴(SDP)은 제 2 방향(Y)으로 연장할 수 있다. 소오스/드레인 패턴(SDP)은 기판(100)과 동일한 물질의 에피택시얼막일 수 있다. 소오스/드레인 패턴(SDP)은 실리콘 에피택시얼막 또는 실리콘 게르마늄 에피택시얼막일 수 있다. 소오스/드레인 패턴(SDP)은 N타입 또는 P타입의 불순물이 도핑될 수 있다. 소오스/드레인 패턴(SDP)은 탄화실리콘을 포함할 수 있다. 본 발명의 실시예에 있어서, 게이트 전극(110) 및 소오스/드레인 패턴(SDP)을 포함하는 반도체 소자는 NMOSFET 또는 PMOSFET일 수 있다.
제 1 층간 절연막(130)이 소오스/드레인 패턴(SDP) 상에 배치될 수 있다. 제 1 층간 절연막(130)은 소자 분리막(101)의 상면, 및 소오스/드레인 패턴(SDP)의 상면 및 측면들을 덮을 수 있다. 제 1 층간 절연막(130)의 상면은 게이트 캡핑 패턴(120)의 상면과 동일한 레벨에 위치할 수 있다. 제 1 층간 절연막(130)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다공성 절연막 중 선택되는 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
제 2 층간 절연막(140) 및 제 3 층간 절연막(150)이 제 1 층간 절연막(130) 및 게이트 캡핑 패턴(120) 상에 차례로 배치될 수 있다. 제 2 층간 절연막(140)은 게이트 캡핑 패턴(120)의 상면 및 제 2 층간 절연막(140)의 상면 상에 배치될 수 있다. 제 3 층간 절연막(150)은 제 2 층간 절연막(140)의 상면 상에 배치될 수 잇다. 제 2 층간 절연막(140) 및 제 3 층간 절연막(150)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다공성 절연막 중 선택되는 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
도 2d를 같이 참조하면, 게이트 콘택 플러그(GCP)가 게이트 전극(110)의 상에 배치될 수 있다. 게이트 콘택 플러그(GCP)는 게이트 캡핑 패턴(120), 제 2 층간 절연막(140), 및 제 3 층간 절연막(150)을 관통하여, 게이트 전극(110)과 연결될 수 있다. 게이트 콘택 플러그(GCP)는 제 1 게이트 콘택 부분(GC1) 및 제 1 게이트 콘택 부분(GC1)의 상면(3)으로부터 수직 방향(Z)으로 돌출된 제 2 게이트 콘택 부분(GC2)을 포함할 수 있다. 제 1 게이트 콘택 부분(GC1)의 폭(WD1)은 위로 갈수록 점차적으로 커질 수 있다. 제 2 게이트 콘택 부분(GC2)의 폭(WD2)은 위로 갈수록 점차적으로 커질 수 있다. 제 1 게이트 콘택 부분(GC1)의 상부 폭(WD1')은 제 2 게이트 콘택 부분(GC2)의 하부 폭(WD2') 보다 클 수 있다(WD1'>WD2'). 제 2 게이트 콘택 부분(GC2)은 제 1 게이트 콘택 부분(GC1)의 상면(3)을 노출할 수 있다.
게이트 콘택 플러그(GCP)는 제 1 금속 플러그(210) 및 제 1 베리어 패턴(220)을 포함할 수 있다. 제 1 금속 플러그(210)는 게이트 캡핑 패턴(120), 제 2 층간 절연막(140), 및 제 3 층간 절연막(150)을 관통할 수 있다. 제 1 금속 플러그(210)는 위로 갈수록 커지는 폭을 가질 수 있다. 제 1 금속 플러그(210)의 상면(US1)은 제 3 층간 절연막(150)의 상면과 동일한 레벨에 위치할 수 있다. 제 1 금속 플러그(210)의 하면(LS1)는 게이트 전극(110)과 접촉할 수 있다.
제 1 베리어 패턴(220)은 제 1 금속 플러그(210)의 측벽 상에 배치될 수 있다. 제 1 베리어 패턴(220)은 제 1 금속 플러그(210)의 측벽 일부를 감쌀 수 있다. 제 1 금속 플러그는(210)는 하부 부분(LP1)과 상부 부분(UP1)으로 나눌 수 있다. 제 1 금속 플러그(210)의 하부 부분(LP1)은 제 1 베리어 패턴(220)에 의해 덮인 부분일 수 있고, 제 1 금속 플러그(210)의 상부 부분(UP1)은 제 1 베리어 패턴(220)에 의해 노출된 부분일 수 있다. 제 1 금속 플러그(210)의 상부 부분(UP1)의 측벽은 제 1 베리어 패턴(220)에 의해 노출될 수 있다. 즉, 제 1 베리어 패턴(220)의 상면은 제 1 금속 플러그(210)의 상면(US1) 보다 낮은 레벨에 위치할 수 있다. 단면적 관점에서, 제 1 베리어 패턴(220)은 제 1 금속 플러그(210)의 제 1 측벽(SW1) 상에 배치되는 제 1 부분(P1) 및 제 1 금속 플러그(210)의 제 2 측벽(SW2) 상에 배치되는 제 2 부분(P2)을 포함할 수 있다. 제 1 측벽(SW1) 및 제 2 측벽(SW2)은 서로 대향할 수 있다. 단면적 관점에서, 제 1 금속 플러그(210)의 하부 부분(LP1)의 최대폭(W1)은 제 1 부분(P1)과 제 2 부분(P2) 사이의 최대 이격 거리(L1)와 실질적으로 같을 수 있다(W1=L1). 일 예에 있어서, 제 1 게이트 콘택 부분(GC1)은 제 1 금속 플러그(210)의 하부 부분(LP1) 및 제 1 베리어 패턴(220)을 포함할 수 있다. 제 2 게이트 콘택 부분(GC2)은 제 1 금속 플러그(210)의 상부 부분(UP1)을 포함할 수 있다.
소오스/드레인 콘택 플러그(SCP)가 소오스/드레인 패턴(SDP) 상에 배치될 수 있다. 소오스/드레인 콘택 플러그(SCP)는 제 1 내지 제 3 층간 절연막들(130, 140, 150)을 관통하여 소오스/드레인 패턴(SDP)과 연결될 수 있다. 소오스/드레인 콘택 플러그(SCP)는 제 1 소오스/드레인 콘택 부분(SC1) 및 제 1 소오스/드레인 콘택 부분(SC1)의 상면(5)으로부터 수직 방향(Z)으로 돌출된 제 2 소오스/드레인 콘택 부분(SC2)을 포함할 수 있다. 제 1 소오스/드레인 콘택 부분(SC1)의 폭(WD3)은 위로 갈수록 점차적으로 커질 수 있다. 제 2 소오스/드레인 콘택 부분(SC2)의 폭(WD4)은 위로 갈수록 점차적으로 커질 수 있다. 제 1 소오스/드레인 콘택 부분(SC1)의 상부 폭(WD3')은 제 2 소오스/드레인 콘택 부분(SC2)의 하부 폭(WD4') 보다 클 수 있다(WD3'>WD4'). 제 2 소오스/드레인 콘택 부분(SC2)은 제 1 소오스/드레인 콘택 부분(SC1)의 상면(5)을 노출할 수 있다.
소오스/드레인 콘택 플러그(SCP)는 제 2 금속 플러그(310) 및 제 2 베리어 패턴(320)을 포함할 수 있다. 제 2 금속 플러그(310)는 제 1 내지 제 3 층간 절연막들(130, 140, 150)을 관통하여 소오스/드레인 패턴(SDP)의 일부 내에 배치될 수 있다. 예를 들어, 제 2 금속 플러그(310)의 하면(LS2)은 소오스/드레인 패턴(SDP)의 상면보다 낮은 레벨에 위치할 수 있다. 제 2 금속 플러그(310)는 상부로 갈수록 커지는 폭을 가질 수 있다. 제 2 금속 플러그(310)의 상면(US2)는 제 3 층간 절연막(150)의 상면 및 제 1 금속 플러그(210)의 상면(US1)과 동일한 레벨에 위치할 수 있다. 제 2 금속 플러그(310)의 하면(LS2)은 소오스/드레인 패턴(SDP)과 접촉할 수 있다.
제 2 베리어 패턴(320)은 제 2 금속 플러그(310)의 측벽 상에 배치될 수 있다. 제 2 베리어 패턴(320)은 제 2 금속 플러그(310)의 측벽 일부를 감쌀 수 있다. 제 2 금속 플러그는(310)는 하부 부분(LP2)과 상부 부분(UP2)으로 나눌 수 있다. 제 2 금속 플러그(310)의 하부 부분(LP2)은 제 2 베리어 패턴(320)에 의해 덮인 부분일 수 있고, 제 2 금속 플러그(310)의 상부 부분(UP2)은 제 2 베리어 패턴(320)에 의해 노출된 부분일 수 있다. 제 2 금속 플러그(310)의 상부 부분(UP2)의 측벽은 제 2 베리어 패턴(320)에 의해 노출될 수 있다. 즉, 제 2 베리어 패턴(320)의 상면은 제 2 금속 플러그(310)의 상면(US2) 보다 낮은 레벨에 위치할 수 있다. 제 2 베리어 패턴(320)의 상면은 제 1 베리어 패턴(220)의 상면과 동일한 레벨에 위치할 수 있다. 일 예에 있어서, 제 1 소오스/드레인 콘택 부분(SC1)은 제 2 금속 플러그(310)의 하부 부분(LP2) 및 제 2 베리어 패턴(320)을 포함할 수 있다. 제 2 소오스/드레인 콘택 부분(SC2)은 제 2 금속 플러그(310)의 상부 부분(UP2)을 포함할 수 있다.
제 2 베리어 패턴(320)은 제 2 금속 플러그(310)의 제 3 측벽(SW3) 상에 배치되는 제 3 부분(P3) 및 제 2 금속 플러그(310)의 제 4 측벽(SW4) 상에 배치되는 제 4 부분(P4)을 포함할 수 있다. 제 3 측벽(SW3) 및 제 4 측벽(SW4)은 서로 대향할 수 있다. 제 2 금속 플러그(310)의 하부 부분(LP2)의 최대폭(W2)은 제 3 부분(P3)과 제 4 부분(P4) 사이의 최대 이격 거리(L2)와 실질적으로 같을 수 있다(W2=L2). 제 1 금속 플러그(210)의 상부 부분(UP1)의 두께와 제 2 금속 플러그(310)의 상부 부분(UP2)의 두께는 실질적으로 동일할 수 있다.
제 1 및 제 2 금속 플러그들(210, 310)은 예를 들어, 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다. 제 1 및 제 2 베리어 패턴들(220, 320)은 금속 질화막, 예를 들어 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다.
평면적 관점에서, 게이트 콘택 플러그(GCP)는 소오스/드레인 콘택 플러그(SCP)와 수평적으로 중첩할 수 있다. 예를 들어, 평면적 관점에서, 게이트 콘택 플러그(GCP)는 소오스/드레인 콘택 플러그(SCP)와 제 1 방향(X)으로 중첩할 수 있다. 게이트 콘택 플러그(GCP)는 제 1 방향(X)으로 인접하는 복수 개의 소오스/드레인 콘택 플러그들(SCP) 사이에 배치될 수 있다.
본 발명의 실시예에 따르면, 제 1 베리어 패턴(220)이 제 1 금속 플러그(210)의 상부 부분(UP1)의 측벽 상에 배치되지 않고, 제 2 베리어 패턴(320)이 제 2 금속 플러그(310)의 상부 부분(UP2)의 측벽 상에 배치되지 않음으로써, 게이트 콘택 플러그(GCP)과 소오스/드레인 콘택 플러그(SCP) 사이의 이격 거리를 넓힐 수 있다. 따라서, 게이트 콘택 플러그(GCP)과 소오스/드레인 콘택 플러그(SCP) 사이의 쇼트 불량이 발생하는 것을 방지할 수 있다.
도 3a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 3b는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 도 3c는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 3a 내지 도 3c를 참조하면, 베리어 절연막(330)이 제 2 게이트 콘택 부분(GC2)의 측벽 및 제 1 게이트 콘택 부분(GC1)의 상면(3) 상에 배치될 수 있다. 베리어 절연막(330)은 제 2 소오스/드레인 콘택 부분(SC2)의 측벽 및 제 1 소오스/드레인 콘택 부분(SC1)의 상면(5) 상에 배치될 수 있다. 베리어 절연막(330)은 제 1 게이트 콘택 부분(GC1)의 측벽 및 제 1 소오스/드레인 콘택 부분(SC1)의 측벽을 노출할 수 있다. 베리어 절연막(330)은 제 2 층간 절연막(140)과 제 3 층간 절연막(150) 사이로 연장할 수 있다. 즉, 베리어 절연막(330)은 제 2 층간 절연막(140)과 제 3 층간 절연막(150) 사이에 개재될 수 있다.
베리어 절연막(330)은 제 1 금속 플러그(210)의 상부 부분(UP1)의 측벽과 제 3 층간 절연막(150) 사이 및 제 2 금속 플러그(310)의 상부 부분(UP2)의 측벽과 제 3 층간 절연막(150) 사이에 개재될 수 있다. 베리어 절연막(330)은 제 1 베리어 패턴(220)의 상면 및 제 2 베리어 패턴(320)의 상면과 접촉할 수 있다. 베리어 절연막(330)은 제 2 층간 절연막(140)의 상면과 제 3 층간 절연막(150)의 상면 사이로 연장할 수 있다. 베리어 절연막(330)은 게이트 콘택 플러그(GCP)의 상면 및 소오스/드레인 콘택 플러그(SCP)의 상면을 노출할 수 있다. 베리어 절연막(330)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4를 참조하면, 제 1 방향(X)으로의 게이트 캡핑 패턴(120)의 상면 폭이 제 1 방향(X)으로의 활성 핀(AF)의 폭과 실질적으로 동일 수 있다. 제 1 방향(X)으로의 게이트 캡핑 패턴(120)의 폭은 아래로 갈수록(예를 들어, 활성 핀(AF)과 가까워질수록) 좁아지는 폭을 가질 수 있다. 게이트 캡핑 패턴(120)은 제 1 층간 절연막(130)과 접촉할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5를 참조하면, 제 4 층간 절연막(401) 및 제 5 층간 절연막(403)이 제 3 층간 절연막(150) 상에 차례로 형성될 수 있다. 제 4 및 제 5 층간 절연막들(401, 403)은 제 3 층간 절연막(150)과 동일한 물질을 포함할 수 있다. 제 2 게이트 콘택 플러그(GCP2) 및 제 2 소오스/드레인 콘택 플러그(SCP2)가 제 4 및 제 5 층간 절연막들(401, 403)을 관통할 수 있다. 제 2 게이트 콘택 플러그(GCP2)가 게이트 콘택 플러그(GCP) 상에 배치될 수 있고, 제 2 소오스/드레인 콘택 플러그(SCP2)가 소오스/드레인 콘택 플러그(SCP) 상에 배치될 수 있다. 제 2 게이트 콘택 플러그(GCP2)는 제 3 금속 플러그(410) 및 제 3 베리어 패턴(420)을 포함할 수 있다. 제 3 베리어 패턴(420)은 제 3 금속 플러그(410)의 하부 부분(LP3)의 측벽을 감쌀 수 있으며, 제 3 금속 플러그(410)의 상부 부분(UP3)의 측벽을 노출할 수 있다. 제 3 금속 플러그(410)의 하면은 제 1 금속 플러그(210)와 접촉할 수 있다.
제 2 소오스/드레인 콘택 플러그(SCP2)는 제 4 금속 플러그(510) 및 제 4 베리어 패턴(520)을 포함할 수 있다. 제 4 베리어 패턴(520)은 제 4 금속 플러그(510)의 하부 부분(LP4)의 측벽을 감쌀 수 있으며, 제 4 베리어 패턴(520)의 상부 부분(UP4)의 측벽을 노출할 수 있다. 제 4 금속 플러그(510)의 하면은 제 2 금속 플러그(310)와 접촉할 수 있다.
도 6a 내지 12a는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 6b 내지 12b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다. 도 6c 내지 12c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도들이다.
도 6a, 도 6b, 및 도 6c를 참조하면, 소자 분리막(101)이 기판(100) 내에 형성될 수 있다. 소자 분리막(101)은 기판(100) 상에 형성된 마스크 패턴(미도시)을 식각 마스크로 사용하여 기판(100)의 상부를 이방성 식각하여 기판(100) 내에 트렌치(T)를 형성하는 것, 트렌치(T) 내에 절연 물질을 채우는 것, 및 기판(100)의 상면이 노출될 때까지 절연 물질에 평탄화 공정을 수행하는 것을 포함할 수 있다. 소자 분리막(101)은 기판(100)의 활성 영역을 정의할 수 있다. 활성 핀(AF)은 소자 분리막(101)의 상부를 식각하여 형성될 수 있다. 활성 핀(AF)은 기판(100)의 상면으로부터 돌출될 수 있다. 활성 핀(AF)의 상면은 소자 분리막(101)의 상면보다 낮은 레벨에 위치할 수 있다. 활성 핀(AF)은 제 1 방향(X, 도 1 참조)으로 연장할 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하면, 예비 절연 패턴(103), 예비 게이트 패턴(105), 및 예비 캡핑 패턴(107)이 기판(100) 상에 차례로 형성될 수 있다. 예비 절연 패턴(103), 예비 게이트 패턴(105), 및 예비 캡핑 패턴(107)은 기판(100) 상에 차례로 예비 절연막(미도시), 예비 게이트막(미도시), 및 예비 캡핑막(미도시)을 차례로 형성하고, 식각 공정을 수행하여 차례로 패터닝하여 형성될 수 있다. 예비 절연 패턴(103), 예비 게이트 패턴(105), 및 예비 캡핑 패턴(107)은 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장하여, 활성 핀(AF)을 가로지를 수 있다. 예비 절연 패턴(103)은 활성 핀(AF)의 상면 일부분 및 측벽 일부분, 및 소자 분리막(101)의 상면 일부분을 덮을 수 있다. 예비 절연 패턴(103)은 예를 들어, 산화막(예를 들어, 실리콘 산화막 또는 고유전막) 또는 실리콘 질화막을 포함할 수 있다. 예비 게이트 패턴(105)은 예비 절연 패턴(103)에 대해 식각 선택성을 갖는 적어도 하나의 막을 포함할 수 있다. 예비 게이트 패턴(105)은 예를 들어, 폴리 실리콘막을 포함할 수 있다. 예비 캡핑 패턴(107)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
스페이서(125)가 예비 절연 패턴(103), 예비 게이트 패턴(105), 및 예비 캡핑 패턴(107)의 측벽들 상에 형성될 수 있다. 스페이서(125)는 예비 절연 패턴(103), 예비 게이트 패턴(105), 및 예비 캡핑 패턴(107)의 측벽들을 따라 제 2 방향(Y)으로 연장할 수 있다. 스페이서(125)는 예를 들어, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 8a, 도 8b, 및 도 8c를 참조하면, 리세스 영역(R)이 활성 핀(AF) 내에 형성될 수 있다. 리세스 영역(R)은 예비 캡핑 패턴(107)에 의해 노출된 활성 핀(AF)의 상면을 리세스하여 형성될 수 있다. 리세스 영역(R)의 바닥면은 활성 핀(AF)의 상면보다 낮은 레벨에 위치할 수 있다. 리세스 영역(R)의 바닥면은 소자 분리막(101)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 9a, 도 9b, 및 도 9c를 참조하면, 소오스/드레인 패턴(SDP)이 리세스 영역(R) 내에 형성될 수 있다. 소오스/드레인 패턴(SDP)을 형성하는 것은 리세스 영역(R)의 바닥면과 측벽들을 씨드로 사용한 에피택시얼 공정(epitaxial process)을 수행하여, 리세스 영역(R) 내에 에피택시얼 막을 형성하는 것을 포함할 수 있다. 일 예로, 소오스/드레인 패턴(SDP)은 다이아몬드 형태로 형성될 수 있다. 소오스/드레인 패턴(SDP)의 상면은 활성 핀(AF)의 상면과 동일하거나 또는 높은 레벨에 위치할 수 있다. 일 예에 있어서, 하나의 소오스/드레인 패턴(SDP)은 복수 개의 활성 핀들(AF) 내에 형성된 리세스 영역들(R) 내에서 복수 개의 에피택시얼 막들을 형성하는 것 및 제 2 방향(Y)으로 마주보는 서로 다른 리세스 영역들(R) 내에서 성장한 복수 개의 에피택시얼 막들이 서로 결합되는(merged) 것을 포함할 수 있다. 소오스/드레인 패턴(SDP)은 예비 게이트 패턴(105)의 일측에서 제 2 방향(Y)으로 연장할 수 있다. 소오스/드레인 패턴(SDP)은 예를 들어, 실리콘(Si), 실리콘 저머늄(SiGe), 또는 실리콘 카바이드(SiC)을 포함할 수 있다. 일 예로, 소오스/드레인 패턴(SDP)은 P형 불순물 또는 N형 불순물이 도핑될 수 있다.
제 1 층간 절연막(130)이 소오스/드레인 패턴(SDP) 상에 형성될 수 있다. 제 1 층간 절연막(130)은 소오스/드레인 패턴(SDP)의 상면, 측면, 및 하면을 덮는 절연막을 형성하고, 예비 캡핑 패턴(107)의 상면이 노출될 때까지 절연막에 평탄화 공정을 수행할 수 있다. 예비 캡핑 패턴(107), 예비 게이트 패턴(105), 및 예비 절연 패턴(103)을 차례로 제거하여 갭 영역(GR)을 형성할 수 있다. 갭 영역(GR) 내에 활성 핀(AF)의 상면 및 측벽 일부분들, 소자 분리막(101)의 상면 일부분들, 및 스페이서(125)의 내측벽들이 노출될 수 있다. 예비 캡핑 패턴(107), 예비 게이트 패턴(105), 및 예비 절연 패턴(103)은 기판(100) 및 스페이서(125)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 선택적으로 제거될 수 있다.
게이트 절연막(115) 및 게이트 전극(110)이 갭 영역(GR) 내에 형성될 수 있다. 게이트 절연막(115)은 갭 영역(GR) 내에 노출된 활성 핀(AF)의 상면 및 측벽 일부분들, 및 스페이서(125)의 내측벽을 컨포말하게 덮을 수 있다. 게이트 전극(110)은 게이트 절연막(115) 상에서 갭 영역(GR)을 채울 수 있다. 식각 공정을 수행하여 게이트 전극(110) 및 스페이서(125)을 식각하여, 게이트 전극(110) 및 스페이서(125)의 상면들을 리세스할 수 있다. 이에 따라, 스페이서(125)의 내측벽 일부분이 노출될 수 있다. 게이트 캡핑 패턴(120)이 갭 영역(GR) 내에 형성될 수 있다. 게이트 캡핑 패턴(120)은 게이트 절연막(115)의 상면 및 게이트 전극(110)의 상면을 덮을 수 있다. 게이트 캡핑 패턴(120)은 갭 영역(GR)을 채우고 제 1 층간 절연막(130)의 상면을 덮는 절연막을 형성하고, 제 1 층간 절연막(130)의 상면이 노출될 때까지 절연막에 평탄화 공정을 수행하여 형성될 수 있다.
도 10a, 도 10b, 및 도 10c를 참조하면, 제 2 층간 절연막(140)이 제 1 층간 절연막(130) 상에 형성될 수 있다. 제 2 층간 절연막(140)은 제 1 층간 절연막(130)의 상면, 게이트 캡핑 패턴(120)의 상면 및 스페이서(125)의 상면을 덮을 수 있다. 제 2 층간 절연막(140)은 제 1 층간 절연막(130)과 동일한 물질로 형성될 수 있다. 제 1 콘택홀(H1) 및 제 2 콘택홀(H2)이 형성될 수 있다. 제 1 콘택홀(H1)은 게이트 전극(110) 상에 형성될 수 있다. 제 2 콘택홀(H2)은 소오스/드레인 패턴(SDP) 상에 형성될 수 있다. 제 1 콘택홀(H1)은 제 2 층간 절연막(140), 제 1 층간 절연막(130), 및 게이트 캡핑 패턴(120)을 패터닝하여 형성될 수 있다. 게이트 전극(110)의 상면이 제 1 콘택홀(H1)에 의해 노출될 수 있다. 제 2 콘택홀(H2)은 제 2 층간 절연막(140) 및 제 1 층간 절연막(130)을 패터닝하여 소오스/드레인 패턴(SDP)의 상부 일부분을 식각하여 형성될 수 있다. 소오스/드레인 패턴(SDP)의 상면 일부분이 제 2 콘택홀(H1)에 의해 노출될 수 있다. 제 1 콘택홀(H1) 및 제 2 콘택홀(H2)은 이방성 식각 공정을 수행하여 형성될 수 있다.
게이트 콘택 플러그(GCP) 및 소오스/드레인 콘택 플러그(SCP)가 형성될 수 있다. 게이트 콘택 플러그(GCP)는 제 1 콘택홀(H1) 내에 형성될 수 있고, 소오스/드레인 콘택 플러그(SCP)는 제 2 콘택홀(H2) 내에 형성될 수 있다. 게이트 콘택 플러그(GCP) 및 소오스/드레인 콘택 플러그(SCP)를 형성하는 것은 제 1 콘택홀(H1)의 측벽 및 바닥면, 제 2 콘택홀(H2)의 측벽 및 바닥면, 및 제 2 층간 절연막(140)의 상면을 덮는 베리어막(미도시)를 형성하는 것, 제 1 콘택홀(H1)의 바닥면과 제 2 콘택홀(H2)의 바닥면 상에 형성된 베리어막의 일부분들을 식각하여 게이트 전극(110)의 상면 및 소오스/드레인 패턴(SDP)의 상면을 노출시키는 것, 제 1 및 제 2 콘택홀들(H1, H2)을 채우고 제 2 층간 절연막(140)의 상면을 덮는 금속 플러그막(미도시)을 형성하는 것, 및 제 2 층간 절연막(140)의 상면이 노출될 때까지 금속 플러그막 및 베리어막에 평탄화 공정을 수행하는 것을 포함할 수 있다.
게이트 콘택 플러그(GCP)는 제 1 베리어 패턴(220) 및 제 1 금속 플러그(210)를 포함할 수 있다. 제 1 금속 플러그(210)는 제 1 콘택홀(H1) 내에 형성될 수 있으며, 제 1 베리어 패턴(220)은 제 1 콘택홀(H1) 내에서 제 1 금속 플러그(210)의 측벽을 덮을 수 있다. 소오스/드레인 콘택 플러그(SCP)는 제 2 베리어 패턴(320) 및 제 2 금속 플러그(310)를 포함할 수 있다. 제 2 금속 플러그(310)는 제 2 콘택홀(H1) 내에 형성될 수 있으며, 제 2 베리어 패턴(320)은 제 2 콘택홀(H2) 내에서 제 2 금속 플러그(310)의 측벽을 덮을 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 제 2 층간 절연막(140)의 상부를 식각하여, 제 2 층간 절연막(140)의 두께를 감소시킬 수 있다. 이에 따라, 게이트 콘택 플러그(GCP)의 상부 측벽 및 소오스/드레인 콘택 플러그(SCP)의 상부 측벽이 제 2 층간 절연막(140)으로부터 노출될 수 있다. 예를 들어, 제 1 베리어 패턴(220)의 상부 외측벽(OS1)이 제 2 층간 절연막(140)으로부터 노출될 수 있고, 제 2 베리어 패턴(320)의 상부 외측벽(OS2)이 제 2 층간 절연막(140)으로부터 노출될 수 있다. 제 2 층간 절연막(140)의 상면은 게이트 콘택 플러그(GCP)의 상면 및 소오스/드레인 콘택 플러그(SCP)의 상면보다 낮은 레벨에 위치할 수 있다. 제 1 및 제 2 금속 플러그들(210, 310)의 상면들 및 제 1 및 제 2 베리어 패턴들(220, 320)의 상면들은 서로 동일한 레벨들에 배치될 수 있다. 제 2 층간 절연막(140)은 제 1 및 제 2 금속 플러그들(210, 310) 및 제 1 및 제 2 베리어 패턴들(220, 320)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 식각될 수 있다. 제 2 층간 절연막(140)은 예를 들어, 습식 식각 또는 건식 식각을 통해 식각될 수 있다.
도 12b, 도 12b, 및 도 12c를 참조하면, 제 2 층간 절연막(140)에 의해 노출된 제 1 베리어 패턴(220)의 일부분 및 제 2 베리어 패턴(320)의 일부분이 제거될 수 있다. 이에 따라, 제 1 금속 플러그(210)의 측벽 일부분 및 제 2 금속 플러그(310)의 측벽 일부분이 노출될 수 있다. 제 1 베리어 패턴(220)의 상면은 제 1 금속 플러그(210)의 상면 및 제 2 금속 플러그(310)의 상면보다 낮은 레벨에 위치할 수 있고, 제 2 층간 절연막(140)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 제 2 베리어 패턴(320)의 상면은 제 1 금속 플러그(210)의 상면 및 제 2 금속 플러그(310)의 상면보다 낮은 레벨에 위치할 수 있고, 제 2 층간 절연막(140)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 식각 공정은 제 2 층간 절연막(140) 및 제 1 및 제 2 금속 플러그들(220, 320)에 대한 식각 선택성을 갖는 식각 레서피를 사용할 수 있다. 식각 공정은 예를 들어, 습식 식각공정 또는 건식 식각공정이 수행될 수 있다.
다시 도 2a, 도 2b, 및 도 2c를 참조하면, 제 3 층간 절연막(150)이 제 2 층간 절연막(140) 상에 형성될 수 있다. 제 3 층간 절연막(150)은 제 2 층간 절연막(140)의 상면, 제 2 층간 절연막(140)에 의해 노출된 제 1 및 제 2 금속 플러그들(210, 310)의 상부 측벽들 및 상면들을 덮는 절연막을 형성하고, 제 1 및 제 2 금속 플러그들(210, 310)의 상면들이 노출될 때까지 절연막에 평탄화 공정을 수행하여 형성될 수 있다.
도 13a 내지 도 13c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향, Ⅱ-Ⅱ'선 방향, 및 Ⅲ-Ⅲ'선 방향으로 자른 단면도들이다.
도 13a, 도 13b, 및 도 13c를 참조하면, 절연 베리어막(109)이 제 2 층간 절연막(140) 상에 형성될 수 있다. 절연 베리어막(109)은 제 2 층간 절연막(140)의 상면, 제 1 금속 플러그(210)의 상면, 제 1 베리어 패턴(220)에 의해 노출된 제 1 금속 플러그(210)의 상부 측벽, 제 1 베리어 패턴(220)의 상면, 제 2 금속 플러그(310)의 상면, 제 2 베리어 패턴(320)에 의해 노출된 제 2 금속 플러그(310)의 상부 측벽, 및 제 2 베리어 패턴(320)의 상면을 컨포말하게 덮을 수 있다. 절연 베리어막(109)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
다시 도 3a, 도 3b, 및 도 3c를 참조하면, 제 3 층간 절연막(150)이 절연 베리어막(109) 상에 형성될 수 있다. 제 3 층간 절연막(150)은 절연 베리어막(109)을 덮는 절연막을 형성하고, 제 1 금속 플러그(210) 및 제 2 금속 플러그(310)의 상면들을 노출할 때까지 절연막에 평탄화 공정을 수행하여 형성될 수 있다. 이에 따라, 평탄화 공정으로 인해, 제 1 및 제 2 금속 플러그들(210, 310)의 상면들을 덮는 절연 베리어막들(109)의 일부분들이 식각될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 배치된 게이트 전극;
    상기 게이트 전극의 일측의 상기 기판 상에 배치된 소오스/드레인 패턴; 및
    상기 게이트 전극 상에 배치되는 게이트 콘택 플러그를 포함하되,
    상기 게이트 콘택 플러그는:
    제 1 게이트 콘택 부분; 및
    상기 제 1 게이트 콘택 부분의 상면으로부터 수직 방향으로 돌출된 제 2 게이트 콘택 부분을 포함하고,
    상기 제 1 게이트 콘택 부분의 상부 폭은 상기 제 2 게이트 콘택 부분의 하부 폭보다 큰 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 2 게이트 콘택 부분은 위로 갈수록 커지는 폭을 갖고,
    상기 제 1 게이트 콘택 부분은 위로 갈수록 커지는 폭을 갖는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 게이트 콘택 플러그는 제 1 금속 플러그 및 상기 제 1 금속 플러그의 측벽 상에 배치되는 제 1 베리어 패턴을 포함하되,
    상기 제 1 베리어 패턴은 상기 제 2 게이트 콘택 부분의 상면 및 상기 제 1 게이트 콘택 부분의 하면을 노출하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 콘택 플러그는 제 1 금속 플러그 및 상기 제 1 금속 플러그의 측벽 상에 배치되는 제 1 베리어 패턴을 포함하되,
    상기 제 1 게이트 콘택 부분은 상기 제 1 베리어 패턴에 의해 덮인 제 1 금속 플러그의 하부 부분 및 상기 제 1 베리어 패턴을 포함하고,
    상기 제 2 게이트 콘택 부분은 상기 제 1 베리어 패턴에 의해 노출된 제 1 금속 플러그의 상부 부분을 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 콘택 플러그는 제 1 금속 플러그 및 상기 제 1 금속 플러그의 측벽 상에 배치되는 제 1 베리어 패턴을 포함하되,
    상기 제 1 금속 플러그는 상기 게이트 전극과 접촉하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 소오스/드레인 패턴 상에 배치되는 소오스/드레인 콘택 플러그를 더 포함하되,
    상기 소오스/드레인 콘택 플러그는:
    제 1 소오스/드레인 콘택 부분; 및
    상기 제 1 소오스/드레인 콘택 부분의 상면으로부터 수직 방향으로 돌출된 제 2 소오스/드레인 콘택 부분을 포함하고,
    상기 제 1 소오스/드레인 콘택 부분의 상부 폭은 상기 제 2 소오스/드레인 콘택 부분의 하부 폭보다 큰 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제 1 게이트 콘택 부분의 상기 상면은 상기 제 2 게이트 콘택 부분에 의해 노출된 반도체 소자.
  8. 제 1 항에 있어서,
    제 2 게이트 콘택 부분의 측벽 및 상기 제 1 게이트 콘택 부분의 상기 상면 상에 배치된 베리어 절연막을 더 포함하되,
    상기 베리어 절연막은 상기 제 1 게이트 콘택 부분의 측벽을 노출하는 반도체 소자.
  9. 기판 상에 배치된 게이트 전극;
    상기 게이트 전극의 일측의 상기 기판 상에 배치된 소오스/드레인 패턴; 및
    상기 게이트 전극 상에 배치되는 게이트 콘택 플러그를 포함하되,
    상기 게이트 콘택 플러그는:
    상기 게이트 전극 상의 제 1 금속 플러그; 및
    상기 제 1 금속 플러그의 측벽을 감싸는 제 1 베리어 패턴을 포함하고,
    상기 제 1 금속 플러그는 상기 제 1 베리어 패턴에 의해 노출된 제 1 상부 부분 및 상기 제 1 베리어 패턴에 의해 덮인 제 1 하부 부분을 포함하고,
    단면적 관점에서, 상기 제 1 베리어 패턴은 상기 제 1 금속 플러그의 제 1 측벽 상에 배치되는 제 1 부분 및 상기 제 1 금속 플러그의 상기 제 1 측벽에 대향하는 제 2 측벽 상에 배치되는 제 2 부분을 포함하고,
    단면적 관점에서, 상기 제 1 하부 부분의 최대폭은 상기 제 1 부분과 상기 제 2 부분 사이의 최대 이격 거리와 같은 반도체 소자.
  10. 기판의 상면으로부터 수직 방향으로 돌출된 활성 핀;
    상기 활성 핀을 가로지르는 게이트 패턴;
    상기 게이트 패턴의 일측에 배치되는 소오스/드레인 패턴; 및
    상기 게이트 패턴 상에 배치되는 게이트 콘택 플러그를 포함하되,
    상기 게이트 콘택 플러그는:
    제 1 게이트 콘택 부분; 및
    상기 제 1 게이트 콘택 부분의 상면으로부터 수직 방향으로 돌출된 제 2 게이트 콘택 부분을 포함하고,
    상기 제 1 게이트 콘택 부분의 상부 폭은 상기 제 2 게이트 콘택 부분의 하부 폭보다 큰 반도체 소자.
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