KR102184449B1 - 반도체 소자 - Google Patents

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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L23/53295—Stacked insulating layers

Abstract

본 발명은 반도체 소자에 관한 것으로, 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역의 기판 상의 셀 게이트 패턴, 상기 제2 영역의 기판 상의 더미 게이트 패턴, 상기 제2 영역의 기판 상에서, 상기 더미 게이트 패턴의 상부(over)에 배치되는 저항 패턴, 상기 저항 패턴은 바디 영역 및 상기 바디 영역의 양측의 연결 영역들을 포함하고 및 각각의 상기 연결 영역들에 접속되는 연결 구조체를 포함하되, 상기 더미 게이트 패턴은 상기 바디 영역과 중첩되고, 상기 연결 영역들과는 중첩되지 않는 반도체 소자를 제공한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 상세하게는 전계 효과 트랜지스터 및 저항 패턴을 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 신뢰성 있는 반도체 소자를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 기판 상의 셀 게이트 패턴; 상기 제2 영역의 기판 상의 더미 게이트 패턴; 상기 제2 영역의 기판 상에서, 상기 더미 게이트 패턴의 상부(over)에 배치되는 저항 패턴, 상기 저항 패턴은 바디 영역 및 상기 바디 영역의 양측의 연결 영역들을 포함하고; 및 각각의 상기 연결 영역들에 접속되는 연결 구조체를 포함하되, 상기 더미 게이트 패턴은 상기 바디 영역과 중첩되고, 상기 연결 영역들과는 중첩되지 않는다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 기판 상의 셀 트랜지스터; 상기 제2 영역의 기판 상의 더미 구조체; 상기 셀 트랜지스터 및 상기 더미 구조체를 덮는 하부 층간 절연막; 상기 제1 영역의 하부 층간 절연막 내에 배치되고, 상기 셀 트랜지스터에 접속되는 콘택들; 상기 제2 영역의 상기 하부 층간 절연막 상의 저항 패턴; 및 상기 저항 패턴에 연결되는 연결 비아를 포함하되, 상기 더미 구조체는, 상기 저항 패턴 아래에 배치되고 상기 연결 비아와 연결되는 더미 콘택을 포함한다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 기판 상에 배치되는 셀 게이트 패턴 및 상기 셀 게이트 패턴의 일측의 소스/드레인 영역; 상기 제2 영역의 기판 상의 저항 패턴; 및 상기 셀 게이트 패턴 및 상기 소스/드레인 영역에 각각 연결되는 게이트 콘택 및 소스/드레인 콘택을 포함하고, 상기 저항 패턴은 상기 소스/드레인 및 게이트 콘택들의 상면들보다 높은 레벨에 위치하되, 기 소스/드레인 및 게이트 콘택들의 상기 상면들은 상기 셀 게이트 패턴의 상면과 실질적으로 동일한 높이를 갖는다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 기판 상의 셀 트랜지스터; 상기 제2 영역의 기판 상의 더미 구조체; 상기 셀 트랜지스터 및 상기 더미 구조체를 덮는 하부 층간 절연막; 상기 제1 영역에서, 상기 하부 층간 절연막 내에 배치되고, 상기 셀 트랜지스터에 접속되는 콘택들; 상기 제2 영역에서, 상기 하부 층간 절연막 상에 배치되는 저항 패턴; 및 상기 저항 패턴에 연결되는 연결 비아를 포함하되, 상기 더미 구조체는, 상기 저항 패턴 아래에 배치되고 상기 연결 비아와 중첩되지 않는 더미 게이트 패턴들을 포함한다.
본 발명의 실시예들에 따르면, 더미 게이트 패턴들이 저항 패턴의 연결 영역들 아래에는 제공되지 않기 때문에, 저항 패턴을 관통하는 하부 콘택이 더미 게이트 전극과 접속되는 경우는 발생되지 않는다. 이에 따라, 저항 패턴의 안정된 저항 값을 확보할 수 있고, 결과적으로 반도체 소자의 신뢰성이 증대될 수 있다.
또한, 본 발명의 실시예들에 따르면, 저항 패턴이 소스/드레인 및 게이트 콘택들보다 높은 레렐에 위치하도록 형성되므로, 하부 층간 절연막의 두께를 낮출 수 있고, 더불어 소스/드레인 및 게이트 콘택들의 수직적 길이를 감소시킬 수 있다. 이에 따라, 기생 캐패시턴스가 감소되어 RC 지연이 개선될 수 있으며, 결과적으로 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예들에 따른 반도체 소자의 저항 패턴을 설명하기 위한 평면도들이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 3은 도 2의 I-I', II-II' 및 III-III' 선에 따른 단면도이고, 도 4는 도 2의 IV-IV'에 따른 단면도이다.
도 5는 도 2의 연결 구조체의 변형예를 설명하기 위한 도면으로, 도 2의 I-I', II-II' 및 III-III' 선에 대응하는 단면도이다.
도 6a는 도 2의 제2 영역에 대응하는 평면도이고, 도 6b는 도 6a의 V-V' 선에 따른 단면도이다.
도 7a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 7b는 도 7a의 I-I', II-II' 및 III-III' 선에 따른 단면도이다.
도 8a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 8b는 도 8a의 I-I', II-II' 및 III-III' 선에 따른 단면도이다.
도 9는 도 2의 제2 영역에 대응하는 평면도이다.
도 10 내지 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로서, 도 2의 I-I', II-II' 및 III-III' 선에 대응하는 단면도들이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 2의 I-I', II-II' 및 III-III' 선에 따른 단면도이다.
도 15 및 도 16은 도 2의 III-III' 선에 대응하는 단면도들이다.
도 17은 도 16의 M 부분의 확대도이다.
도 18은 도 14의 연결 구조체의 변형예를 설명하기 위한 도면으로, 도 2의 I-I', II-II' 및 III-III' 선에 대응하는 단면도이다.
도 19 내지 도 21은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로서, 도 2의 I-I', II-II' 및 III-III' 선에 대응하는 단면도들이다.
도 22는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 2의 I-I', II-II' 및 III-III' 선에 따른 단면도이다.
도 23 및 도 24는 도 2의 III-III' 선에 대응하는 단면도들이다.
도 25는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면으로서, 도 2의 I-I', II-II' 및 III-III' 선에 대응하는 단면도이다.
이하 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1a 내지 도 1d는 본 발명의 실시예들에 따른 반도체 소자의 저항 패턴을 설명하기 위한 평면도들이다.
도 1a 내지 도 1d를 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 수동 소자의 일 예로서, 기판 상에 제공되는 저항 패턴(RP)을 포함할 수 있다. 저항 패턴(RP)은 예컨대, 제1 방향(D1) 또는 제1 방향(D1)과 교차하는 제2 방향(D2)의 장축을 갖는 평판 형상을 가질 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
실시예들에 따르면, 저항 패턴(RP)은 길이 방향으로 대향하는 양 단부들에 각각 인접한 한 쌍의 연결 영역들(RP_C)과 이들 사이의 바디 영역(RP_B)을 포함할 수 있다. 연경 영역들(RP_C)의 각각에는 하나 또는 복수의 연결 구조체들(CS)이 배치될 수 있다. 연결 구조체(CS)는 저항 패턴(RP)과 배선들(미도시)과의 전기적 연결을 위해 제공될 수 있다. 일 실시예에 따르면, 연결 구조체(CS)는 연결 비아(Vc) 및 연결 비아(Vc)의 아래에 배치되는 하부 콘택(CC)을 포함할 수 있다. 다른 실시예에 따르면, 연결 구조체(CS)는 연결 비아(Vc)만 포함할 수 있다. 즉, 하부 콘택(CC)은 생략될 수 있다. 연결 구조체(CS)의 자세한 구성은 뒤에서 설명하기로 한다.
기판과 저항 패턴(RP) 사이에 더미 게이트 패턴들(DGP)이 제공될 수 있다. 더미 게이트 패턴들(DGP)은 제1 방향(D1)으로 연장되고, 제2 방향(D2)을 따라 배치될 수 있다. 더미 게이트 패턴들(DGP)은 저항 패턴(RP)이 형성되는 영역과 메모리 셀 또는 로직 회로들이 형성되는 영역의 패턴 밀도 차이를 완화하기 제공될 수 있다. 본 발명의 개념에 따르면, 저항 패턴(RP)의 연결 영역들(RP_C) 아래에는 더미 게이트 패턴들(DGP)이 배치되지 않을 수 있다. 즉, 저항 패턴(RP)의 바디 영역(RP_B)은 더미 게이트 패턴들(DGP)과 중첩되고, 연결 영역들(RP_C)은 더미 게이트 패턴들(DGP)과 중첩되지 않을 수 있다.
일 예로, 도 1a 및 도 1b에 도시된 바와 같이, 저항 패턴(RP)은 제2 방향(D2)의 장축을 갖고, 더미 게이트 패턴들(DGP)은 제1 방향으로(D1)으로 저항 패턴(RP)을 가로지를 수 있다. 이 때, 저항 패턴(RP)의 연결 영역들(RP_C) 아래의 더미 게이트 패턴들(DGP)은 전부 제거(도 1a 참조)되거나, 연결 영역들(RP_C)과 중첩되는 부분만 일부 제거(도 1b 참조)될 수 있다. 즉, 도 1b의 실시예의 경우, 평면적으로 일부의 더미 게이트 패턴들(DGP)은 저항 패턴(RP)의 연결 영역(RP_C)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
다른 예로, 도 1c 및 도 1d에 도시된 바와 같이, 저항 패턴(RP)은 제1 방향(D1)의 장축을 갖고, 더미 게이트 패턴들(DGP)은 저항 패턴(RP)과 나란하게 제1 방향으로(D1)으로 연장될 수 있다. 이 때, 저항 패턴(RP) 아래의 더미 게이트 패턴들(DGP)은, 바디 영역(RP_B)과 중첩되는 부분을 제외한 나머지 부분이 전부 제거(도 1c 참조)되거나, 연결 영역들(RP_C)과 중첩되는 부분만 부분적으로 제거(도 1d 참조)될 수 있다. 즉, 도 1d의 실시예의 경우, 평면적으로 일부의 더미 게이트 패턴들(DGP)은 바디 영역(RP_B) 아래의 더미 게이트 패턴들(DGP)과 연결 영역(RP_C)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
일 실시예에 따르면, 기판과 더미 게이트 패턴들(DGP) 사이에 활성 패턴들(AP)이 배치될 수 있다. 활성 패턴들(AP)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있으며, 제1 방향(D1)을 따라 배치될 수 있다. 즉, 활성 패턴들(AP)은 더미 게이트 패턴들(DGP)과 서로 교차(예컨대, 직교)할 수 있다. 활성 패턴들(AP)은 기판의 상면에 수직한 제3 방향(D3)으로 돌출된 형태를 가질 수 있다. 도시된 바와 달리, 다른 실시예에 따르면, 활성 패턴들(AP)은 생략될 수 있다.
본 발명의 실시예들에 따르면, 연결 구조체(CS)가 배치되는 저항 패턴(RP)의 연결 영역들(RP_C) 아래에 더미 게이트 패턴들(DGP)이 배치되지 않음에 따라, 연결 구조체(CS)와 더미 게이트 패턴들(DGP)이 서로 접속되는 것이 방지될 수 있다. 이에 따라, 저항 패턴의 안정된 저항 값의 확보가 가능할 수 있다. 이하, 상술한 배치 관계를 갖는 저항 패턴 및 더미 게이트 패턴들을 포함하는 반도체 소자에 대해 상세히 설명한다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 3은 도 2의 I-I', II-II' 및 III-III' 선에 따른 단면도이고, 도 4는 도 2의 IV-IV'에 따른 단면도이다. 도 5는 도 2의 연결 구조체의 변형예를 설명하기 위한 도면으로, 도 2의 I-I', II-II' 및 III-III' 선에 대응하는 단면도이다. 도 6a는 도 2의 제2 영역에 대응하는 평면도이고, 도 6b는 도 6a의 V-V' 선에 따른 단면도이다.
도 2 내지 도 4를 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(100)이 제공된다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 제1 영역(R1)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 형성되는 로직 셀 영역의 일부이거나, 데이터를 저장하기 위한 복수의 메모리 셀들(예컨대, 에스램(SRAM) 셀)이 형성되는 메모리 셀 영역의 일부일 수 있다. 예컨대, 제1 영역(R1)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. PMOSFET 영역(PR)은 P형 트랜지스터들이 배치되는 활성 영역일 수 있고, NMOSFET 영역(NR)은 N형 트랜지스터들이 배치되는 활성 영역일 수 있다. 실시예들에 따르면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 복수 개로 제공되어, 제1 방향(D1)을 따라 배열될 수 있다.
제2 영역(R2)은 수동 소자(passive element)가 형성되는 영역일 수 있다. 본 발명에서, 수동 소자는 저항체일 수 있다. 즉, 제2 영역(R2)은 반도체 소자의 집적회로 내에 포함된 저항 영역일 수 있다.
각 영역들(R1, R2)의 기판(100) 상에 활성 패턴들(AP1, AP2)이 제공될 수 있다. 구체적으로, 제1 영역(R1)의 각 활성 영역들(NR, PR) 상에 제1 활성 패턴들(AP1)이 배치될 수 있다. 제1 활성 패턴들(AP1)은 제1 방향(D1)을 따라 배치되고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 각 활성 영역들(NR, PR)의 제1 활성 패턴들(AP1)은 실질적으로 동일한 간격으로 서로 이격될 수 있다. 제1 활성 패턴들(AP1)은, 기판(100)의 상면으로부터 제1 및 제2 방향들(D1, D2) 모두에 수직한 제3 방향(D3)으로 돌출될 수 있다. 제1 활성 패턴들(AP1)은 기판(100)의 일부이거나, 기판(100) 상에 형성된 에피층일 수 있다. 각 활성 영역들(NR, PR) 상에 3개의 제1 활성 패턴들(AP1)이 배치되는 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
제2 영역(R2)의 기판(100) 상에, 제1 방향(D1)을 따라 배치되고 제2 방향(D2)으로 연장되는 라인 형태를 갖는 제2 활성 패턴들(AP2)이 제공될 수 있다. 제2 활성 패턴들(AP2)은 실질적으로 동일한 간격으로 서로 이격될 수 있으며, 기판(100)의 상면으로부터 제3 방향(D3)으로 돌출될 수 있다. 제2 활성 패턴들(AP2)은 기판(100)의 일부이거나, 기판(100) 상에 형성된 에피층일 수 있다.
기판(100) 상에 소자분리 패턴들(ST)이 배치될 수 있다. 소자 분리 패턴들(ST)은 제1 영역(R1) 상에 배치되는 제1 및 제2 소자 분리 패턴들(ST1, ST2)과, 제2 영역(R2) 상에 배치되는 제3 소자 분리 패턴들(ST3)을 포함할 수 있다. 제1 소자분리 패턴(ST1)은 NMOSFET 영역(NR)과 PMOSFET 영역(PR) 사이에 배치되어, 이들을 분리할 수 있다. 제2 소자분리 패턴들(ST2)은 제1 활성 패턴들(AP1)의 양측에 배치되고, 제1 활성 패턴들(AP1)의 상부를 노출할 수 있다. 노출된 제1 활성 패턴들(AP1)의 상부는 제1 활성 핀들(AF1)로 정의될 수 있다. 즉, 제1 활성 핀들(AF1)은 제2 소자분리 패턴들(ST2) 사이로 돌출된 핀 형상을 가질 수 있다. 제3 소자 분리 패턴들(ST3)은 제2 활성 패턴들(AP2)의 양측에 배치되고, 제2 활성 패턴들(AP2)의 상부를 노출할 수 있다. 노출된 제2 활성 패턴들(AP2)의 상부는 제2 활성 핀들(AF2)로 정의될 수 있으며, 제3 소자 분리 패턴들(ST3) 사이로 돌출된 핀 형상을 가질 수 있다. 제1 내지 제3 소자분리 패턴들(ST1, ST2, ST3)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다.
일 실시예에 따르면, 제1 소자 분리 패턴(ST1)의 두께는 제2 및 제3 소자 분리 패턴들(ST2, ST3)의 두께보다 클 수 있다. 즉, 제1, 제2, 및 제3 소자 분리 패턴들(ST1, ST2, ST3)의 상면들은 실질적으로 동일한 높이에 위치하는 반면, 제1 소자 분리 패턴(ST1)의 하면은 제2 및 제3 소자 분리 패턴들(ST2, ST3)의 하면들 보다 낮을 수 있다. 이 경우, 제1 소자 분리 패턴(ST1)은 제2 및 제3 소자 분리 패턴들(ST2, ST3)과 별도의 공정에 의하여 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 제1 내지 제3 소자분리 패턴들(ST1, ST2, ST3)은 예컨대, 실리콘 산화물을 포함할 수 있다.
기판(100) 상에, 활성 패턴들(AP1, AP2)과 교차하여 제1 방향(D1)으로 연장하는 게이트 패턴들(CGP, DGP)이 배치될 수 있다. 게이트 패턴들(CGP, DGP)은 제1 영역(R1) 상에 배치되는 셀 게이트 패턴(CGP)과, 제2 영역(R2) 상에 배치되는 더미 게이트 패턴(DGP)을 포함할 수 있다. 셀 게이트 패턴(CGP)은 제1 활성 패턴들(AP1)을 가로지르며, 제1 활성 핀들(AF1)의 상면 및 측벽들을 덮을 수 있다. 일 예로, 셀 게이트 패턴(CGP)은 제1 방향(D1)으로 연장되어 NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 모두 가로지를 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 셀 게이트 패턴(CGP)은 복수 개로 제공될 수 있으며, 복수 개의 셀 게이트 패턴들(CGP)은 제2 방향(D2)을 따라 배치될 수 있다.
셀 게이트 패턴들(CGP)의 각각은, 기판(100) 상에 차례로 적층된 게이트 절연 패턴(GD), 게이트 전극(GE), 및 게이트 캡핑 패턴(GC)을 포함할 수 있다. 게이트 절연 패턴(GD)은 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 게이트 전극(GE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 캡핑 패턴(GC)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 셀 게이트 패턴(CGP)의 측벽들 상에 게이트 스페이서들(SP)이 배치될 수 있다. 게이트 스페이서들(SP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 게이트 절연 패턴(GD)은 게이트 전극들(GE)의 각각과 게이트 스페이서들(SP) 사이로 연장될 수 있다. 셀 게이트 패턴들(CGP)의 아래에 위치하고, 평면적으로 셀 게이트 패턴들(CGP)과 중첩하는 제1 활성 핀들(AF1)은 채널 영역들(CH)로 이용될 수 있다.
더미 게이트 패턴(DGP)은 제1 방향(D1)으로 연장되어 제2 활성 패턴들(AP2)을 가로지를 수 있다. 즉, 더미 게이트 패턴(DGP)은 제2 활성 핀들(AF2)의 상면 및 측벽들을 덮을 수 있다. 더미 게이트 패턴(DGP)은 복수 개로 제공될 수 있으며, 복수 개의 더미 게이트 패턴들(DGP)은 제2 방향(D2)을 따라 배치될 수 있다. 더미 게이트 패턴들(DGP)의 개수, 길이 또는 그가 배치되는 영역에는 제한이 있을 수 있다. 이에 대해서는 뒤에서 자세히 설명한다.
더미 게이트 패턴들(DGP)은 셀 게이트 패턴들(CGP)과 동일한 구조적 특징을 가질 수 있다. 예컨대, 더미 게이트 패턴들(DGP)의 각각은 제2 영역(R2)의 기판(100) 상에 차례로 적층된 더미 절연 패턴(DD), 더미 게이트 전극(DG) 및 더미 캡핑 패턴(DC)을 포함할 수 있다. 더미 절연 패턴(DD), 더미 게이트 전극(DG) 및 더미 캡핑 패턴(DC)은 각각 게이트 절연 패턴(GD), 게이트 전극(GE) 및 게이트 캡핑 패턴(GC)과 동일한 방법 및 동일한 물질로 형성될 수 있다. 더미 게이트 패턴들(DGP)의 측벽들 상에는 게이트 스페이서들(SP)이 배치될 수 있다.
셀 게이트 패턴들(GP)의 양측의 제1 활성 패턴들(AP1)에 소스/드레인 영역들(SD)이 제공될 수 있다. 일 실시예에 따르면, 도 3에 도시된 바와 같이, 소스/드레인 영역들(SD)은 제1 활성 패턴들(AP1)을 시드로 하여 성장된 에피택시얼층들일 수 있다. 이 경우, PMOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 채널 영역(CH)에 압축성 스트레인(compressive strain)을 인가하도록 구성될 수 있고, NMOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 채널 영역(CH)에 인장성 스트레인(tensile strain)을 인가하도록 구성될 수 있다. 일 예로, PMOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 실리콘 게르마늄(SiGe)을 포함할 수 있고, NMOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 실리콘(Si) 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 다른 실시예에 따르면, 도 3에 도시된 바와 달리, 소스/드레인 영역들(SD)은 셀 게이트 패턴(GP)의 양 측의 제1 활성 핀들(AF1) 내에 제공되는 불순물 영역들일 수 있다. PMOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, NMOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다. 상술한 셀 게이트 패턴들(GP) 및 소스/드레인 영역들(SD)은 제1 영역(R1)의 셀 트랜지스터들을 구성할 수 있다.
기판(100) 상에, 소스/드레인 영역들(SD) 및 게이트 스페이서들(SP)의 측벽들을 덮는 제1 층간 절연막(110)이 배치될 수 있다. 제1 층간 절연막(110)은 셀 및 더미 게이트 패턴들(CGP, DGP)의 상면들(즉, 게이트 캡핑 패턴(GC) 및 더미 캡핑 패턴(DC)의 상면들)을 노출할 수 있다. 예컨대, 제1 영역(R1)의 제1 층간 절연막(110)의 상면은 셀 게이트 패턴들(CGP)의 상면과 공면을 이룰 수 있고, 제2 영역(R2)의 제1 층간 절연막(110)의 상면은 더미 게이트 패턴들(DGP)의 상면과 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 셀 및 더미 게이트 패턴들(CGP, DGP)의 상면들을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 제1 및 제2 층간 절연막들(110, 120)의 각각은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제1 및 제2 층간 절연막들(110, 120)은 하부 층간 절연막(ILD_L)으로 정의될 수 있다.
셀 게이트 패턴들(CGP)의 양 측에, 제1 및 제2 층간 절연막들(110, 120)을 관통하여 소스/드레인 영역들(SD)과 전기적으로 연결되는 소스/드레인 콘택들(CA)이 배치될 수 있다. 하나의 소스/드레인 콘택(CA)은 하나의 소스/드레인(SD)과 연결되거나, 또는 복수 개의 소스/드레인들(SD)과 공통으로 연결될 수 있으며, 특별히 제한되는 것은 아니다. 평면적 관점에서, 소스/드레인 콘택들(CA)은 제1 방향(D1)으로 연장되는 바(bar) 형상을 가질 수 있다. 소스/드레인 콘택들(CA)은 도핑된 반도체 물질(예를 들어, 도핑된 폴리 실리콘막), 금속 질화막(예를 들어, 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막) 및 금속막(예를 들어, 텅스텐, 티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다. 도시하지는 않았지만, 각각의 소스/드레인 콘택들(CA)과 각각의 소스/드레인 영역들(SD) 사이에 금속 실리사이드막이 개재될 수 있다. 금속 실리사이드막은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
각각의 셀 게이트 패턴들(CGP) 상에, 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(CB)이 배치될 수 있다. 게이트 콘택(CB)은 제2 층간 절연막(120) 및 게이트 캡핑 패턴(GC)을 관통하여 게이트 전극(GE)에 접속될 수 있다. 도면에 도시된 바와 같이, 게이트 콘택(CB)은 제1 소자 분리 패턴(ST1) 상에 형성될 수 있으나, 이에 한정되지 않는다. 게이트 콘택(CB)은 소스/드레인 콘택들(CA)과 동일한 물질을 포함할 수 있다. 즉, 게이트 콘택(CB)은 도핑된 반도체 물질(예를 들어, 도핑된 폴리 실리콘막), 금속 질화물(예를 들어, 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막) 및 금속막(예를 들어, 텅스텐, 티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 소스/드레인 및 게이트 콘택들(CA, CB)의 상면들은 제1 영역(R1)의 제2 층간 절연막(120)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 즉, 소스/드레인 및 게이트 콘택들(CA, CB)의 상면들은 제1 영역(R1)의 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다. 그리고, 소스/드레인 콘택들(CA)의 하면들(BSa)은 게이트 콘택(CB)의 하면(BSb) 보다 낮은 높이를 가질 수 있다.
제2 층간 절연막(120) 상에, 식각 정지막(ESL)을 개재하여 제3 층간 절연막(130)이 배치될 수 있다. 식각 정지막(ESL)은 실리콘 질화막, 실리콘 탄화질화막 또는 알루미늄 질화막을 포함할 수 있다. 제3 층간 절연막(130)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 또는 실리콘 산화막보다 유전상수가 낮은 저유전막을 포함할 수 있다. 제3 층간 절연막(130)은 상부 층간 절연막(ILD_U)으로 정의될 수 있다.
제1 영역(R1)의 제3 층간 절연막(130) 상에, 소스/드레인 콘택들(CA) 또는 게이트 콘택(CB)에 전기적으로 연결되는 제1 및 제2 배선들(Ma, Mb)이 배치될 수 있다. 예컨대, 하나의 제1 배선(Ma)은, 제1 영역(R1)에서 제3 층간 절연막(130) 및 식각 정지막(ESL)을 관통하는 제1 비아(Va)를 통해 어느 하나의 소스/드레인 콘택(CA)에 전기적으로 연결될 수 있다. 하나의 제2 배선(Mb)은, 제1 영역(R1)에서 제3 층간 절연막(130) 및 식각 정지막(ESL)을 관통하는 제2 비아(Vb)를 통해 어느 하나의 게이트 콘택(CB)에 전기적으로 연결될 수 있다. 이로써, 제1 배선(Ma)은 제1 비아(Va) 및 소스/드레인 콘택(CA)을 통하여 어느 하나의 소스/드레인 영역(SD)에 전압을 인가할 수 있고, 제2 배선(Mb)은 제2 비아(Vb) 및 게이트 콘택(CB)을 통하여 어느 하나의 게이트 전극(GE)에 전압을 인가할 수 있다. 제1 및 제2 비아들(Va, Vb)과 제1 및 제2 배선들(Ma, Mb)은 금속 물질, 예컨대 구리를 포함할 수 있다.
본 발명의 실시예들에 따르면, 제2 영역(R2)의 제1 층간 절연막(110) 상에 저항 패턴(RP)이 배치될 수 있다. 본 실시예에서, 저항 패턴(RP)은 제2 영역(R2)의 제2 층간 절연막(120) 내에 배치된다. 저항 패턴(RP)은 평판 형상을 가질 수 있으나, 이에 한정되지 않는다.
일 실시예에 따르면, 저항 패턴(RP)은 제2 활성 패턴들(AP2)이 연장되는 방향(달리 얘기하면, 더미 게이트 패턴들(DGP)이 배치되는 방향, 즉, 제2 방향(D2))으로 장축을 갖는 직사각형의 평면 형상을 가질 수 있다. 저항 패턴(RP)은, 도 2에 도시된 바와 같이, 바디 영역(RP_B)과 바디 영역(RP_B)의 양단으로부터 각각 연장되는 연결 영역들(RP_C)을 포함할 수 있다. 즉, 연결 영역들(RP_C)은 바디 영역(RP_B)을 사이에 두고 제2 방향(D2)(즉, 저항 패턴(RP)의 길이 방향)으로 서로 이격될 수 있다. 바디 영역(RP_B)은 더미 게이트 패턴들(DGP)과 중첩될 수 있다. 즉, 더미 게이트 패턴들(DGP)은 바디 영역(RP_B)의 아래에 배치될 수 있다. 반면에, 더미 게이트 패턴들(DGP)은 연결 영역들(RP_C) 아래에는 배치되지 않을 수 있다. 본 예에서, 저항 패턴(RP)과 더미 게이트 패턴들(DGP)의 배치 관계는 도 1a에서 설명한 바와 실질적으로 동일할 수 있다. 이와 달리, 저항 패턴(RP)과 더미 게이트 패턴들(DGP)은 도 1b에 도시된 바와 같은 배치 관계를 가질 수도 있다. 바디 영역(RP_B) 아래에 2개의 더미 게이트 패턴들(DGP)이 배치되는 것으로 도시되었으나, 이에 한정되지 않는다. 더미 게이트 패턴(DGP)의 개수는 바디 영역(RP_B)의 제2 방향(D2)의 길이에 상응할 수 있다. 즉, 바디 영역(RP_B)의 제2 방향(D2)의 길이가 길수록, 더미 게이트 패턴(DGP)의 개수는 많아질 수 있다.
저항 패턴(RP)은 금속 또는 금속 화합물을 포함할 수 있다. 예컨대, 저항 패턴(RP)은 텅스텐, 티타늄, 탄탄륨 또는 이들의 화합물을 포함할 수 있다. 바람직하게, 저항 패턴(RP)은 티타늄 질화막을 포함할 수 있다. 이 경우, 저항 패턴(RP)은, 텅스텐 실리사이드로 형성되는 경우보다 상대적으로 낮은 비저항을 가질 수 있으며, 이에 따라 얇은 두께를 갖도록 구현될 수 있다.
저항 패턴(RP)과 제1 층간 절연막(110) 사이에 버퍼 절연 패턴(BF)이 배치될 수 있고, 저항 패턴(RP)의 상면 상에는 하드 마스크 패턴(HM)이 배치될 수 있다. 버퍼 절연 패턴(BF) 및 하드 마스크 패턴(HM)은 저항 패턴(RP)과 실질적으로 동일한 평면 형상을 가질 수 있다. 버퍼 절연 패턴(BF)은 예컨대, 실리콘 산화막을 포함할 수 있고, 하드 마스크 패턴(HM)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 순차적으로 적층된 버퍼 절연 패턴(BF), 저항 패턴(RP), 및 하드 마스크 패턴(HM)은 저항 구조체(RS)로 정의될 수 있다. 다른 실시예에 따르면, 버퍼 절연 패턴(BF) 및/또는 하드 마스크 패턴(HM)은 생략될 수 있다.
각각의 연결 영역들(RP_C) 상에는 연결 구조체(CS)가 배치될 수 있다. 연결 구조체(CS)는, 제2 영역(R2)의 제3 층간 절연막(130) 상에 배치되는 어느 하나의 제3 배선(Mc)과 저항 패턴(RP)을 전기적으로 연결시킬 수 있다. 연결 구조체(CS)는 하부 콘택(CC) 및 하부 콘택(CC) 상에 배치되는 적어도 하나의 연결 비아(Vc)를 포함할 수 있다. 하부 콘택(CC)은 제2 영역(R2)의 제2 층간 절연막(120) 내에 배치되어 저항 패턴(RP)의 연결 영역(RP_C)에 접속될 수 있다. 일 실시예에 따르면, 하부 콘택(CC)은 저항 구조체(RS)를 전부 관통하는 구조를 가질 수 있다. 즉, 하부 콘택(CC)은 제2 층간 절연막(120) 및 저항 구조체(RS)를 관통하여 제1 층간 절연막(110) 내로 연장될 수 있다. 이에 따라, 하부 콘택(CC)의 측벽들은 저항 패턴(RP)과 직접 접할 수 있다. 평면적 관점에서, 하부 콘택(CC)은 제2 방향(D2)(즉, 더미 게이트 패턴(DGP)의 길이 방향과 교차하는 방향)으로 연장되는 바 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에 따르면, 하부 콘택(CC)이 배치되는 하부 콘택 홀은 게이트 콘택(CB)이 배치되는 게이트 콘택 홀과 동시에 형성될 수 있다. 이에 따라, 하부 콘택(CC)의 하면(BSc1)은, 도 3에 도시된 바와 같이, 게이트 콘택(CB)의 하면(BSb)에 상응하는 높이를 가질 수 있다.
연결 비아(Vc)는 하부 콘택(CC) 상에 배치될 수 있다. 연결 비아(Vc)는, 제2 영역(R2)에서 제3 층간 절연막(130) 및 식각 정지막(ESL)을 관통하여 하부 콘택(CC)에 접속될 수 있다. 이로써, 하나의 제3 배선(Mc)은 연결 구조체(CS)를 통해 저항 패턴(RP)의 일 연결 영역(RP_C)에 전기적으로 연결될 수 있다. 일 실시예에 따르면, 하나의 하부 콘택(CC) 상에 복수 개의 연결 비아들(Vc)이 배치될 수 있다. 하나의 하부 콘택(CC) 상에 배치되는 복수 개의 연결 비아들(Vc)은 하나의 제3 배선(Mc)에 공통으로 연결될 수 있다. 또한, 하나의 연결 영역(RP_C) 상에 복수 개의 연결 구조체들(CS)이 배치될 수 있다. 하나의 연결 영역(RP_C) 상에 배치되는 복수의 연결 구조체들(CS)은 하나의 제3 배선(Mc)에 공통으로 연결될 수 있다. 연결 비아(Vc)는 제1 및 제2 비아들(Va, Vb)과 동일한 물질을 포함할 수 있고, 제3 배선(Mc)은 제1 및 제2 배선들(Ma, Mb)과 동일한 물질을 포함할 수 있다.
다른 실시예에 따르면, 도 5에 도시된 바와 같이, 하부 콘택(CC)은 생략될 수 있다. 즉, 연결 구조체(CS)는 연결 비아(Vc)로만 구성될 수 있다. 이 때, 연결 비아(Vc)는 저항 패턴(RP)을 수직적으로 전부 관통하여 저항 패턴(RP)의 하면 아래로 연장될 수 있다.
제2 영역(R2)에 제공되는 더미 게이트 패턴들(DGP)은, 패턴 밀도 차이에 따라 발생되는 제1 영역(R1)과 제2 영역(R2) 간의 단차를 완화시키기 위해 제공될 수 있다. 일반적으로, 더미 게이트 패턴들(DGP)은 저항 패턴(RP)의 연결 영역들(RP_C) 아래에도 배치될 수 있다. 이 경우, 도 6a 및 도 6b에 도시된 바와 같이, 저항 패턴(RP)을 관통하여 제1 층간 절연막(110) 내로 연장된 연결 구조체(CS), 즉, 하부 콘택(CC)의 하단이 더미 게이트 전극(DG)과 접속하여 쇼트(short)가 발생될 수 있다. 이는 저항 패턴(RP)의 저항 값의 왜곡을 초래할 수 있다. 그러나, 본 발명의 실시예들에 따르면, 더미 게이트 패턴들(DGP)이 저항 패턴(RP)의 연결 영역들(RP_C) 아래에는 제공되지 않기 때문에, 하부 콘택(CC)이 더미 게이트 전극(DG)과 접속되는 경우는 발생되지 않는다. 이에 따라, 저항 패턴(RP)의 안정된 저항 값을 확보할 수 있고, 결과적으로 반도체 소자의 신뢰성이 증대될 수 있다.
도 7a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 7b는 도 7a의 I-I', II-II' 및 III-III' 선에 따른 단면도이다. 본 실시예의 반도체 소자는 연결 구조체의 구성을 일부 달리하는 것을 제외하면 도 2 내지 도 4의 실시예와 실질적으로 동일할 수 있다. 설명의 간소화를 위해 차이점을 위주로 설명한다.
도 7a 및 도 7b를 참조하면, 하부 콘택(CC)은 제1 방향(D1)(즉, 더미 게이트 패턴(DGP)의 길이 방향에 평행한 방향)으로 연장되는 바 형상을 가질 수 있다. 하나의 하부 콘택(CC) 상에는 하나 또는 복수의 연결 비아들(Vc)이 배치될 수 있다. 하부 콘택(CC)이 배치되는 하부 콘택 홀은 소스/드레인 콘택(CA)이 배치되는 소스/드레인 콘택 홀과 동시에 형성될 수 있다. 이에 따라, 하부 콘택(CC)의 하면(BSc2)은, 도 7b에 도시된 바와 같이, 소스/드레인 콘택(CA)의 하면(BSa)에 상응하는 높이를 가질 수 있다. 이 경우, 하부 콘택(CC)의 하면(BSc2)은 소스/드레인 콘택(CA)의 하면(BSa)보다 높고, 게이트 콘택(CB)의 하면(BSb)보다 낮을 수 있다. 그 외 구성들은 도 2 내지 도 4를 참조하여 설명한 바와 실질적으로 동일, 유사할 수 있으므로 상세한 설명은 생략한다.
도 8a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 8b는 도 8a의 I-I', II-II' 및 III-III' 선에 따른 단면도이다. 본 실시예의 반도체 소자는 더미 게이트 패턴들이 필드 상에 형성되는 것을 제외하면 도 2 내지 도 4의 실시예와 실질적으로 동일할 수 있다. 설명의 간소화를 위해 차이점을 위주로 설명한다.
도 8a 및 도 8b를 참조하면, 더미 게이트 패턴들(DGP)은 필드 영역, 즉, 제3 소자 분리 패턴들(ST3) 상에 배치될 수 있다. 즉, 제2 영역(R2)의 제2 활성 패턴들(AP2)은 생략될 수 있다. 이 경우, 제3 소자 분리 패턴들(ST3)의 두께는 제1 소자 분리 패턴(ST1)의 두께와 실질적으로 동일하고, 제2 소자 분리 패턴들(ST2)의 두께보다 클 수 있다. 그 외 구성들은 도 2 내지 도 4를 참조하여 설명한 바와 실질적으로 동일, 유사할 수 있으므로 상세한 설명은 생략한다.
도 9는 도 2의 제2 영역에 대응하는 평면도이다. 본 실시예에서, 제1 영역(R1)의 구성은 도 2 내지 도 4를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 제2 영역(R2)의 구성은 저항 패턴과 더미 게이트 패턴들의 배치 관계를 달리하는 것을 제외하고 도 2 내지 도 4의 실시예와 실질적으로 동일할 수 있다. 설명의 간소화를 위해 차이점을 위주로 설명한다.
도 9를 참조하면, 저항 패턴(RP)은 제2 활성 패턴들(AP2)이 배치되는 방향(달리 얘기하면, 더미 게이트 패턴들(DGP)의 길이 방향, 즉, 제1 방향(D1))으로 장축을 갖는 직사각형의 평면 형상을 가질 수 있다. 연결 영역들(RP_C)은 바디 영역(RP_B)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 연결 구조체들(CS)은 연결 영역들(RP_C) 상에 각각 배치될 수 있으며, 제1 방향(D1)으로 서로 이격될 수 있다. 연결 구조체들(CS)의 각각은 하부 콘택(CC) 및 하부 콘택(CC) 상에 배치되는 하나 또는 복수의 연결 비아들(Vc)을 포함할 수 있다.
더미 게이트 패턴들(DGP)은 바디 영역(RP_B) 아래에 배치되는 반면, 연결 영역들(RP_C) 아래에는 배치되지 않을 수 있다. 본 예에서, 저항 패턴(RP)과 더미 게이트 패턴들(DGP)의 배치 관계는 도 1c에서 설명한 바와 실질적으로 동일할 수 있다. 이와 달리, 저항 패턴(RP)과 더미 게이트 패턴들(DGP)은 도 1d에 도시된 바와 같은 배치 관계를 가질 수도 있다. 더미 게이트 패턴들(DGP)의 개수는 바디 영역(RP_B)의 제2 방향(D2)의 폭에 의해 제한될 수 있고, 더미 게이트 패턴들(DGP)의 길이는 바디 영역(RP_B)의 제1 방향(D1)의 길이에 의해 제한될 수 있다. 이에 따라, 더미 게이트 패턴들(DGP)는 제1 방향(D1)으로 연장되는 바 형상을 가질 수 있다.
도 10 내지 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로서, 도 2의 I-I', II-II' 및 III-III' 선에 대응하는 단면도들이다. 설명의 간소화를 위해, 중복되는 구성의 상세한 설명은 생략한다.
도 2 및 도 10을 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(100)이 제공된다. 기판(100)은 반도체 기판일 수 있다. 제1 영역(R1)은 로직 셀 영역의 일부이거나 메모리 셀 영역의 일부일 수 있다. 제2 영역(R2)은 수동 소자(passive element)가 형성되는 영역일 수 있다. 본 발명에서, 수동 소자는 저항체일 수 있다. 즉, 제2 영역(R2)은 반도체 소자의 집적회로 내에 포함된 저항 영역일 수 있다.
제1 영역(R1)의 기판(100) 상에 제1 활성 패턴들(AP1)이 형성되고, 제2 영역(R2)의 기판(100) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)을 따라 배치되고, 제2 방향(D2)으로 연장되는 라인 형태를 갖도록 형성될 수 있다. 일 실시예에 따르면, 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 상부를 패터닝하여 형성될 수 있다. 다른 실시예에 따르면, 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100) 상에 에피택시얼층을 형성하고, 이를 패터닝하여 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 상면으로부터 제3 방향(D3)으로 돌출된 핀 형상을 가질 수 있다.
제1 영역(R1)의 기판(100) 상에 제1 및 제2 소자 분리 패턴들(ST1, ST2)이 형성될 수 있다. 제1 소자 분리 패턴(ST1)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 제1 방향(D1)으로 분리할 수 있다. 예컨대, 제1 활성 패턴들(AP1) 중의 일부는 PMOSFET 영역(PR)을 구성할 수 있고, 다른 일부는 NMOSFET 영역(NR)을 구성할 수 있다. 제2 소자 분리 패턴들(ST2)은 제1 활성 패턴들(AP1)의 상부를 노출할 수 있으며, 노출된 제1 활성 패턴들(AP1)의 상부는 제1 활성 핀들(AF1)로 정의될 수 있다. 제2 영역(R2)의 기판(100) 상에 제3 소자 분리 패턴들(ST3)이 형성될 수 있다. 제3 소자 분리 패턴들(ST3)은 제2 활성 패턴들(AP2)의 상부를 노출할 수 있으며, 노출된 제2 활성 패턴들(AP2)의 상부는 제2 활성 핀들(AF2)로 정의될 수 있다. 제1 소자 분리 패턴(ST1)은 제2 및 제3 소자 분리 패턴들(ST2, ST3) 보다 두껍게 형성될 수 있다. 이 경우, 제1 소자 분리 패턴(ST1)은 제2 및 제3 소자 분리 패턴들(ST2, ST3)과 별도의 공정에 의하여 형성될 수 있다. 상기 별도의 공정은 PMOSFET 영역(PR)과 NMOSFET 영역(NR) 사이의 더미 활성 패턴들(즉, 제1 활성 패턴들(AP1)의 일부)을 제거하는 것 및 상기 더미 활성 패턴들의 제거 공정에 의해 형성된 트렌치 내에 절연막을 채우는 것을 포함할 수 있다.
다른 실시예에 따르면, 도시된 바와 달리, 제2 활성 패턴들(AP2)은 제거될 수 있다. 예컨대, 제2 활성 패턴들(AP2)의 제거는 상기 더미 활성 패턴들의 제거 공정과 동시에 수행될 수 있다. 이 경우, 제3 소자 분리 패턴들(ST3)은, 도 8a 및 도 8b를 참조하여 설명한 바와 같이, 제1 소자 분리 패턴(ST1)의 두께와 실질적으로 동일하고, 제2 소자 분리 패턴들(ST2)의 두께보다 큰 두께를 갖도록 형성될 수 있다.
도 2 및 도 11을 참조하면, 제1 영역(R1)의 기판(100) 상에 제1 활성 패턴들(AP1)과 교차하여 제1 방향(D1)으로 연장되는 셀 게이트 패턴들(CGP)이 형성되고, 제2 영역(R2)의 기판(100) 상에 제2 활성 패턴들(AP2)과 교차하여 제1 방향(D1)으로 연장되는 더미 게이트 패턴들(DGP)이 형성될 수 있다.
셀 게이트 패턴들(CGP)의 각각은 제1 영역(R1)의 기판(100) 상에 차례로 적층된 게이트 절연 패턴(GD), 게이트 전극(GE), 및 게이트 캡핑 패턴(GC)을 포함할 수 있다. 게이트 절연 패턴(GD)은 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 게이트 전극(GE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 캡핑 패턴(GC)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 셀 게이트 패턴은 희생 게이트 패턴을 이용하는 게이트 라스트 공정에 의해 형성될 수 있다. 예컨대, 셀 게이트 패턴을 형성하는 것은, 제1 활성 패턴들(AP1)을 가로지르는 희생 게이트 패턴(미도시)을 형성하는 것, 희생 게이트 패턴(미도시)의 양 측벽에 게이트 스페이서들(SP)을 형성하는 것, 희생 게이트 패턴(미도시)을 제거하여 게이트 스페이서들(SP) 사이에서 제1 활성 패턴들(AP1)을 노출시키는 게이트 영역을 정의하는 것, 및 게이트 영역 내에 게이트 절연 패턴(GD), 게이트 전극(GE), 및 게이트 캡핑 패턴(GC)을 차례로 형성하는 것을 포함할 수 있다.
더미 게이트 패턴들(DGP)은, 셀 게이트 패턴들(CGP)과 실질적으로 동일한 방법 및 동일한 물질로 형성될 수 있다. 이에 따라, 더미 게이트 패턴들(DGP)은 셀 게이트 패턴들(CGP)과 동일한 구조적 특징을 갖도록 형성될 수 있다. 예컨대, 더미 게이트 패턴들(DGP)의 각각은 제2 영역(R2)의 기판(100) 상에 차례로 적층된 더미 절연 패턴(DD), 더미 게이트 전극(DG) 및 더미 캡핑 패턴(DC)을 포함할 수 있다. 더미 절연 패턴(DD), 더미 게이트 전극(DG) 및 더미 캡핑 패턴(DC)은 각각 게이트 절연 패턴(GD), 게이트 전극(GE) 및 게이트 캡핑 패턴(GC)과 동일한 물질로 형성될 수 있다. 한편, 본 발명의 개념에 따르면, 더미 게이트 패턴들(DGP)의 개수, 길이 및/또는 배치 영역은, 뒤에 형성될 저항 패턴(RP)을 고려하여 특정하게 제한될 수 있다.
셀 게이트 패턴들(CGP)의 양측의 제1 활성 패턴들(AP1) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD)은 셀 게이트 패턴들(CGP) 아래의 채널 영역들(CH)에 스트레인을 인가하도록 형성될 수 있다. 예컨대, 소스/드레인 영역들(SD)을 형성하는 것은, 상기 희생 게이트 패턴(미도시)의 양측의 제1 활성 패턴들(AP1)의 상부들(즉, 제1 활성 핀들(AF1)의 부분들)을 제거하는 것, 및 상기 상부들이 제거된 제1 활성 패턴들(AP1)을 시드로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 이 경우, PMOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 채널 영역들(CH)에 압축성 스트레인(compressive strain)를 인가하도록 형성될 수 있고, NMOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 채널 영역들(CH)에 인장성 스트레인(tensile strain)을 인가하도록 형성될 수 있다. 일 예로, PMOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 실리콘 게르마늄(SiGe)으로 형성될 수 있고, NMOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)로 형성될 수 있다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 소스/드레인 영역들(SD)에 불순물이 도핑될 수 있다. PMOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 p형 불순물로 도핑될 수 있고, NMOSFET 영역(NR) 내의 소스/드레인 영역들(SD) n형의 불순물로 도핑될 수 있다.
기판(100) 상에 소스/드레인 영역들(SD) 및 게이트 스페이서들(SP)의 측벽들을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 제1 영역(R1)의 제1 층간 절연막(110)은 셀 게이트 패턴들(CGP)의 상면을 노출하도록 형성되고, 제2 영역(R2)의 제1 층간 절연막(110)은 더미 게이트 패턴들(DGP)의 상면을 노출하도록 형성될 수 있다. 예컨대, 제1 영역(R1)의 제1 층간 절연막(110)의 상면은 셀 게이트 패턴들(CGP)의 상면의 상면과 공면을 이룰 수 있고, 제2 영역(R2)의 제1 층간 절연막(110)의 상면은 더미 게이트 패턴들(DGP)의 상면과 공면을 이룰 수 있다. 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 2 및 도 12를 참조하면, 제2 영역(R2)의 제1 층간 절연막(110) 상에 저항 구조체(RS)가 형성될 수 있다. 저항 구조체(RS)는 차례로 적층된 버퍼 절연 패턴(BF), 저항 패턴(RP) 및 하드 마스크 패턴(HM)을 포함할 수 있다. 일 실시예에 따르면, 저항 구조체(RS)는 제2 영역(R2)의 제1 층간 절연막(110) 상에 버퍼 절연막, 저항막 및 하드 마스크막을 차례로 적층하고, 이를 패터닝하여 형성될 수 있다. 예컨대, 버퍼 절연막은 실리콘 산화막을 포함할 수 있고, 하드 마스크 막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 저항막은 금속 또는 금속 화합물을 포함할 수 있다. 예컨대, 저항막은 텅스텐, 티타늄, 탄탄륨 또는 이들의 화합물을 포함할 수 있다. 일 실시예에 따르면, 저항막은 티타늄 질화막을 포함할 수 있다. 이 경우, 저항막은 낮은 비저항을 가질 수 있어, 상대적으로 얇은 두께로 형성될 수 있다. 예컨대, 저항막은 50Å의 두께를 갖도록 형성될 수 있다. 다른 실시예에 따르면, 버퍼 절연 패턴(BF) 및 하드 마스크 패턴(HM) 중 적어도 하나는 생략될 수 있다.
저항 구조체(RS)는 평판 형상을 갖도록 형성될 수 있으나. 이에 한정되지 않는다. 저항 구조체(RS)의 구체적 형상(즉, 저항 패턴(RP)의 형상) 및 저항 패턴(RP)과 더미 게이트 패턴들(DGP)과의 배치 관계는 도 2 내지 도 4를 참조하여 설명하였으므로 생략한다.
도 2 및 도 13을 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제1 영역(R1)의 제2 층간 절연막(120)은 셀 게이트 패턴들(CGP)의 상면을 덮을 수 있고, 제2 영역(R2)의 제2 층간 절연막(120)은 저항 구조체(RS)를 덮을 수 있다. 일 실시예에 따르면, 제2 층간 절연막(120)의 형성 후, 제2 층간 절연막(120)의 상면을 평탄화하는 평탄화 공정(예컨대, CMP 공정)이 수행될 수 있다. 상기의 평탄화 공정은 저항 구조체(RS)로 인해 발생된 제1 영역(R1)의 제2 층간 절연막(120)과 제2 영역(R2) 제2 층간 절연막(120) 간의 단차를 제거하기 위해 수행될 수 있다. 다른 실시예에 따르면, 상기의 평탄화 공정은 생략될 수 있다. 이는 저항 패턴(RP)이 티타늄 질화막과 같은 낮은 비저항을 갖는 물질로 얇은 두께를 갖도록 형성됨에 따라, 제1 영역(R1)과 제2 영역(R2) 간의 제2 층간 절연막(120)의 단차가 공정 산포 범위 내의 수준이기 때문일 수 있다.
다음으로, 제1 영역(R1)에서 제2 및 제1 층간 절연막들(120, 110)을 차례로 관통하여 소스/드레인 영역들(SD)을 노출하는 소스/드레인 콘택 홀(125a)과, 제2 층간 절연막(120), 제1 층간 절연막(110), 및 게이트 캡핑 패턴(GC)을 차례로 관통하여 게이트 전극(GE)을 노출하는 게이트 콘택 홀(125b)이 형성될 수 있다. 소스/드레인 콘택 홀(125a)과 게이트 콘택 홀(125b)은 별개의 패터닝 공정을 통하여 형성될 수 있다. 예컨대, 제1 패터닝 공정을 통해 소스/드레인 콘택 홀(125a)을 먼저 형성하고, 제2 패터닝 공정을 통해 게이트 콘택 홀(125b)이 형성되거나 혹은 그 반대일 수 있다. 소스/드레인 콘택 홀(125a)은 게이트 콘택 홀(125b) 보다 깊게 형성될 수 있다. 제1 및 제2 패터닝 공정들의 각각은 제2 층간 절연막(120) 상에 마스크 패턴을 형성하고, 이를 식각마스크 하는 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
상기 제1 패터닝 또는 제2 패터닝 동안, 제2 영역(R2)에서 제2 층간 절연막(120), 저항 구조체(RS) 및 제1 층간 절연막(110)을 차례로 관통하는 하부 콘택 홀(125c)이 형성될 수 있다. 하부 콘택 홀(125c)이 상기 제2 패터닝 동안 형성되는 경우(즉, 하부 콘택 홀(125c)이 게이트 콘택 홀(125b)과 동시에 형성되는 경우), 하부 콘택 홀(125c)의 하면은 게이트 콘택 홀(125b)의 하면에 상응하는 높이를 가질 수 있다. 하부 콘택 홀(125c)이 상기 제1 패터닝 동안 형성되는 경우(즉, 하부 콘택 홀(125c)이 소스/드레인 콘택 홀(125a)과 동시에 형성되는 경우), 하부 콘택 홀(125c)의 하면은 소스/드레인 콘택 홀(125a)의 하면에 상응하는 높이를 가질 수 있다. 다른 실시예에 따르면, 하부 콘택 홀(125c)은 상기 제1 및 제2 패터닝들과 다른 제3 패터닝 공정을 통하여 형성될 수도 있다. 본 발명의 개념에 따르면, 저항 패턴(RP)의 연결 영역(RP_C) 아래에는 더미 게이트 패턴들(DGP)이 형성되지 않으므로, 연결 영역(RP_C)을 관통하도록 형성되는 하부 콘택 홀(125c)이 더미 게이트 패턴들(DGP)을 노출할 염려가 없어, 하부 콘택 홀(125c) 형성 공정의 공정 마진이 증대될 수 있다.
다시, 도 2 내지 도 4를 참조하면, 소스/드레인 콘택 홀(125a), 게이트 콘택 홀(125b), 및 하부 콘택 홀(125c) 내에 소스/드레인 콘택(CA), 게이트 콘택(CB), 및 하부 콘택(CC)이 각각 형성될 수 있다. 구체적으로, 소스/드레인 콘택(CA), 게이트 콘택(CB), 및 하부 콘택(CC)을 형성하는 것은, 소스/드레인 콘택 홀(125a), 게이트 콘택 홀(125b), 및 하부 콘택 홀(125c) 내에 도전 물질을 채우고, 제2 층간 절연막(120)의 상면이 노출될 때까지 상기 도전 물질을 평탄화하는 것을 포함할 수 있다. 이에 따라, 소스/드레인 콘택(CA) 및 게이트 콘택(CB)의 각각은 제1 영역(R1)의 제2 층간 절연막(120)의 상면과 공면을 이루는 상면을 갖도록 형성될 수 있고, 하부 콘택(CC)은 제2 영역(R2)의 제2 층간 절연막(120)의 상면과 공면을 이루는 상면을 갖도록 형성될 수 있다. 상기 도전 물질은 도핑된 반도체 물질(예컨대, 도핑된 폴리 실리콘막), 금속 질화물(예를 들어, 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막) 및 금속막(예를 들어, 텅스텐, 티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 상에 식각 정지막(ESL) 및 제3 층간 절연막(130)이 순차적으로 형성될 수 있다. 식각 정지막(ESL)은 실리콘 질화막, 실리콘 탄화질화막 또는 알루미늄 질화막을 포함할 수 있으며, CVD 또는 PVD 공정에 의해 형성될 수 있다. 제3 층간 절연막(130)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 또는 실리콘 산화막보다 유전상수가 낮은 저유전막을 포함할 수 있다.
이어서, 소스/드레인 콘택(CA), 게이트 콘택(CB), 및 하부 콘택(CC)에 각각 접속되는 제1 비아(Va), 제2 비아(Vb) 및 연결 비아(Vc)가 형성될 수 있다. 각각에 제1 및 제2 비아들(Va, Vb)은 제1 영역(R1)에서 제3 층간 절연막(130) 및 식각 정지막(ESL)을 차례로 관통할 수 있다. 연결 비아(Vc)는 제2 영역(R2)에서 제3 층간 절연막(130) 및 식각 정지막(ESL)을 차례로 관통할 수 있다. 상기 비아들(Va, Vb, Vc)은 금속 물질(예컨대, 구리)를 포함할 수 있다. 제3 층간 절연막(130) 상에, 제1 비아(Va), 제2 비아(Vb) 및 연결 비아(Vc)에 각각 접속되는 제1 내지 제3 배선들(Ma, Mb, Mc)이 형성될 수 있다. 제1 내지 제3 배선들(Ma, Mb, Mc)은 금속 물질(예컨대, 구리)를 포함할 수 있으며, 다마신 공정을 이용하여 형성될 수 있다.
상술한 실시예들에서, 저항 패턴(RP)은 콘택들(예컨대, 소스/드레인 콘택(CA), 게이트 콘택(CB) 및/또는 하부 콘택(CC))보다 먼저 형성된 구조(예컨대, 저항 패턴(RP)은 콘택들(CA, CB, CC)의 상면 보다 낮은 레벨에 위치된다)를 갖는다. 편의 상, 이와 같은 구조를 저항 퍼스트 구조로 지칭한다. 이하에서는 저항 패턴(RP)이 콘택들(CA, CB, CC)보다 나중에 형성된 구조(이하, 저항 라스트 구조)의 실시예들에 대해 설명한다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 2의 I-I', II-II' 및 III-III' 선에 따른 단면도이다. 도 15 및 도 16은 도 2의 III-III' 선에 대응하는 단면도들이다. 도 17은 도 16의 M 부분의 확대도이다. 도 18은 도 14의 연결 구조체의 변형예를 설명하기 위한 도면으로, 도 2의 I-I', II-II' 및 III-III' 선에 대응하는 단면도이다. 본 실시예에서, 제1 영역(R1)의 구성은 도 2 내지 도 4를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 그리고, 저항 패턴(RP)은 저항 라스트 구조(예컨대, 저항 패턴(RP)이 콘택들(CA, CB, CC)의 상면 보다 높은 레벨에 위치된다)를 갖는다. 설명의 간소화를 위해, 중복되는 구성의 상세한 설명은 생략하고, 차이점에 대해서만 상세히 설명한다.
도 2 및 도 14를 참조하면, 저항 구조체(RS)는 제2 영역(R2)의 제2 층간 절연막(120) 상에 배치될 수 있다. 예컨대, 저항 패턴(RP)은 제2 영역(R2)의 제3 층간 절연막(130) 내에 배치된다. 제2 영역(R2)에서, 제2 층간 절연막(120)과 제3 층간 절연막(130) 사이에 식각 정지막(ESL)이 개재되어, 저항 패턴(RP)을 덮을 수 있다. 저항 패턴(RP)과 제2 층간 절연막(120) 사이에는 버퍼 절연 패턴(BF)이 개재될 수 있고, 저항 패턴(RP)의 상면과 식각 정지막(ESL) 사이에는 하드 마스크 패턴(HM)이 개재될 수 있다. 다른 실시예에 따르면, 버퍼 절연 패턴(BF) 및/또는 하드 마스크 패턴(HM)은 생략될 수 있다.
저항 패턴(RP)은, 도 2 내지 도 4를 참조하여 설명한 바와 마찬가지로, 평판 형상을 가질 수 있으며, 바디 영역(RP_B) 및 바디 영역(RP_B)의 양단으로부터 연장되는 연결 영역들(RP_C)을 포함할 수 있다. 바디 영역(RP_B) 아래에는 더미 게이트 패턴들(DGP)이 배치되고, 각각의 연결 영역들(RP_C) 상에는 연결 구조체(CS)가 배치될 수 있다. 본 실시예에서, 연결 구조체(CS)의 하부 콘택(CC)은 저항 패턴(RP)의 아래에 배치되어, 저항 패턴(RP)과 이격될 수 있다. 즉, 하부 콘택(CC)은 제2 층간 절연막(120) 내에 배치되고, 저항 패턴(RP)과 하부 콘택(CC) 사이에 버퍼 절연 패턴(BF)이 개재될 수 있다. 이에 따라, 하부 콘택(CC)은 저항 패턴(RP)과 직접 접하지 않을 수 있다. 하부 콘택(CC)은 제1 층간 절연막(110) 내로 연장될 수 있다. 일 실시예에 따르면, 하부 콘택(CC)의 하면(BSc2)은, 도 14에 도시된 바와 같이, 소스/드레인 콘택(CA)의 하면(BSa)에 상응하는 높이를 가질 수 있다. 이 경우, 하부 콘택(CC)의 하면(BSc2)은 소스/드레인 콘택(CA)의 하면(BSa)과 실질적으로 동일하거나 그보다 낮을 수 있다. 다른 실시예에 따르면, 하부 콘택(CC)의 하면(BSc1)은, 도 15에 도시된 바와 같이, 게이트 콘택(CB)의 하면(BSb)에 상응하는 높이를 가질 수 있다. 이 경우, 하부 콘택(CC)의 하면(BSc1)은 소스/드레인 콘택(CA)의 하면(BSa)보다 높고, 게이트 콘택(CB)의 하면(BSb)보다 낮을 수 있다
연결 비아(Vc)는 제2 영역(R2)의 제3 층간 절연막(130) 내에 배치되어 저항 패턴(RP)의 연결 영역(RP_C)에 접속될 수 있다. 일 실시예에 따르면, 연결 비아(Vc)는 저항 구조체(RS)를 전부 관통하는 구조를 가질 수 있다. 즉, 연결 비아(Vc)는 제3 층간 절연막(130), 식각 정지막(ESL), 및 저항 구조체(RS)를 전부 관통하여 하부 콘택(CC)과 접할 수 있다. 일반적으로, 연결 비아(Vc)의 하단부(bottom portion)는 상단부(top portion)보다 좁은 폭을 가질 수 있다. 연결 비아(Vc)가 저항 패턴(RP)의 상부에 접속되도록 구현되는 경우, 연결 비아(Vc)의 하단부에 보이드(void)가 형성될 수 있고, 이는 소자의 구동 과정에서 전자 이동(electro migration, EM)에 의한 불량을 초래할 수 있다. 본 실시예의 경우, 이러한 불량의 발생을 방지하기 위해, 연결 비아(Vc)는 저항 패턴(RP)을 전부 관통하는 구조로 구현될 수 있다. 이에 따라, 연결 비아(Vc)의 측벽이 저항 패턴(RP)과 직접 접할 수 있다. 본 실시예에서, 하부 콘택(CC)은 연결 비아(Vc)의 하단부가 랜딩(landing)되는 더미 콘택으로 기능할 수 있다. 이 경우, 하부 콘택(CC)과 더미 게이트 패턴들(DGP)은 더미 구조체로 정의될 수 있다.
다른 실시예에 따르면, 하부 콘택(CC)은 연결 비아(Vc)와 저항 패턴(RP)을 전기적으로 연결하는 커넥터(connector)로서 기능할 수 있다. 구체적으로, 도 16 및 도 17을 참조하면, 하부 콘택(CC)은 저항 패턴(RP)과 중첩되는 제1 부분(P1)(즉, 저항 패턴(RP) 아래에 위치되는 부분)과 저항 패턴(RP)과 중첩되지 않는 제2 부분(P2)(즉, 저항 패턴(RP) 아래에 위치되지 않는 부분)을 포함할 수 있다. 저항 패턴(RP)은 하부 콘택(CC)의 제1 부분(P1)에 접속될 수 있다. 예컨대, 저항 패턴(RP)은 버퍼 절연 패턴(BF) 내로 연장되어 하부 콘택(CC)의 제1 부분(P1)에 접속되는 연장부(EXP)를 포함할 수 있다. 버퍼 절연 패턴(BF)은 하부 콘택(CC)의 제1 부분(P1)을 노출하는 개구부(OP)를 가질 수 있고, 저항 패턴(RP)의 연장부(EXP)는 버퍼 절연 패턴(BF)의 개구부(OP) 내에 배치될 수 있다. 연결 비아(Vc)는 저항 패턴(RP)으로부터 이격되어 하부 콘택(CC)의 제2 부분(P2)에 접속될 수 있다. 즉, 연결 비아(Vc)는 제2 영역(R2)에서 제3 층간 절연막(130) 및 식각 정지막(ESL)을 차례로 관통하여 하부 콘택(CC)의 제2 부분(P2)에 접속될 수 있다. 이로써, 연결 비아(Vc)는 하부 콘택(CC)을 통해 저항 패턴(RP)과 전기적으로 연결될 수 있다.
다른 실시예에 따르면, 도 18에 도시된 바와 같이, 하부 콘택(CC)은 생략될 수 있다. 즉, 연결 구조체(CS)는 연결 비아(Vc)로만 구성될 수 있다. 이 때, 연결 비아(Vc)는 저항 패턴(RP)을 수직적으로 전부 관통하여 저항 패턴(RP)의 하면 아래로 연장될 수 있다.
도시하지는 않았지만, 도 8a 및 도 8b의 실시예도 저항 라스트 구조의 실시예들에 적용될 수 있다. 즉, 저항 라스트 구조의 실시예들에서, 제2 활성 패턴들(AP2)은 생략될 수 있으며, 이에 따라 더미 게이트 패턴들(DGP)은 필드 영역, 즉, 제3 소자 분리 패턴들(ST3) 상에 배치될 수 있다. 이 경우, 제3 소자 분리 패턴들(ST3)의 두께는 제1 소자 분리 패턴(ST1)의 두께와 실질적으로 동일하고, 제2 소자 분리 패턴들(ST2)의 두께보다 클 수 있다. 또한, 도시하지는 않았지만, 도 7a 및 도 7b의 실시예와 도 9의 실시예에도 저항 라스트 구조의 실시예들에 적용될 수 있다.
그 외 다른 구성들은 도 2 내지 도 4를 참조하여 설명한 바와 동일, 유사하므로 상세한 설명은 생략한다. 이하, 저항 라스트 구조의 실시예들의 제조 방법에 대해 설명한다.
도 19 내지 도 21은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로서, 도 2의 I-I', II-II' 및 III-III' 선에 대응하는 단면도들이다. 설명의 간소화를 위해, 중복되는 구성의 상세한 설명은 생략한다.
도 2 및 도 19를 참조하면, 도 11의 단계 이후, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 셀 및 더미 게이트 패턴들(CGP, DGP)의 상면들을 덮을 수 있다.
제1 영역(R1)에서, 제2 및 제1 층간 절연막들(120, 110)을 차례로 관통하여 소스/드레인 영역들(SD)을 노출하는 소스/드레인 콘택 홀(125a)과, 제2 층간 절연막(120), 제1 층간 절연막(110), 및 게이트 캡핑 패턴(GC)을 차례로 관통하여 게이트 전극(GE)을 노출하는 게이트 콘택 홀(125b)이 형성될 수 있다. 소스/드레인 콘택 홀(125a)과 게이트 콘택 홀(125b)은 별개의 패터닝 공정을 통하여 형성될 수 있다. 소스/드레인 콘택 홀(125a) 또는 게이트 콘택 홀(125b)의 형성 동안, 제2 영역(R2)에서 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 차례로 관통하는 하부 콘택 홀(125c)이 형성될 수 있다. 소스/드레인 콘택 홀(125a), 게이트 콘택 홀(125b) 및 하부 콘택 홀(125c)의 형성 방법은 도 1 및 도 10을 참조하여 설명한 바와 동일, 유사할 수 있다.
도 2 및 도 20을 참조하면, 소스/드레인 콘택 홀(125a), 게이트 콘택 홀(125b), 및 하부 콘택 홀(125c) 내에 소스/드레인 콘택(CA), 게이트 콘택(CB), 및 하부 콘택(CC)이 각각 형성될 수 있다. 소스/드레인 콘택(CA), 게이트 콘택(CB), 및 하부 콘택(CC)은 도 2 내지 도 4를 참조하여 설명한 바와 동일/유사한 방법 및 물질로 형성될 수 있다. 예컨대, 소스/드레인 콘택(CA), 게이트 콘택(CB), 및 하부 콘택(CC)을 형성하는 것은, 소스/드레인 콘택 홀(125a), 게이트 콘택 홀(125b), 및 하부 콘택 홀(125c) 내에 도전 물질을 채우고, 제2 층간 절연막(120)의 상면이 노출될 때까지 상기 도전 물질을 평탄화하는 것을 포함할 수 있다.
도 2 및 도 21을 참조하면, 제2 영역(R2)의 제2 층간 절연막(120) 상에 저항 구조체(RS)가 형성될 수 있다. 저항 구조체(RS)는 차례로 적층된 버퍼 절연 패턴(BF), 저항 패턴(RP) 및 하드 마스크 패턴(HM)을 포함할 수 있다. 버퍼 절연 패턴(BF), 저항 패턴(RP) 및 하드 마스크 패턴(HM)은 도 2 및 도 12를 참조하여 설명한 바와 동일/유사한 방법 및 물질로 형성될 수 있다. 일 실시예에 따르면, 저항 패턴(RP)은 그 아래의 하부 콘택(CC)과 전부 중첩하도록 형성될 수 있다. 다른 실시예에 따르면, 저항 패턴(RP)은 그 아래의 하부 콘택(CC)과 부분적으로 중첩하도록 형성될 수 있다. 이 경우, 저항 패턴(RP)은 도 16 및 도 17에 도시된 바와 같이, 버퍼 절연 패턴(BF)을 관통하여 하부 콘택(CC)의 제1 부분(P1)에 접속되는 연장부(EXP)를 갖도록 형성될 수 있다.
다시 도 2 및 도 14를 참조하면, 제2 층간 절연막(120) 상에 식각 정지막(ESL) 및 제3 층간 절연막(130)이 순차적으로 형성될 수 있다. 식각 정지막(ESL)은 소스/드레인 및 게이트 콘택(CB)들의 상면과 저항 구조체(RS)를 직접 덮을 수 있다. 이어서, 소스/드레인 콘택(CA), 게이트 콘택(CB) 및 저항 콘택에 각각 접속되는 제1 비아(Va), 제2 비아(Vb) 및 연결 비아(Vc)가 형성될 수 있다. 예컨대, 제1 및 제2 비아들(Va, Vb)은, 제1 영역(R1)에서 제3 층간 절연막(130) 및 식각 정지막(ESL)을 관통하여 소스/드레인 및 게이트 콘택들(CA, CB)을 각각 노출하는 제1 및 제2 비아 홀들을 형성하고, 제1 및 제2 비아 홀들 내에 금속 물질(예컨대, 구리)을 채워 형성될 수 있다.
일 실시예에 있어서, 저항 패턴(RP)이 하부 콘택(CC)과 전부 중첩되도록 형성된 경우, 연결 비아(Vc)는, 도 14에 도시된 바와 같이, 저항 구조체(RS)를 전부 관통하도록 형성될 수 있다. 예컨대, 연결 비아(Vc)는, 제2 영역(R2)에서 제3 층간 절연막(130), 식각 정지막(ESL) 및 저항 구조체(RS)를 관통하여 하부 콘택(CC)을 노출하는 연결 비아 홀을 형성하고, 연결 비아 홀 내에 금속 물질(예컨대, 구리)를 채워 형성될 수 있다.
다른 실시예에 있어서, 저항 패턴(RP)이 하부 콘택(CC)과 부분적으로 중첩되도록 형성된 경우, 연결 비아(Vc)는, 도 16 및 도 17에 도시된 바와 같이, 제2 영역(R2)에서 제3 층간 절연막(130) 및 식각 정지막(ESL)을 관통하여 하부 콘택(CC)의 제2 부분(P2)에 직접 접하도록 형성될 수 있다. 예컨대, 연결 비아(Vc)는, 제3 층간 절연막(130) 및 식각 정지막(ESL)을 관통하여 하부 콘택(CC)을 노출하는 연결 비아 홀을 형성하고, 연결 비아 홀 내에 금속 물질(예컨대, 구리)를 채워 형성될 수 있다. 본 실시예의 경우, 연결 비아 홀의 형성 동안 절연막들만 식각할 수 있어, 저항 패턴(RP)을 관통하는 연결 비아 홀을 형성하는 경우(즉, 절연막들 및 금속 물질을 식각하는 경우)보다 그 제조 공정이 용이할 수 있다.
제3 층간 절연막(130) 상에 제1 비아(Va), 제2 비아(Vb) 및 연결 비아(Vc)에 각각 접속되는 제1 내지 제3 배선들(Ma, Mb, Mc)이 형성될 수 있다. 제1 내지 제3 배선들(Ma, Mb, Mc)은 금속 물질(예컨대, 구리)를 포함할 수 있으며, 다마신 공정을 이용하여 형성될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 2의 I-I', II-II' 및 III-III' 선에 따른 단면도이다. 도 23 및 도 24는 도 2의 III-III' 선에 대응하는 단면도들이다. 본 실시예는 제2 층간 절연막(120)이 생략된 것을 제외하면, 도 14의 실시예와 실질적으로 동일할 수 있다. 설명의 간소화를 위해 차이점에 대해서만 설명한다.
도 2 및 도 22를 참조하면, 하부 층간 절연막(ILD_L)은 제2 층간 절연막(120)을 제외하고, 제1 층간 절연막(110)으로만 구성될 수 있다. 그리고, 소스/드레인 콘택(CA), 게이트 콘택(CB) 및 하부 콘택(CC)은 제1 층간 절연막(110) 내에 배치될 수 있다. 예컨대, 제1 영역(R1)의 제1 층간 절연막(110)의 상면은 소스/드레인 콘택(CA), 게이트 콘택(CB) 및 게이트 캡핑 패턴(GC)의 상면들과 실질적으로 동일한 높이를 가질 수 있다. 즉, 제1 영역(R1)의 제1 층간 절연막(110)의 상면은 소스/드레인 콘택(CA), 게이트 콘택(CB) 및 게이트 캡핑 패턴(GC)의 상면들과 공면을 이룰 수 있다. 제2 영역(R2)의 제1 층간 절연막(110)의 상면은 하부 콘택(CC) 및 더미 캡핑 패턴(DC)의 상면들과 실질적으로 동일한 높이를 가질 수 있다. 즉, 제2 영역(R2)의 제1 층간 절연막(110)의 상면은 하부 콘택(CC) 및 더미 캡핑 패턴(DC)의 상면들과 공면을 이룰 수 있다.
저항 패턴(RP)은 제2 영역(R2)의 하부 층간 절연막(ILD_L) 상에 배치될 수 있다. 즉, 저항 패턴(RP)는 제2 영역(R2)의 제3 층간 절연막(130), 즉, 상부 층간 절연막(ILD_U) 내에 배치될 수 있다.
본 실시예에 따르면, 하부 층간 절연막(ILD_L)이 제1 층간 절연막(110)으로만 구성됨에 따라, 도 14의 실시예의 경우 보다, 하부 층간 절연막(ILD_L)의 두께를 낮출 수 있고, 더불어 소스/드레인 콘택(CA), 게이트 콘택(CB) 및 하부 콘택(CC)의 수직적 길이를 감소시킬 수 있다. 이에 따라, 기생 캐패시턴스가 감소되어 RC 지연이 개선될 수 있으며, 결과적으로 반도체 소자의 전기적 특성이 향상될 수 있다.
다른 실시예에 따르면, 도 23에 도시된 바와 같이, 하부 콘택(CC)은 생략될 수 있다. 즉, 연결 구조체(CS)는 연결 비아(Vc)로만 구성될 수 있다. 이 경우, 연결 비아(Vc)의 하단부는 저항 패턴(RP)의 상부에 접속될 수 있다. 이와 달리, 연결 비아(Vc)는 저항 구조체(RS)를 전부 관통하여 하부 층간 절연막(ILD_L) 내로 연장될 수 있으며, 이에 따라, 연결 비아(Vc)의 측벽이 저항 패턴(RP)에 접속될 수도 있다.
또 다른 실시예에 따르면, 도 24에 도시된 바와 같이, 연결 구조체(CS)는 연결 비아(Vc)가 하부 콘택(CC)을 통해 저항 패턴(RP)과 전기적으로 연결되는 구조를 가질 수 있다. 즉, 하부 콘택(CC)은 연결 비아(Vc)와 저항 패턴(RP)을 전기적으로 연결하는 커넥터로서 기능할 수 있다. 이와 같은 연결 구조체(CS)의 상세한 구조는 도 16 및 도 17을 참조하여 설명하였으므로 생략한다.
도 25는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면으로서, 도 2의 I-I', II-II' 및 III-III' 선에 대응하는 단면도이다. 설명의 간소화를 위해, 중복되는 구성의 상세한 설명은 생략한다.
도 2 및 도 25를 참조하면, 도 20의 단계에서, 제2 층간 절연막(120) 및 제2 층간 절연막(120) 내의 콘택들(CA, CB, CC)이 제거될 수 있다. 제2 층간 절연막(120) 및 제2 층간 절연막(120) 내의 콘택들(CA, CB, CC)의 제거는 평탄화 공정(예컨대, CMP 공정 및/또는 에치백 공정)을 이용하여 수행될 수 있다. 상기 평탄화 공정은 제1 층간 절연막(110), 게이트 캡핑 패턴(GC) 및 더미 캡핑 패턴(DC)의 상면들이 노출될 때까지 수행될 수 있다. 저항 라스트 구조의 실시예들의 경우, 저항 패턴(RP)이 콘택들(CA, CB, CC) 보다 뒤에 형성되므로, 제2 층간 절연막(120) 및 제2 층간 절연막(120) 내의 콘택들(CA, CB, CC)의 일부를 제거하는 것이 가능할 수 있다.
이어서, 도 12, 및 도 21을 참조하여 설명한 바와 동일, 유사한 제조 공정이 수행되어 도 25에 도시된 반도체 소자의 형성의 완료될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 예컨대, 제1 영역의 소스/드레인 콘택들과 비아들의 구조 및 배치 관계, 제2 영역의 하부 콘택들과 연결 비아들의 구조 및 배치 관계, 또는 저항 패턴과 더미 게이트 패턴들의 구조 및 배치 관계는 첨부된 도면의 실시예들에 한정되지 않으며, 다양한 조합으로 본 발명의 실시예들에 따른 반도체 소자에 적용될 수 있다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 제1 영역 상의 셀 게이트 패턴;
    상기 기판의 제2 영역 상의 더미 게이트 패턴;
    상기 기판의 제2 영역 상에서, 상기 더미 게이트 패턴의 상부(over)에 배치되는 저항 패턴, 상기 저항 패턴은 바디 영역 및 상기 바디 영역의 양측의 연결 영역들을 포함하고; 및
    각각의 상기 연결 영역들에 접속되는 연결 구조체를 포함하되,
    상기 더미 게이트 패턴은 상기 바디 영역과 평면적으로 중첩되고, 상기 연결 영역들과는 평면적으로 중첩되지 않는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 연결 구조체는 하부 콘택 및 상기 하부 콘택 상의 연결 비아를 포함하되,
    상기 하부 콘택 및 상기 연결 비아 중 어느 하나는 수직 방향으로 상기 저항 패턴을 전부 관통하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 하부 콘택은 상기 연결 영역들 중 하나를 전부 관통하여 상기 하나의 연결 영역 아래에 배치되는 부분을 포함하고,
    상기 연결 비아는 상기 하부 콘택의 상면에 접속되는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 하부 콘택은 상기 연결 영역들 중 하나의 아래에 배치되고,
    상기 연결 비아는 상기 하나의 연결 영역을 전부 관통하여 상기 하부 콘택에 접속되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 연결 구조체는 하부 콘택 및 상기 하부 콘택 상의 연결 비아를 포함하고,
    상기 하부 콘택은 상기 연결 영역들 중 하나의 연결 영역 아래에 배치되어 이와 중첩하는 제1 부분, 및 상기 제1 부분으로부터 연장되고 상기 하나의 연결 영역과 중첩되지 않는 제2 부분을 포함하고,
    상기 제1 부분은 상기 하나의 연결 영역과 접하고,
    상기 연결 비아는 상기 하나의 연결 영역으로부터 이격되어 상기 제2 부분과 접하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 저항 패턴은 상기 하나의 연결 영역으로부터 상기 하부 콘택을 향하여 아래로 연장되는 연장부를 포함하되,
    상기 연장부는 상기 제1 부분과 접하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 저항 패턴은 제1 방향의 장축을 갖는 평판 형상을 갖되, 상기 연결 영역들은 상기 바디 영역을 사이에 두고 상기 제1 방향으로 서로 이격되고,
    상기 제1 방향은 상기 더미 게이트 패턴의 길이 방향과 평행한 방향인 반도체 소자.
  8. 제 1 항에 있어서,
    상기 기판의 제1 영역으로부터 돌출되는 제1 활성 패턴; 및
    상기 기판의 제2 영역으로부터 돌출되는 제2 활성 패턴을 더 포함하되,
    상기 셀 게이트 패턴은 상기 제1 활성 패턴을 가로지르고,
    상기 더미 게이트 패턴은 상기 제2 활성 패턴을 가로지르는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 저항 패턴은 금속 및 금속 화합물 중 적어도 하나를 포함하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 연결 구조체는 각각의 상기 연결 영역들 상에 배치되는 연결 비아를 포함하되,
    상기 연결 비아는 상기 저항 패턴을 수직적으로 전부 관통하여 상기 저항 패턴 아래에 배치되는 부분을 포함하는 반도체 소자.
  11. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 제1 영역 상의 셀 트랜지스터;
    상기 기판의 제2 영역 상의 더미 구조체;
    상기 셀 트랜지스터 및 상기 더미 구조체를 덮는 하부 층간 절연막;
    상기 제1 영역에서, 상기 하부 층간 절연막 내에 배치되고, 상기 셀 트랜지스터에 접속되는 콘택들;
    상기 제2 영역에서, 상기 하부 층간 절연막 상에 배치되는 저항 패턴; 및
    상기 저항 패턴에 연결되는 연결 비아를 포함하되,
    상기 더미 구조체는 더미 게이트 패턴들을 포함하고,
    상기 저항 패턴은 상기 더미 게이트 패턴들이 상기 저항 패턴 아래에 배치되도록 배열되고,
    상기 연결 비아는 상기 더미 게이트 패턴들이 상기 연결 비아와 중첩되지 않도록 배열되는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 저항 패턴은 상기 저항 패턴의 양 단부들에 각각 인접한 연결 영역들 및 상기 연결 영역들 사이의 바디 영역을 포함하고,
    상기 연결 비아는 각각의 상기 연결 영역들 상에 배치되고,
    상기 더미 게이트 패턴들은 상기 바디 영역 아래에 배치되는 반도체 소자.
  13. 제 11 항에 있어서,
    상기 연결 비아는 상기 저항 패턴을 수직 방향으로 관통하여 상기 저항 패턴의 하면 아래에 배치되는 부분을 포함하는 반도체 소자.
  14. 제 11 항에 있어서,
    상기 더미 구조체는, 상기 저항 패턴 아래에 배치되고 상기 연결 비아와 연결되는 더미 콘택을 더 포함하는 반도체 소자.
  15. 제 11 항에 있어서,
    상기 셀 트랜지스터는 셀 게이트 패턴 및 상기 셀 게이트 패턴의 일측의 소스/드레인 영역을 포함하고,
    상기 콘택들은 상기 셀 게이트 패턴과 접하는 게이트 콘택, 및 상기 소스/드레인 영역과 접하는 소스/드레인 콘택을 포함하되,
    상기 소스/드레인 및 게이트 콘택들의 상면들은 상기 제1 영역의 상기 하부 층간 절연막의 상면과 공면을 이루는 반도체 소자.
  16. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 상의 복수개의 게이트 패턴들, 상기 복수개의 게이트 패턴들은 상기 기판의 제1 영역 상에서 제1 방향으로 연장하는 제1 게이트 패턴 및 상기 기판의 제2 영역 상에서 상기 제1 방향으로 연장하는 더미 게이트 패턴을 포함하고;
    상기 제1 게이트 패턴의 상면 상의 게이트 콘택;
    상기 기판의 제2 영역 상의 저항 패턴, 상기 저항 패턴은 바디 영역 및 상기 바디 영역으로부터 연장하는 연결 영역을 포함하고, 상기 바디 영역은 상기 더미 게이트 패턴의 상면 상에 배치되고; 및
    상기 저항 패턴의 상기 연결 영역을 통해 연장하는 연결 구조체를 포함하고,
    상기 연결 구조체는 상기 더미 게이트 패턴의 측벽과 이격되는 측벽을 포함하는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 연결 구조체는 하부 콘택 및 상기 하부 콘택 상의 연결 비아를 포함하고,
    상기 하부 콘택 및 상기 연결 비아 중 어느 하나는 수직 방향으로 상기 저항 패턴의 상기 연결 영역을 전부 관통하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 연결 비아는 수직 방향으로 상기 저항 패턴의 상기 연결 영역을 전부 관통하는 반도체 소자.
  19. 제 17 항에 있어서,
    상기 하부 콘택은 수직 방향으로 상기 저항 패턴의 상기 연결 영역을 전부 관통하는 반도체 소자.
  20. 제 16 항에 있어서,
    상기 기판의 제1 영역 상에서 상기 제1 게이트 패턴의 일측에 배치되는 소스/드레인 영역; 및
    상기 소스/드레인 영역과 연결되는 소스/드레인 콘택을 더 포함하고,
    상기 저항 패턴은 상기 게이트 콘택의 상면 및 상기 소스/드레인 콘택의 상면보다 높은 레벨에 위치하는 반도체 소자.
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