CN109411465B - 半导体结构及虚拟图案布局的设计方法 - Google Patents

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Abstract

本发明公开一种半导体结构及虚拟图案布局的设计方法，该半导体结构包括基底、多个虚拟导电结构与多个电阻元件。基底包括电阻区，且具有位于电阻区中的多个隔离结构与多个虚拟支撑图案。每个隔离结构位于相邻两个虚拟支撑图案之间。每个虚拟导电结构设置于每个隔离结构上且与两侧的虚拟支撑图案等距。电阻元件设置于虚拟导电结构上方且对准虚拟导电结构。该半导体结构可防止低图案密度区中的虚拟导电结构与密集区中的导电结构产生桥接。

Description

半导体结构及虚拟图案布局的设计方法
技术领域
本发明涉及一种半导体结构及布局的设计方法，且特别是涉及一种具有虚拟图案的半导体结构及虚拟图案布局的设计方法。
背景技术
在半导体结构中具有图案密度较低的区域，在图案密度较低的区域(以下，称为低图案密度区)中通常会使用虚拟图案来补偿图案密度不足的部分。举例来说，在低图案密度区中，会在隔离结构上设置虚拟导电结构来补偿导电结构的图案密度不足的部分。
然而，当低图案密度区中的隔离结构发生碟陷现象(dishing)时，用于形成虚拟导电结构的导体材料会残留在低图案密度区中，而使得低图案密度区中的虚拟导电结构与密集区中的导电结构产生桥接，进而降低元件的电性效能。
发明内容
本发明提出一种半导体结构，其可防止低图案密度区中的虚拟导电结构与密集区中的导电结构产生桥接，进而可提升元件的电性效能。
本发明提出一种虚拟图案布局的设计方法，其可防止低图案密度区中的隔离结构发生碟陷现象。
本发明提供一种半导体结构，包括基底、多个虚拟导电结构与多个电阻元件。基底包括电阻区，且具有位于电阻区中的多个隔离结构与多个虚拟支撑图案。每个隔离结构位于相邻两个虚拟支撑图案之间。每个虚拟导电结构设置于每个隔离结构上且与两侧的虚拟支撑图案等距。电阻元件设置于虚拟导电结构上方且对准虚拟导电结构。
依照本发明的一实施例所述，在上述半导体结构中，虚拟支撑图案可为基底的一部分。
依照本发明的一实施例所述，在上述半导体结构中，虚拟支撑图案的顶部的宽度例如是小于相邻两个虚拟导电结构之间的距离。
依照本发明的一实施例所述，在上述半导体结构中，每个虚拟支撑图案例如是位于相邻两个虚拟导电结构之间的中央位置。
依照本发明的一实施例所述，在上述半导体结构中，隔离结构的顶部的宽度例如是大于虚拟导电结构的宽度。
依照本发明的一实施例所述，在上述半导体结构中，虚拟导电结构例如是虚拟金属栅极结构或虚拟接触窗。
依照本发明的一实施例所述，在上述半导体结构中，虚拟导电结构例如是位于隔离结构的中央位置。
依照本发明的一实施例所述，在上述半导体结构中，基底还包括密集区(denseregion)。密集区可位于电阻区的一侧或两侧。
依照本发明的一实施例所述，在上述半导体结构中，隔离结构还可设置于密集区中的基底中。
依照本发明的一实施例所述，在上述半导体结构中，还可包括至少一个主动区。主动区位于密集区中的相邻两个隔离结构之间。
依照本发明的一实施例所述，在上述半导体结构中，还可包括至少一个导电结构。导电结构设置在密集区中的相邻两个隔离结构之间的基底上。
依照本发明的一实施例所述，在上述半导体结构中，导电结构例如是金属栅极结构。
依照本发明的一实施例所述，在上述半导体结构中，电阻元件例如是高阻值电阻(high resistance resistor，HIR)。
本发明提供一种虚拟图案布局的设计方法，包括以下步骤。经由电脑获得包括多个电阻元件的集成电路布局设计。设定多个虚拟导电结构的位置，其中虚拟导电结构对准电阻元件。虚拟导电结构对准电阻元件。设定多个虚拟支撑图案的位置，其中将每个虚拟支撑图案设定在相邻两个虚拟导电结构之间，且每个虚拟导电结构与两侧的虚拟支撑图案等距。
依照本发明的一实施例所述，在上述虚拟图案布局的设计方法中，设定虚拟支撑图案的位置的方法可包括以下步骤。选出虚拟导电结构之间的多个空白区域(emptyareas)，其中空白区域为待插入虚拟支撑图案的区域。在空白区域中插入虚拟支撑图案。设定虚拟支撑图案与虚拟导电结构之间的距离。设定虚拟支撑图案的末端之间的距离。
依照本发明的一实施例所述，在上述虚拟图案布局的设计方法中，虚拟支撑图案的宽度例如是小于相邻两个虚拟导电结构之间的距离。
依照本发明的一实施例所述，在上述虚拟图案布局的设计方法中，虚拟支撑图案例如是位于相邻两个虚拟导电结构之间的中央位置。
依照本发明的一实施例所述，在上述虚拟图案布局的设计方法中，多个虚拟支撑图案例如是基底的一部分。
依照本发明的一实施例所述，在上述虚拟图案布局的设计方法中，虚拟导电结构例如是虚拟金属栅极结构或虚拟接触窗。
依照本发明的一实施例所述，在上述虚拟图案布局的设计方法中，电阻元件例如是高阻值电阻。
基于上述，在本发明所提出的半导体结构中，由于每个隔离结构位于相邻两个虚拟支撑图案之间，且每个虚拟导电结构设置于每个隔离结构上且与两侧的虚拟支撑图案等距，因此可防止电阻区中的隔离结构发生碟陷现象，进而可避免不必要的导体材料残留在电阻区中。因此，可防止电阻区中的虚拟导电结构与密集区中的导电结构产生桥接，进而可提升元件的电性效能。
此外，在本发明所提出的虚拟图案布局的设计方法中，通过将每个虚拟支撑图案设定在相邻两个虚拟导电结构之间，可使得每个隔离结构位于相邻两个虚拟支撑图案之间。此外，将每个虚拟导电结构设定为与两侧的虚拟支撑图案等距。由此，可防止电阻区中的隔离结构发生碟陷现象，进而可避免不必要的导体材料残留在电阻区中。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明一实施例的半导体结构的剖视图；
图2为本发明一实施例的虚拟图案布局的设计流程图；
图3A至图3C为本发明一实施例的虚拟图案布局的设计流程上视图。
符号说明
100：半导体结构
102：基底
104：虚拟导电结构
106：电阻元件
108：隔离结构
110：虚拟支撑图案
112：栅介电层
114：高介电常数介电层
116：功函数金属层
118：金属栅极层
120：导电结构
122、124：掺杂区
126、128、130：接触窗
132：介电层
AA：主动区
D1、D2、D3：距离
R1：电阻区
R2：密集区
R3：空白区域
S100、S102、S104、S106、S108、S110、S112：步骤
W1、W2、W3、W4、W5：宽度
具体实施方式
图1为本发明一实施例的半导体结构的剖视图。
请参照图1，半导体结构100包括基底102、多个虚拟导电结构104与多个电阻元件106。基底102可为半导体基底，如硅基底。基底102包括电阻区R1，且还可包括密集区R2。密集区R2可位于电阻区R1的一侧或两侧。电阻区R1例如是低图案密度区，密集区R2例如是高图案密度区。在此实施例中，密集区R2是以位于电阻区R1的一侧为例来进行说明，但本发明并不以此为限。
基底102具有位于电阻区R1中的多个隔离结构108与多个虚拟支撑图案110。每个隔离结构108位于相邻两个虚拟支撑图案110之间。电阻区R1中的隔离结构108的顶部的宽度W1例如是大于虚拟导电结构104的宽度W2。隔离结构108例如是浅沟槽隔离结构(STI)。隔离结构108的材料例如是氧化硅。
隔离结构108除了设置于电阻区R1中的基底102中之外，还可设置于密集区R2中的基底102中。在此实施例中，电阻区R1中的隔离结构108的顶部的宽度W1例如是大于密集区R2中的隔离结构108的顶部的宽度W3，但本发明并不以此为限。
虚拟支撑图案110可为基底102的一部分。举例来说，虚拟支撑图案110可为将部分基底102移除而形成的突出结构。在用以形成隔离结构108的化学机械研磨制作工艺中，虚拟支撑图案110可发挥支撑作用，以防止电阻区R1中的隔离结构108发生碟陷现象。
此外，虚拟支撑图案110的顶部的宽度W4例如是小于相邻两个虚拟导电结构104之间的距离D1。虚拟支撑图案110例如是位于相邻两个虚拟导电结构104之间的中央位置。
每个虚拟导电结构104设置于每个隔离结构108上且与两侧的虚拟支撑图案110等距。亦即，虚拟导电结构104与两侧的虚拟支撑图案110之间可隔着相同的距离D2。每个虚拟导电结构104例如是位于每个隔离结构108的中央位置。虚拟导电结构104例如是虚拟金属栅极结构或虚拟接触窗。
在此实施例中，虚拟导电结构104是以虚拟金属栅极结构为例来进行说明，但本发明并不以此为限。虚拟导电结构104可包括依序设置于隔离结构108上的栅介电层112、高介电常数介电层114、功函数金属层116与金属栅极层118。此外，在金属栅极层118两侧还可选择性地设置间隙壁(未示出)。栅介电层112的材料例如是氧化硅。高介电常数介电层114的材料例如是二氧化铪(HfO2)、氧化铝(Al2O3)、氧化钇(Y2O3)、锆氧化硅(ZrSixOy)、铪氧化硅(HfSixOy)、铪氮氧化硅(HfSixOyNz)、三氧化二镧(La2O3)、二氧化锆(ZrO2)、五氧化二钽(Ta2O5)、氧化镨(Pr2O3)或二氧化钛(TiO2)。功函数金属层116的材料例如是TiN、TaC、TaCNO、TaCN、TiAl、TaN或其组合。金属栅极层118的材料例如是钨。
电阻元件106设置于虚拟导电结构104上方且对准虚拟导电结构104。电阻元件106例如是高阻值电阻(HIR)，此时电阻元件106的材料例如是氮化钛(TiN)。电阻元件106的宽度W5可大于或等于虚拟导电结构104的宽度W2。在此实施例中，电阻元件106的宽度W5是以约略等于虚拟导电结构104的宽度W2来进行说明。
此外，半导体结构100还可包括至少一个主动区AA、至少一个导电结构120、掺杂区122、掺杂区124、接触窗126、接触窗128、接触窗130与介电层132中的至少一者。主动区AA位于密集区R2中的相邻两个隔离结构108之间。
导电结构120设置在密集区R2中的相邻两个隔离结构108之间的基底102上。导电结构120例如是金属栅极结构。此外，导电结构120可具有与虚拟导电结构104相同的结构，因此省略其说明。
掺杂区122与掺杂区124设置于导电结构120两侧的基底102中。掺杂区122与掺杂区124分别可用以作为源极或漏极使用。在此实施例中，由导电结构120、掺杂区122与掺杂区124可形成晶体管。
接触窗126、接触窗128与接触窗130分别电连接至导电结构120、掺杂区122与掺杂区124。接触窗126、接触窗128与接触窗130的材料例如是钨。
此外，虚拟导电结构104、电阻元件106、导电结构120、接触窗126、接触窗128与接触窗130可设置于介电层132中。介电层132可为多层结构。介电层132的材料例如是氧化硅。
基于上述实施例可知，在半导体结构100中，由于每个隔离结构108位于相邻两个虚拟支撑图案110之间，且每个虚拟导电结构104设置于每个隔离结构108上且与两侧的虚拟支撑图案110等距，因此可防止电阻区R1中的隔离结构108发生碟陷现象，进而可避免不必要的导体材料残留在电阻区R1中。因此，可防止电阻区R1中的虚拟导电结构104与密集区R2中的导电结构120产生桥接，进而可提升元件的电性效能。
图2为本发明一实施例的虚拟图案布局的设计流程图。图3A至图3C为本发明一实施例的虚拟图案布局的设计流程上视图。
以下，通过图2、图3A至图3C来说明上述半导体结构100中的虚拟图案布局(如，虚拟导电结构104与虚拟支撑图案110)的设计方法。此外，图2、图3A至图3C与图1中相同的构件使用相同的符号表示并省略其说明。
请同时参照图2、图3A至图3C，进行步骤S100，经由电脑获得包括多个电阻元件106的集成电路布局设计200(图3A)。接着，进行步骤S102，设定多个虚拟导电结构104的位置，其中虚拟导电结构104对准电阻元件106(图3A)。然后，进行步骤S104，设定多个虚拟支撑图案110的位置，其中将每个虚拟支撑图案110设定在相邻两个虚拟导电结构104之间，且每个虚拟导电结构104与两侧的虚拟支撑图案110等距(图3B与图3C)。亦即，虚拟导电结构104与两侧的虚拟支撑图案110之间可隔着相同的距离D2。此外，虚拟支撑图案110的宽度W4例如是小于相邻两个虚拟导电结构104之间的距离D1。每个虚拟支撑图案110例如是位于相邻两个虚拟导电结构104之间的中央位置。
以下，通过图3A至图3C来说明设定多个虚拟支撑图案110的位置(步骤S104)的方法。在此实施例中，步骤S104可包括步骤S106、步骤S108、步骤S110与步骤S112。
请同时参照图2与图3A，进行步骤S106，选出虚拟导电结构104之间的多个空白区域R3，其中空白区域R3为待插入虚拟支撑图案110的区域。接着，进行步骤S108，在空白区域R3中插入虚拟支撑图案110。
请同时参照图2与图3B，进行步骤S110，设定虚拟支撑图案110与虚拟导电结构104之间的距离D2。距离D2可由半导体制作工艺的设计规则(design rule)来进行设计。距离D2例如是20nm至50nm。在一实施例中，距离D2可约为30nm。
请同时参照图2与图3C，进行步骤S112，设定虚拟支撑图案110的末端之间的距离D3。距离D3可由半导体制作工艺的设计规则(design rule)来进行设计。距离D3例如是100nm至200nm。在一实施例中，距离D3可约为150nm。
由上述实施例可知，在上述虚拟图案布局200的设计方法中，通过将每个虚拟支撑图案110设定在相邻两个虚拟导电结构104之间，可使得每个隔离结构108位于相邻两个虚拟支撑图案110之间。此外，将每个虚拟导电结构104设定为与两侧的虚拟支撑图案110等距。由此，可防止电阻区R1中的隔离结构108发生碟陷现象，进而可避免不必要的导体材料残留在电阻区R1中。
综上所述，通过上述实施例的半导体结构与虚拟图案布局的设计方法，可避免不必要的导体材料残留在电阻区(低图案密度区)中，由此可防止电阻区中的虚拟导电结构与密集区中的导电结构产生桥接，进而可提升元件的电性效能。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，包括电阻区，且具有位于所述电阻区中的多个隔离结构与多个虚拟支撑图案，其中每个隔离结构位于相邻两个虚拟支撑图案之间；
多个虚拟导电结构，其中每个虚拟导电结构设置于每个隔离结构上且与两侧的所述多个虚拟支撑图案等距；以及
多个电阻元件，设置于所述多个虚拟导电结构上方且对准所述多个虚拟导电结构；
其中，所述多个电阻元件与所述多个虚拟导电结构彼此分离，相邻两个虚拟导电结构中的一个与另一个分别对准相邻两个电阻元件中的一个与另一个，且每个电阻元件的宽度等于每个虚拟导电结构的宽度。
2.根据权利要求1所述的半导体结构，其特征在于，所述多个虚拟支撑图案为所述基底的一部分。
3.根据权利要求1所述的半导体结构，其特征在于，每个虚拟支撑图案的顶部的宽度小于相邻两个虚拟导电结构之间的距离。
4.根据权利要求1所述的半导体结构，其特征在于，每个虚拟支撑图案位于相邻两个虚拟导电结构之间的中央位置。
5.根据权利要求1所述的半导体结构，其特征在于，每个隔离结构的顶部的宽度大于每个虚拟导电结构的宽度。
6.根据权利要求1所述的半导体结构，其特征在于，所述多个虚拟导电结构包括虚拟金属栅极结构或虚拟接触窗。
7.根据权利要求1所述的半导体结构，其特征在于，每个虚拟导电结构位于每个隔离结构的中央位置。
8.根据权利要求1所述的半导体结构，其特征在于，所述基底还包括密集区，且所述密集区位于所述电阻区的一侧或两侧。
9.根据权利要求8所述的半导体结构，其特征在于，所述多个隔离结构还设置于所述密集区中的所述基底中。
10.根据权利要求9所述的半导体结构，其特征在于，还包括至少一个主动区，位于所述密集区中的相邻两个隔离结构之间。
11.根据权利要求9所述的半导体结构，其特征在于，还包括至少一个导电结构，设置在所述密集区中的相邻两个隔离结构之间的所述基底上。
12.根据权利要求11所述的半导体结构，其特征在于，所述至少一个导电结构包括金属栅极结构。
13.根据权利要求11所述的半导体结构，其特征在于，所述多个电阻元件包括高阻值电阻。
14.一种虚拟图案布局的设计方法，其特征在于，包括：
经由电脑获得包括多个电阻元件的集成电路布局设计；
设定多个虚拟导电结构的位置，其中所述多个虚拟导电结构对准所述多个电阻元件；以及
设定多个虚拟支撑图案的位置，其中将每个虚拟支撑图案设定在相邻两个虚拟导电结构之间，且每个虚拟导电结构与两侧的所述多个虚拟支撑图案等距；
其中，所述多个电阻元件与所述多个虚拟导电结构彼此分离，相邻两个虚拟导电结构中的一个与另一个分别对准相邻两个电阻元件中的一个与另一个，且每个电阻元件的宽度等于每个虚拟导电结构的宽度。
15.根据权利要求14所述的虚拟图案布局的设计方法，其特征在于，设定所述多个虚拟支撑图案的位置的方法包括：
选出所述多个虚拟导电结构之间的多个空白区域，其中所述多个空白区域为待插入所述多个虚拟支撑图案的区域；
在所述多个空白区域中插入所述多个虚拟支撑图案；
设定所述多个虚拟支撑图案与所述多个虚拟导电结构之间的距离；以及
设定所述多个虚拟支撑图案的末端之间的距离。
16.根据权利要求14所述的虚拟图案布局的设计方法，其特征在于，每个虚拟支撑图案的宽度小于相邻两个虚拟导电结构之间的距离。
17.根据权利要求14所述的虚拟图案布局的设计方法，其特征在于，每个虚拟支撑图案位于相邻两个虚拟导电结构之间的中央位置。
18.根据权利要求14所述的虚拟图案布局的设计方法，其特征在于，所述多个虚拟支撑图案为半导体结构基底的一部分。
19.根据权利要求14所述的虚拟图案布局的设计方法，其特征在于，所述多个虚拟导电结构包括虚拟金属栅极结构或虚拟接触窗。
20.根据权利要求14所述的虚拟图案布局的设计方法，其特征在于，所述多个电阻元件包括高阻值电阻。
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