CN106981455A - 薄膜电阻器、半导体元件及其制造方法 - Google Patents
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Abstract
本发明提供一种薄膜电阻器、半导体元件及其制造方法，具有薄膜电阻器的半导体元件包括具有第一区与第二区的基底。第二区配置有至少一金属氧化物半导体场效应晶体管。第一区包括多个第一导体结构、第一介电层、电阻层、第二介电层以及多个接触窗。第一导体结构位于第一区的基底上。第一介电层覆盖第一导体结构，以电性隔离第一导体结构。电阻层位于第一介电层上。第二介电层位于电阻层上。接触窗至少贯穿第二介电层，并分别与电阻层电连接。
Description
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种具有薄膜电阻器的半导体元件及其制造方法。
背景技术
一般而言，电子元件可简单分为主动元件与被动元件。在电路中能够执行数据运算、数据处理的元件被称为主动元件。而被动元件则泛指没有信号放大功能的元件，其可包括电阻(Resister)、电容(Capacitor)以及电感(Inductor)。
随着半导体技术的演进，各类电子元件皆朝向高速、高效能、且轻薄短小的趋势发展，而在这趋势之下，上述被动元件的微型化，以薄膜电阻器(Thin film resister，TFR)为例，将逐渐受到重视。然而，由于薄膜电阻的厚度过薄，现有的蚀刻制造工艺难以精准控制接触窗开口的深度，使得后续形成的接触窗与薄膜电阻器之间的电连接不佳，其导致良率下降与不稳定的电阻温度系数(Temperature co-efficient of resistivity，TCR)。因此，如何在提升良率与保持电阻温度系数的前提下，形成具有薄膜电阻器的半导体元件，将是未来重要的课题之一。
发明内容
本发明提供一种薄膜电阻器、半导体元件及其制造方法，具有薄膜电阻器的半导体元件及其制造方法，具有较低的电阻温度系数，且可应用在较广泛的温度范围的电子产品。
本发明提供一种薄膜电阻器、半导体元件及其制造方法，具有薄膜电阻器的半导体元件及其制造方法，可在不增加制造工艺步骤与制造工艺成本的情况下，增加制造工艺广域度(Process window)并提升半导体元件的良率。
本发明提供一种具有薄膜电阻器的半导体元件，其包括具有第一区与第二区的基底。第二区配置有至少一金属氧化物半导体场效应晶体管。第一区包括多个第一导体结构、第一介电层、电阻层、第二介电层以及多个接触窗。第一导体结构位于第一区的基底上。第一介电层覆盖第一导体结构，以电性隔离第一导体结构。电阻层位于第一介电层上。第二介电层位于电阻层上。接触窗至少贯穿第二介电层，并分别与电阻层电连接。
本发明提供一种薄膜电阻器，其包括至少两个第一导体结构、介电层、电阻层以及至少两个接触窗。第一导体结构位于基底上。第一导体结构具有第一电阻值。介电层覆盖第一导体结构，以电性隔离第一导体结构。电阻层嵌入介电层中，且未与第一导体结构接触。电阻层具有第二电阻值，且第二电阻值与第一电阻值不同。接触窗贯穿部分介电层与电阻层，以分别与第一导体结构接触。接触窗之一藉由电阻层与接触窗之另一电连接。
本发明提供一种半导体元件的制造方法，其步骤如下。提供具有第一区与第二区的基底。形成多个第一导体结构于第一区的基底上。形成第一介电层于第一导体结构上，以电性隔离第一导体结构。形成电阻层于第一介电层上。形成第二介电层于电阻层上。形成至少贯穿第二介电层的多个接触窗，其中接触窗分别与电阻层电连接。
附图说明
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
图1是依照本发明第一实施例的半导体元件的剖面示意图。
图2A至图2G是依照本发明第二实施例的半导体元件的制造流程的剖面示意图。
图3是依照本发明第三实施例的半导体元件的剖面示意图。
图4是依照本发明第四实施例的半导体元件的剖面示意图。
符号说明：
10、20、30、40：半导体元件
100：基底
102：隔离结构
104：第一导体结构
106：第一介电层
108：电阻材料层
108a、108b、208、308：电阻层
110：第二介电层
112a、112b、212a、212b、312a、312b：接触窗开口
114a、114b、214a、214b、314a、314b：接触窗
116a、116b、216a、216b、316a、316b：第二导体结构
202：金属氧化物半导体场效应晶体管
204：金属栅极结构
204a：栅介电层
204b：栅导体层
206：间隙壁
207：源极/漏极区
210：介电层
R1：第一区
R2：第二区
具体实施方式
参照本实施例的图式以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。
图1是依照本发明第一实施例的半导体元件的剖面示意图。
请参照图1，第一实施例的半导体元件10包括具有第一区R1与第二区R2的基底100，其中隔离结构102内埋于第一区R1的基底100中。在一实施例中，第一区R1可例如是非主动元件区，所述非主动元件区包括被动元件(例如是薄膜电阻器)设置区域；而第二区R2可例如是主动元件区，所述主动元件区包括晶体管设置区域。基底100可以是具有导电型的半导体基底，例如N型或P型基底。半导体基底的材料例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。基底100也可以是非掺杂外延(Non-EPI)层、掺杂外延层、覆硅绝缘(SOI)基底或其组合。隔离结构102的材料可例如是掺杂或未掺杂的氧化硅、高密度等离子体氧化物、氮氧化硅或其组合。在一实施例中，隔离结构102可例如是浅沟渠隔离结构(STI)、场氧化层(FOX)或其组合。
详细地说，第一区R1包括多个第一导体结构104、第一介电层106、电阻层108b、第二介电层110、多个接触窗114a、114b以及多个第二导体结构116a、116b。
第一导体结构104位于第一区R1的基底100上。第一导体结构104彼此分开配置而不互相连接。在一实施例中，第一导体结构104的材料可例如是多晶硅。第一导体结构104具有第一电阻值，其介于至之间，其中，表示为单位面积。
第一介电层106覆盖第一导体结构104，使得第一导体结构104彼此互相电性隔离。在一实施例中，第一介电层106的材料可例如是四乙氧基硅烷(tetraethosiloxane，TEOS)氧化硅、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、氢化硅倍半氧化物(HSQ)、氟硅玻璃(FSG)、无掺杂硅玻璃(USG)、氮化硅、氮氧化硅、介电常数小于4的低介电材料或其组合。
电阻层108b位于第一介电层106上，且对应覆盖第一导体结构104。在本实施例中，电阻层108b可例如是薄膜电阻层，其材料可例如是钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、硅化铬(CrSi)、镍铬合金(NiCr)或其组合。电阻层108b具有第二电阻值，其介于至之间。但本发明不以此为限，设计者可选用任意电阻值与较低的电阻温度系数(TCR)的电阻层108b材料，使得本实施例的薄膜电阻器可应用在较广泛的温度范围(可例如介于-25℃至100℃之间或更广的范围)的电子产品，例如是电源供应、可充电电池、电子马达驱动器、LED驱动器等。另外，在本实施例中，电阻层108b的厚度可介于至之间。但本发明不以此为限，在其他实施例中，设计者可藉由改变电阻层108b的厚度来调整薄膜电阻器的电阻值。
第二介电层110位于电阻层108b上。第二介电层110的材料可例如是硼磷硅玻璃(BPSG)、四乙氧基硅烷(TEOS)氧化硅、磷硅玻璃(PSG)、氢化硅倍半氧化物(HSQ)、氟硅玻璃(FSG)、无掺杂硅玻璃(USG)、氮化硅、氮氧化硅、介电常数小于4的低介电材料或其组合。在一实施例中，第二介电层110与第一介电层106的材料可以相同亦或不同，本发明不以此为限。
接触窗114a、114b贯穿第二介电层110、电阻层108b以及部分第一介电层106，并分别与第一导体结构104接触。值得注意的是，由于第一导体结构104彼此不连接，其电阻值大于电阻层108b的第二电阻值，因此，即便接触窗114a、114b与第一导体结构104接触，接触窗114a仍会藉由电阻层108b与接触窗114b电连接。在一实施例中，接触窗114a、114b的材料可例如是钨、钛、钽、铝、铜或其合金。
第二导体结构116a、116b位于第二介电层110上，以分别与接触窗114a、114b电连接。在一实施例中，第二导体结构116a、116b的材料可例如是铝、铜或其合金。
另一方面，第二区R2配置有至少一金属氧化物半导体场效应晶体管202。值得注意的是，金属氧化物半导体场效应晶体管202的栅极结构204可与第一导体结构104同时形成。因此，在一实施例中，金属氧化物半导体场效应晶体管202的栅极结构204与第一导体结构104可例如是在同一水平高度(the same level)。在另一实施例中，金属氧化物半导体场效应晶体管202的栅极结构204的材料可与第一导体结构104的材料相同。举例来说，在一示范实施例中，可藉由在第二区R2中形成金属氧化物半导体场效应晶体管202的栅极结构204的步骤，同时在第一区R1中形成第一导体结构104，藉此简化制造工艺步骤与成本。此时，所述栅极结构204与第一导体结构104的材料皆可例如是多晶硅。
在另一示范实施例中，可藉由在第二区R2中形成金属氧化物半导体场效应晶体管202的虚拟栅极(dummy gate)的步骤，同时在第一区R1中形成第一导体结构104，藉此简化制造工艺步骤与成本。接着，可藉由置换性金属栅极(replacement metal gate，RMG)制造工艺将所述虚拟栅极置换成金属栅极结构204。因此，后续所形成的金属氧化物半导体场效应晶体管202可包括金属栅极结构204、间隙壁206以及源极/漏极区207(如图1所示)。详细地说，金属栅极结构204包括高介电常数材料所构成的栅介电层204a与金属材料所构成的栅导体层204b。所谓高介电常数材料可视为介电常数大于4的材料，其包括金属氧化物。所述金属氧化物可选自由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu所组成的群组的至少一者的氧化物。在一实施例中，栅导体层204b可例如单层结构，其材料可例如钨或铝等的低电阻率的金属材料。在另一实施例中，栅导体层204b可例如多层结构(未绘示)，其包括功函数层、低阻抗金属层或其组合。功函数层的材料可例如是TiN、TaC、TaCNO、TaCN、TiAlx、TaN或其组合。低阻抗金属层的材料可例如是Ti、TiAlx、富含Ti的TiN、Al或其组合，其中x为任何可能的数值。
间隙壁206位于金属栅极结构204的两侧，其材料包括氧化硅、氮化硅或其组合。源极/漏极区207位于金属栅极结构204的两侧的基底100中。源极/漏极区207可例如是掺杂制造工艺或外延生长制造工艺或其他合适制造工艺所形成的区域。此外，第二区R2还包括介电层210覆盖金属氧化物半导体场效应晶体管202。介电层210的材料可例如是四乙氧基硅烷(TEOS)氧化硅、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、氢化硅倍半氧化物(HSQ)、氟硅玻璃(FSG)、无掺杂硅玻璃(USG)、氮化硅、氮氧化硅、介电常数小于4的低介电材料或其组合。在一实施例中，介电层210可例如是一层、两层或多层结构。举例来说，当介电层210为两层结构，其可与第一区R1中的第一介电层106以及第二介电层110同时形成。
由于第二区R2(例如是主动元件区)可配置不同种类的晶体管，且其制造流程为所属技术领域的技术人员所熟知，于此便不再详述。以下将详细说明图1的第一区R1(例如是非主动元件区)的制造流程。
图2A至图2G是依照本发明第二实施例的半导体元件的制造流程的剖面示意图。
请参照图2A，首先，于基底100中形成隔离结构102。接着，于基底100上形成多个第一导体结构104，其中隔离结构102位于第一导体结构104与基底100之间。基底100、隔离结构102以及第一导体结构104的材料已于上述段落说明过，于此便不再赘述。值得注意的是，本实施例可利用形成图1的金属氧化物半导体场效应晶体管202的虚拟栅极(dummy gate)的步骤，同时形成第一导体结构104，藉此简化制造工艺步骤与成本。第一导体结构104的形成方法是先形成第一导体材料层(未绘示)于基底100上。接着，图案化第一导体材料层，以同时形成第一区R1的第一导体结构104与第二区R2的虚拟栅极(未绘示)。
之后，请参照图2B，于第一导体结构104上形成第一介电层106。第一介电层106覆盖第一导体结构104的表面，以电性隔离相互分隔的第一导体结构104。第一介电层106的材料可例如是四乙氧基硅烷(TEOS)氧化硅，其形成方法可例如是化学气相沉积法。
接着，请参照图2C，于第一介电层106上形成电阻材料层108。电阻材料层108的材料可例如是钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、硅化铬(CrSi)、镍铬合金(NiCr)或其组合，其形成方法可例如是物理气相沉积法(可例如是溅镀法)或化学气相沉积法。
然后，请参照图2D，图案化电阻材料层108，以暴露部分第一介电层106的顶面，藉此形成电阻层108a。此图案化步骤是用以定义薄膜电阻器的区域，其图案化步骤可例如是光刻制造工艺与蚀刻制造工艺。
请参照图2E，于基底100上形成第二介电层110。第二介电层110覆盖部分第一介电层106的顶面以及电阻层108a的表面。第二介电层110的材料可例如是硼磷硅玻璃(BPSG)，其形成方法可例如是化学气相沉积法或旋转涂布玻璃法(SOG)。
之后，请参照图2F，于第二介电层110、电阻层108b以及部分第一介电层106中形成多个接触窗开口112a、112b。接触窗开口112a、112b暴露第一导体结构104的顶面。在一实施例中，接触窗开口112a、112b的形成方法包括非等向性蚀刻法，其可以是干式蚀刻，例如是反应性离子蚀刻法(RIE)。
请同时参照图2F与图2G，接触窗开口112a、112b中形成接触窗(或导电插塞)114a、114b。在一实施利中，接触窗(或导电插塞)114a、114b包括以下步骤。于基底100上形成导电材料层(未绘示)，导电材料层填入接触窗开口112a、112b中。之后，进行平坦化制造工艺，移除多余的导电材料层，以暴露第二介电层110的顶面。在一实施例中，平坦化制造工艺可例如是化学机械抛光(CMP)制造工艺、回蚀刻(etch back)制造工艺或其组合。在一实施例中，导电材料层的材料可例如是钨、钛、钽、铝、铜或其合金，其形成方法可例如是物理气相沉积法或化学气相沉积法。
之后，于接触窗114a、114b上形成第二导体结构116a、116b。在一实施例中，接触窗114a、114b的形成方法包括以下步骤。于基底100上形成第二导体材料层(未绘示)。然后，利用光刻与蚀刻制造工艺图案化第二导体材料层。在一实施例中第二导体材料层的材料可例如是铝、铜或其合金，其形成方法可例如是物理气相沉积法或化学气相沉积法。
值得注意的是，第二实施例的半导体元件20可利用第一导体结构104当作形成接触窗开口112a、112b时的蚀刻停止层(如图2F所示)，因此，本发明可避免电阻层108a的厚度过薄，导致接触窗开口无法精准停在电阻层108a上，进而可能损伤隔离结构102或基底100表面的问题；又或者是，避免后续形成的接触窗114a、114b与电阻层108b之间的电连接不佳的问题。因此，本发明的第一导体结构104可用以增加制造工艺广域度并提升半导体元件的良率。另一方面，本发明可藉由在第二区R2中形成金属氧化物半导体场效应晶体管的虚拟栅极的步骤，同时在第一区R1中形成第一导体结构104，藉此简化制造工艺步骤与成本。
根据本发明的第三实施例与第四实施例，其针对接触窗的深度不同来做说明。图3是依照本发明第三实施例的半导体元件的剖面示意图。图4是依照本发明第四实施例的半导体元件的剖面示意图。
请先参照图3，第三实施例的半导体元件30与第二实施例的半导体元件20基本上相似，两者差异之处在于：第三实施例的半导体元件30的接触窗214a、214b仅贯穿第二介电层110，并分别与电阻层208接触。接触窗214a、214b的形成方法是先形成多个接触窗开口212a、212b于第二介电层110中，以暴露电阻层208的顶面。接着，形成导电材料层(未绘示)于基底100上，并填入接触窗开口212a、212b中。之后，进行平坦化制造工艺，移除多余的导电材料层，以暴露第二介电层110的顶面。
请先参照图4，第四实施例的半导体元件40与第二实施例的半导体元件20基本上相似，两者差异之处在于：第四实施例的半导体元件40的接触窗314a、314b仅贯穿第二介电层110与电阻层308，还有部分沿伸至第一介电层106中，并分别与电阻层308接触。接触窗314a、314b的形成方法是先形成多个接触窗开口312a、312b于第二介电层110与电阻层308中，以暴露电阻层308的顶面。接着，形成导电材料层(未绘示)于基底100上，并填入接触窗开口312a、312b中。之后，进行平坦化制造工艺，移除多余的导电材料层，以暴露第二介电层110的顶面。虽然图4中所绘示的接触窗314a、314b的底面略低于电阻层308的底面，但本发明不以此为限。在其他实施例中，接触窗314a、314b的底面与电阻层308的底面可实质上共平面。
综上所述，在一实施例中，可利用第一导体结构当作形成接触窗开口的蚀刻停止层，其可避免由于电阻层的厚度过薄，而可能损伤其下方的隔离结构或基底表面的问题。因此，本实施例的第一导体结构可用以增加制造工艺广域度并提升半导体元件的良率。另外，在一实施例可藉由在第二区中形成金属氧化物半导体场效应晶体管的虚拟栅极的步骤，同时在第一区中形成第一导体结构，藉此简化制造工艺步骤与成本。
此外，在一实施例的薄膜电阻器不仅可结合半导体制造工艺的薄膜、光刻以及蚀刻等方法来形成，还具有较低的电阻温度系数(TCR)。换言之，在一实施例的薄膜电阻器可应用在较广泛的温度范围(可例如介于-25℃至100℃之间或更广的范围)的电子产品，例如是电源供应、可充电电池、电子马达驱动器、LED驱动器等。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定的为准。
Claims (12)
1.一种半导体元件，其特征在于，包括：
一基底，具有一第一区与一第二区，该第二区配置有至少一金属氧化物半导体场效应晶体管，该第一区包括：
多个第一导体结构，位于该第一区的该基底上；
一第一介电层，覆盖所述第一导体结构，以电性隔离所述第一导体结构；
一电阻层，位于该第一介电层上；
一第二介电层，位于该电阻层上；以及
多个接触窗，至少贯穿该第二介电层，并分别与该电阻层电连接。
2.如权利要求1所述的半导体元件，其特征在于，所述接触窗还贯穿该电阻层。
3.如权利要求2所述的半导体元件，其特征在于，所述接触窗还贯穿部分该第一介电层，以分别与所述第一导体结构电连接。
4.如权利要求1所述的半导体元件，其特征在于，还包括多个第二导体结构位于该第二介电层上，以分别与所述接触窗电连接。
5.如权利要求1所述的半导体元件，其特征在于，该电阻层为一薄膜电阻层，该薄膜电阻层的材料包括钛、氮化钛、氮化钽、硅化铬、镍铬合金或其组合。
6.如权利要求1所述的半导体元件，其特征在于，该第一区为非主动元件区，该第二区为主动元件区。
7.如权利要求1所述的半导体元件，其特征在于，所述第一导体结构与该金属氧化物半导体场效应晶体管的一栅极结构为同一水平高度。
8.如权利要求1所述的半导体元件，其特征在于，所述第一导体结构的材料与该金属氧化物半导体场效应晶体管的一栅极结构的材料相同。
9.一种薄膜电阻器，其特征在于，包括：
至少两个第一导体结构，位于一基底上，所述第一导体结构具有一第一电阻值；
一介电层，覆盖所述第一导体结构，以电性隔离所述第一导体结构；
一电阻层，嵌入该介电层中，且未与所述第一导体结构接触，其中该电阻层具有一第二电阻值，且该第二电阻值与该第一电阻值不同；以及
至少两个接触窗，贯穿部分该介电层与该电阻层，以分别与所述第一导体结构接触，其中所述接触窗之一藉由该电阻层与所述接触窗之另一电连接。
10.一种半导体元件的制造方法，其特征在于，包括：
提供具有一第一区与一第二区的一基底；
形成多个第一导体结构于该第一区的该基底上；
形成一第一介电层于所述第一导体结构上，以电性隔离所述第一导体结构；
形成一电阻层于该第一介电层上；
形成一第二介电层于该电阻层上；以及
形成至少贯穿该第二介电层的多个接触窗，其中所述接触窗分别与该电阻层电连接。
11.如权利要求10所述的半导体元件的制造方法，其特征在于，形成所述接触窗的步骤包括：
形成多个接触窗开口于该第二介电层中，以暴露该电阻层的顶面；以及
分别填入多个导电插塞于所述接触窗开口中，以形成贯穿该第二介电层的所述接触窗。
12.如权利要求10所述的半导体元件的制造方法，其特征在于，还包括形成一金属氧化物半导体场效应晶体管于该第二区上，其中该金属氧化物半导体场效应晶体管的一栅极结构与所述第一导体结构为同时形成。
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