CN107026164B - 使用布局最佳化的开关改良 - Google Patents

使用布局最佳化的开关改良 Download PDF

Info

Publication number
CN107026164B
CN107026164B CN201710061563.5A CN201710061563A CN107026164B CN 107026164 B CN107026164 B CN 107026164B CN 201710061563 A CN201710061563 A CN 201710061563A CN 107026164 B CN107026164 B CN 107026164B
Authority
CN
China
Prior art keywords
wire
wiring
source
drain region
wiring level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201710061563.5A
Other languages
English (en)
Other versions
CN107026164A (zh
Inventor
A·孙达拉姆
B·斯瓦米纳坦
S·孔杜鲁
A·约瑟夫
M·谢拉克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN107026164A publication Critical patent/CN107026164A/zh
Application granted granted Critical
Publication of CN107026164B publication Critical patent/CN107026164B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及使用布局最佳化的开关改良，其具有与高频开关的装置结构耦合的配线的芯片结构及此类芯片结构的制造方法。形成包括第一源极/漏极区、第二源极/漏极区、及第一栅极电极的晶体管，该第一栅极电极具有顺着第一方向对准的第一宽度。形成包括与该第一源极/漏极区耦合的电线的配线阶。该电线具有顺着与该第一方向不同的第二方向对准的长度。

Description

使用布局最佳化的开关改良
技术领域
本发明大体上是关于半导体装置及积体电路制造，而且尤其是有关于具有与高频开关的装置结构耦合的配线的芯片结构及此类芯片结构的制造方法。
背景技术
移动通讯装置(例如：膝上型电脑、移动电话、平板电脑等)可利用BiCMOS电路处理被传送至该等移动通讯装置并由该等移动通讯装置接收的无线高频信号。此BiCMOS电路可包括的一或多个开关，用于将典型为射频(RF)波段内由天线接收的高频信号自低噪声放大器选择性路由(route)安排至其它芯片电路，还用于将高频信号自功率放大器选择性路由安排至该天线。这些高频开关可包括通过互补式金属氧化物半导体(CMOS)程序来形成的场效晶体管的堆叠(stack)或排组(bank)。开关可由各种优值(figures of merit；FOM)来特征化，诸如导通电阻(Ron)、断开电容(Coff)、以及其乘法乘积。
后段制程(BEOL)互连结构可用于将这些高频信号路由安排至及自开关的主动装置。此BEOL互连结构可包括嵌埋于介电层的堆叠中的配线，用以建立就信号界定互连网络的金属化阶的堆叠。此BEOL互连结构可使用镶嵌程序来制造，堆叠中的不同金属化阶个别形成。
需要具有与高频开关耦合的配线的芯片结构及此类芯片结构的制造方法以便改善一或多个FOM。
发明内容
在本发明的具体实施例中，所提供一种芯片结构及芯片结构制造方法。形成包括第一源极/漏极区、第二源极/漏极区、及第一栅极电极的晶体管，该第一栅极电极具有顺着第一方向对准的第一宽度。形成包括与该第一源极/漏极区耦合的电线的配线阶(level)。该电线具有顺着与该第一方向不同的第二方向对准的长度。
在本发明的一具体实施例中，配线结构包括第一配线阶、以及包括与该第一电线耦合的第二电线的第二配线阶。该第二电线具有顺着与对准该第一电线的长度所依顺的方向不同的方向对准的长度。
附图说明
附图是合并于本说明书的一部分并构成该部分，绘示本发明的各项具体实施例，并且连同上述对本发明的一般性说明、及下文对具体实施例提供的详细说明，目的是为了阐释本发明的具体实施例。
图1是根据本发明的一具体实施例的芯片结构的俯视图，以及其中为求清楚说明，将互连结构的介电层省略。
图1A是基本上沿着图1所示线条1A-1A取看的截面图。
图1B是基本上沿着图1所示线条1B-1B取看的截面图。
图2是根据本发明的一替代具体实施例的芯片结构的俯视图，以及其中为求清楚说明，将互连结构的介电层省略。
图2A是基本上沿着图2所示线条2A-2A取看的截面图。
图2B是基本上沿着图2所示线条2B-2B取看的截面图。
图3是根据本发明的一替代具体实施例的芯片结构的俯视图，以及其中为求清楚说明，将互连结构的介电层省略。
图3A是基本上沿着图3所示线条3A-3A取看的截面图。
图3B是基本上沿着图3所示线条3B-3B取看的截面图。
图4就图1、1A、1B所示根据本发明的具体实施例所制造的芯片结构，绘出断开电容与导通电阻的乘积的图解。
图5就根据现有技术所制造全部配线都与栅极电极平行定向对准的芯片结构，绘出断开电容与导通电阻的乘积的图解。
图6就图2、2A、2B所示根据本发明的具体实施例所制造的芯片结构，绘出断开电容与导通电阻的乘积的图解。
图7就图3、3A、3B所示根据本发明的具体实施例所制造的芯片结构，绘出断开电容与导通电阻的乘积的图解。
符号说明：
10 衬底
12 开关
14 栅极电极
16 装置结构
18 装置结构
20 装置结构
26 栅极介电层
28 源极/漏极区
30 源极/漏极区
32 通道区
34 硅化物层
36 互连结构
38 接触阶
40 配线阶
42 贯孔阶
44 配线阶
46 贯孔阶
48 配线阶
50 介电层
52 接触部
54 接触部
56 电线
58 电线
60 介电层
62 接触部
64 接触部
66 电线
68 电线
70 介电层
72 接触部
74 接触部
76 电线
78 电线
80 天线
82 放大器。
具体实施方式
请参阅图1、1A、1B，并且根据本发明的一具体实施例，衬底10包含可用于形成积体电路的装置的单晶半导体材料。衬底10可以是主体晶圆、其顶面处包括磊晶层的主体晶圆、或硅绝缘体晶圆的装置层。开关12使用衬底10当作芯片的积体电路的某部分而通过前段制程(FEOL)处理所形成。开关12包括多个栅极电极14，其配置为平行突指(finger)，并且参与形成装置结构，诸如基本上由参考元件符号16、18、20所指出的代表性装置结构。
在一项具体实施例中，装置结构16、18、20可以是场效晶体管的排组或堆叠，其串联配线在一起，并且沿着装置结构16、18、20所共用的栅极电极14的宽度顺着方向D1配置。除了与栅极电极14其中一者相关联，装置结构16、18、20的各者还包括其它组件，诸如衬底10在栅极电极14侧翼并与其相邻的半导体材料中形成的重度掺杂源极/漏极扩散或区域28、30。在一具体实施例中，源极/漏极区28可充当漏极，而源极/漏极区30充当源极，或反过来指定也可适用。
栅极电极14是栅极堆叠的组件，此栅极堆叠还包括安置于栅极电极14与衬底10的顶面之间的栅极介电层26。栅极电极14相对于衬底10的平面具有厚度或高度，还在正交于此高度的平面中具有长度及宽度。栅极电极14的宽度(即长轴)顺着方向D1对准，而栅极电极14的长度(即短轴)顺着方向D2对准。栅极长度代表自源极/漏极区28至源极/漏极区30的距离。不同装置结构16、18、20在其共用栅极电极14的一侧的源极/漏极区28顺着与共用栅极电极14的宽度平行的方向D1对准。不同装置结构16、18、20在其共用栅极电极14的对立侧的源极/漏极区30亦顺着与共用栅极电极14的宽度平行的方向D1对准。
衬底10的半导体材料中在位于各栅极电极14下方的位置界定通道区32。通道区32位于源极/漏极区28与源极/漏极区30相关特定栅极电极14之间。可掺杂构成源极/漏极区28、30的衬底10的半导体材料而与构成通道区32的半导体材料具有相反的导电性类型。
栅极电极14及栅极介电层26在形成方面，可通过沉积层堆叠、以及用光刻与蚀刻来图案化此层堆叠，用以提供栅极电极14的平行突指。栅极电极14由导体所组成，诸如金属、掺杂多晶硅、金属硅化物、或这些与其它传导材料的分层组合。栅极介电层26由介电质或绝缘材料所组成，包括例如：二氧化硅(SiO2)、诸如氧化铪(HfO2)的高k介电质、或这些与其它介电材料的分层组合。源极/漏极区28、30可通过将合适的掺质布植或扩散到衬底10的半导体材料内，按照自对准方式来形成，此掺质就n型导电性例如为像是砷(As)或磷(P)的第五族掺质，就p型导电性例如为像是硼(B)的第三族掺质。
装置结构16、18、20可包括诸如光晕区、轻度掺杂漏极(LDD)延展部等其它组件。非导电性间隔物(图未示)可在栅极电极14的垂直侧壁上形成。可在衬底10中形成就装置结构16、18、20供应电隔离的浅沟槽隔离区(图未示)。
栅极电极14及源极/漏极区28、30与互连结构中含有的金属特征耦合，此互连结构基本上是以参考元件符号36来表示，其通过中段(MOL)及后段制程(BEOL)处理来制造。在中段处理期间，硅化物层34于源极/漏极区28、30的顶面上形成，并且通过栅极电极侧壁上的非导电性间隔物而与栅极电极14分开。互连结构36包括分布于接触阶38、多个贯孔阶42、46、以及多个配线阶40、44、48中的多金属化阶。
接触阶38及配线阶40于一或多个介电层50中形成。接触阶38包括穿过一或多个介电层50延展至源极/漏极区28上的硅化物层34的多个接触部(contact)52、以及穿过一或多个介电层50延展至源极/漏极区30上的硅化物层34的多个接触部54。配线阶40包括通过接触部52而与源极/漏极区28耦合的电线56、以及通过接触部54而与源极/漏极区30耦合的电线58。电线56、58相对于衬底10的平面具有厚度或高度，还在正交于此高度的平面中具有长度及宽度。电线56、58的长度在尺寸单元方面显著大于其相应宽度，并且顺着方向D2对准。电线56、58顺着方向D1彼此交替，并且以一给定间距顺着方向D1具有相隔关系，此给定间距的选择是为了允许电线56接触源极/漏极区28，并允许电线58接触源极/漏极区30。举例而言，交替的图案及间距允许电线56其中一者通过接触部52而与装置结构16、18、20的相应源极/漏极区28耦合(图1A)，并且允许电线58其中一者通过接触部54而与装置结构16、18、20的相应源极/漏极区30耦合(图1B)。
配线阶40中的电线56、58彼此相对平行顺着方向D2对准，但未相对于栅极电极14的宽度(即相对于方向D1)平行对准。反而，配线阶40中电线56、58的长度相对于栅极电极14的宽度非平行对准。在代表性具体实施例中，配线阶40中电线56、58的长度横切于或垂直于栅极电极14顺着方向D1延展的宽度对准。在配线布局中，此对准的差异在穿过及跨布栅极电极14的正交或横向路径中路由安排电线56、58。
贯孔阶42及配线阶44于一或多个介电层60中形成。贯孔阶42包括穿过一或多个介电层60延展至电线56的多个接触部62、以及穿过一或多个介电层60延展至电线58的多个接触部64。配线阶40包括通过接触部62而与电线56耦合的电线66、以及通过接触部64而与电线58耦合的电线68。配线阶40位于配线阶44与装置结构16、18、20之间，电线66与电线56堆叠，而电线68与电线58堆叠。电线66、68相对于衬底10的平面具有厚度或高度，还在正交于此高度的平面中具有长度及宽度。电线66、68的长度在尺寸单元方面显著大于其相应宽度，并且顺着方向D2对准。
配线阶44中的电线66、68顺着方向D2彼此平行对准且与配线阶40中的电线56、58平行对准，但未相对于栅极电极14的宽度(即相对于方向D1)平行对准。反而，配线阶44中电线66、68的长度相对于栅极电极14顺着方向D1延展的宽度非平行对准。在代表性具体实施例中，配线阶44中电线66、68的长度横切于或垂直于栅极电极14的宽度对准。在配线布局中，此对准的差异在穿过及跨布栅极电极14的正交或横向路径中路由安排电线66、68。
贯孔阶46及配线阶48于一或多个介电层70中形成。贯孔阶46包括穿过一或多个介电层70延展至电线66的多个接触部72、以及穿过一或多个介电层70延展至电线68的多个接触部74。配线阶48包括通过接触部72而与电线66耦合的电线76、以及通过接触部74而与电线68耦合的电线78。配线阶44位于配线阶48与配线阶40之间。配线阶48中的电线76、78彼此且相对于栅极电极14平行对准。特别的是，电线76、78相对于衬底10的平面具有厚度或高度，还在正交于此高度的平面中具有长度及宽度。此等长度显著大于电线76、78的相应宽度，顺着与栅极电极14顺着方向D1延展的宽度平行的方向D1对准，并且相对于电线56、58的长度及电线66、68的长度垂直对准，各该电线顺着方向D2延展。
在一具体实施例中，电线76、78可包括于互连结构36的最顶端的配线阶中，此互连结构在外部用于与衬底10上的芯片电路建立外部连接。电线76可包含将开关12与天线80耦合的接口(port)，此天线例如为用于移动电子产品的天线。电线78可包含将开关12与放大器82耦合的另一接口，此放大器例如为当作衬底10上的电路而形成的低噪声放大器或功率放大器。
互连结构36的层阶38、40、42、44、46、48可例如通过镶嵌程序的沉积、研磨、光刻、以及蚀刻技巧特性来形成。在一代表性具体实施例中，对于各该层阶38、40、42、44、46、48，可沉积一或多个介电层，并且可使用光刻与蚀刻于其中界定贯孔开口及/或沟槽的图案。尤其是，可在光掩模的特征中选择用于在配线阶40、44、48中形成电线的沟槽的对准，此光掩模是在光刻期间用于形成阻剂掩模。所产生的贯孔开口及/或沟槽可与衬垫(例如：双层钽与钽氮化物)排齐，并且填充有用以界定接触部及电线的导体。在后者方面，可沉积一层厚导体，其过量填充贯孔及/或沟槽。此导体层例如用化学机械研磨(CMP)来平坦化，以将导体从一或多个介电层移除而维持传导特征的嵌埋状态。
接触部52、54可由诸如钨(W)的导体所构成。电线58、58、66、68、76、78及接触部62、64、72、74可由诸如铜(Cu)、铝(Al)、铜铝合金(AlCu)、或另一金属的导体所构成，并且可通过诸如钽(Ta)、氮化钽(TaN)、钛(Ti)、及/或氮化钛(TiN)的耐火金属来包覆。这些类型的金属可通过化学气相沉积(CVD)、物理气相沉积(PVD)、或像是电镀或无电式镀覆的电化学程序来沉积。介电层50、60、70可由诸如硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、氮化硅、氢化的碳氧化硅(SiCOH)、或二氧化硅等的电绝缘介电材料所构成，并且可通过化学气相沉积来沉积。
使用时，可供电给开关12的栅极电极14以接通开关12的装置结构16、18、20。为达此目的，开关12在成分装置结构16、18、20的栅极电极14接收电气输入以“接通(on)”或“断开(off)”。举例而言，作为对栅极电极14的电气输入而施加的正电压可将开关12的装置结构16、18、20接通，而作为对栅极电极14的电气输入而施加的负电压可将开关12的装置结构16、18、20断开。可经由电线76在开关12接收电流(例如：来自天线通过低噪声放大器所放大的信号，或自功率放大器转移至天线的信号)。此电流将会穿过电线66及接触部72、62流动至电线56，并且自电线56穿过接触部52流动至源极/漏极区28及其上的硅化物层34，接着穿过栅极电极14下方的通道区32流动至源极/漏极区30及其上的硅化物层34，然后流动至接触部54，再流动至电线58。此电流穿过接触部64、74及电线68流动至电线78，接着在行经串列耦合的装置结构16、18、20的全部后离开开关12。
包括开关12的装置结构16、18、20及互连结构36的芯片结构提供某些技术改良。顺着与栅极电极14的方向不同的方向对准电线56、58会使诸相邻对的电线56、58间的配线布局增大间距。类似的是，顺着与栅极电极14的方向不同的方向对准电线66、68会使相邻电线56、58间的配线布局增大间距。增大电线56、58的间距、及增大互连结构36的配线布局中电线66、68的间距可有效降低配线电容对总电容的贡献度，此与以全都平行并且彼此邻近具有更高层阶的不同配线阶中的电线为特征的习知设计相对照。增大电线56、58的间距、及增大互连结构36的配线布局中电线66、68的间距亦可促进配线布局中电线56、58及电线66、68增大宽度的能力，这可有效降低电阻。
根据本发明的具体实施例，配线阶40、44、48其中至少一者未顺着与栅极电极14的方向平行的方向取向或配置。反而，配线阶40、44、48其中至少一者顺着与栅极电极14的方向非平行(例如：横切或垂直)的方向对准。在替代具体实施例中，可在配线布局中配置配线阶40、44、48，使得配线阶40、44、48的不同组合未平行于栅极电极14配置。在一具体实施例中，配线阶40中与装置结构16、18、20的平面最接近的电线56、58相对于方向D1可一直非平行，不受上配线阶44、48中离装置结构16、18、20的平面较远的电线66、68、76、78所影响。
请参阅图2、2A、2B，其中相似的参考元件符号是指图1、1A、1B中相似的特征，而且根据本发明的一替代具体实施例，可修改配线布局中配线阶40、44、48的配置，使得配线阶40的电线56、58的长度顺着方向D2对准，并且未与对准栅极电极14的宽度所依顺的方向D1平行对准。在本具体实施例中，配线阶44中电线66、68的长度、及配线阶48中电线76、78的长度相对于栅极电极14的宽度平行对准。结果是，电线56、58未与电线66、68堆叠，也未与电线76、78堆叠。可调整层阶38、42、46中接触部的位置以符合配线阶40、44、48的重新配置。在配线布局中，此对准的差异在穿过及跨布栅极电极14的正交或横向路径中路由安排配线阶40中的电线56、58。
请参阅图3、3A、3B，其中相似的参考元件符号是指图2、2A、2B中相似的特征，而且根据本发明的一替代具体实施例，可修改配线布局中配线阶40、44、48的配置，使得配线阶40的电线56、58、配线阶44的电线66、68、及配线阶48的电线76、78的相应长度全都顺着方向D2对准。因此，不同配线阶40、44、48中的电线56、58、66、68、76、78未相对于栅极电极14顺着方向D1延展的宽度平行对准。可调整层阶38、42、46中接触部的位置以符合配线阶40、44、48的重新配置。在配线布局中，此对准的差异在穿过及跨布栅极电极14的正交或横向路径中路由安排配线阶40中的电线56、58、配线阶44的电线66、68、及配线阶48的电线76、78。
在设计示意图中，开关12的“接通”状态可表示为电阻器，而开关12的“断开”状态可表示为电容器。开关12的导通电阻(Ron)包括来自互连结构的配线的贡献度。降低Ron容许更多信号在开关12接通时自一个接口行进至另一接口。场效晶体管的断开电容(Coff)可与开关12的诸接口间的隔离相关联。降低Coff将会使更多信号在开关12断开时停止自一个接口行进至另一者，并且将会增强隔离。Coff包括来自互连电容的贡献度。根据本发明的具体实施例，修改配线阶40、44、48其中至少一者中配线的对准，允许工程处理及操纵开关12的Ron及Coff的值以改善优值(FOM)，诸如Ron与Coff的乘积(即Ron*Coff)，用于将RF开关的效能分级。
请参阅图4，根据图1、1A、1B所示本发明的具体实施例，就与配线布局耦合的不同装置几何形态的开关，展示绘出断开电容与导通电阻的乘积的图解。开关包括各具有29个栅极电极突指的一或多个晶体管，此等栅极电极突指为36μm的宽度，以及导致栅极长度为0.32μm、0.30μm及0.28μm的一连串不同宽度。对各组栅极电极参数及堆叠，形成与1、2及4个堆叠耦合的互连结构，其中堆叠的数目表示串联耦合的晶体管的数目。断开电容及导通电阻提取自使用网络分析仪施作的S参数测量。测量Ron与Coff期间的操作频率为1GHz。
基本上，观测到Ron*Coff的值在图4中随着栅极长度缩减而降低。可就具有相同装置几何形态且互连结构中的电线全都与栅极电极突指平行定向对准的装置结构，将图4所示Ron*Coff的值与图5所示Ron*Coff的值作比较。对于栅极长度的所有值及堆叠的数目，根据本发明的具体实施例所制造的装置结构的Ron*Coff的值(图4)小于现有技术的装置结构的Ron*Coff的值(图5)。Ron*Coff的改善主要源自于降低配线布局中非平行配线阶中的电线对总电容的贡献度，经观测，此大部分与装置几何形态无关。
请参阅图6，根据图2、2A、2B所示本发明的具体实施例，就与配线布局耦合的不同装置几何形态的开关，展示绘出断开电容与导通电阻的乘积的图解。开关包括各具有29个栅极电极突指的一或多个晶体管，此等栅极电极突指为36μm的宽度，以及导致栅极长度为0.32μm、0.30μm及0.28μm的一连串不同宽度。对各组栅极电极参数及堆叠，形成与1、2及4个堆叠耦合的互连结构，其中堆叠的数目表示串联耦合的晶体管的数目。断开电容及导通电阻提取自使用网络分析仪施作的S参数测量。测量Ron与Coff期间的操作频率为1GHz。
基本上，观测到Ron*Coff的值在图6中随着栅极长度缩减而降低。可将图6所示Ron*Coff的值与图5所示现有技术的装置结构的Ron*Coff的值作比较。对于栅极长度的所有值及堆叠的数目，根据本发明的具体实施例所制造的装置结构的Ron*Coff的值(图6)小于现有技术的装置结构的Ron*Coff的值(图5)。Ron*Coff的改善主要源自于降低配线布局中非平行配线阶中的电线对总电容的贡献度，经观测，此大部分与装置几何形态无关。
请参阅图7，根据图3、3A、3B所示本发明的具体实施例，就与配线布局耦合的不同装置几何形态的开关，展示绘出断开电容与导通电阻的乘积的图解。开关包括各具有29个栅极电极突指的一或多个晶体管，此等栅极电极突指为36μm的宽度，以及导致栅极长度为0.32μm、0.30μm及0.28μm的一连串不同宽度。对各组栅极电极参数及堆叠，形成与1、2及4个堆叠耦合的互连结构，其中堆叠的数目表示串联耦合的晶体管的数目。断开电容及导通电阻提取自使用网络分析仪施作的S参数测量。测量Ron与Coff期间的操作频率为1GHz。
基本上，观测到Ron*Coff的值在图7中随着栅极长度缩减而降低。可将图7所示Ron*Coff的值与图5所示现有技术的装置结构的Ron*Coff的值作比较。对于栅极长度的所有值及堆叠的数目，根据本发明的具体实施例所制造的装置结构的Ron*Coff的值(图7)小于现有技术的装置结构的Ron*Coff的值(图5)。Ron*Coff的改善主要源自于降低配线布局中非平行配线阶中的电线对总电容的贡献度，经观测，此大部分与装置几何形态无关。
本方法如以上所述，是用于制造积体电路芯片。产生的积体电路芯片可由制造商以空白晶圆形式(例如：作为具有多个未封装芯片的单一晶圆)、当作裸晶粒、或以封装形式来配送。在后例中，芯片嵌装于单芯片封装(例如：塑胶载体，有导线黏贴至主机板或其它更高层阶载体)中、或多芯片封装(例如：具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。无论如何，芯片可与其它芯片、离散电路元件、及/或其它信号处理装置整合，作为中间产品或或最终产品的部分。
本文中对“垂直”、“水平”等用语的参照属于举例，并非限制，用来建立参考架构。“水平”一词于本文中使用时，定义为与半导体衬底的习知平面平行的平面，与其实际三维空间方位无关。“垂直”与“正交”等词是指垂直于水平的方向，如刚才的定义。“横向”一词是指水平平面内的维度。诸如“上面”及“下面”等词用于指出元件或结构彼此的相对位置，与相对高度截然不同。
一特征可连至或与另一元件进行“连接”或“耦合”，其可直接连接或耦合至其它元件，或取而代之，可存在一或多个中介元件。如无中介元件，一特征可“直接连接”或“直接耦合”至另一元件。如有至少一个中介元件，一特征可“间接连接”或“间接耦合”至另一元件。
本发明的各项具体实施例的描述已为了说明目的而介绍，但用意不在于穷举或受限于所揭示的具体实施例。许多修改及变例对于所属技术领域中具有通常知识者将会显而易知，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语是为了最佳阐释具体实施例的原理、对市场出现的技术所作的实务应用或技术改良、或让本领域技术人员能够理解本文中所揭示的具体实施例而选择。

Claims (16)

1.一种芯片结构，其包含：
第一晶体管，其包括第一源极/漏极区、第二源极/漏极区、及栅极电极，该栅极电极具有顺着第一方向对准的长轴以及顺着垂直于该第一方向的第二方向对准的短轴；
第二晶体管，其包括第一源极/漏极区、第二源极/漏极区、及栅极电极，该栅极电极具有顺着该第一方向对准的长轴以及顺着该第二方向对准的短轴；
第一接触阶，其包括与该第一晶体管的该第一源极/漏极区直接物理连接的第一接触部以及与该第二晶体管的该第一源极/漏极区直接物理连接的第二接触部；以及
第一配线阶，其包括与该第一接触部直接物理连接以及与第二接触部直接物理连接的第一电线，该第一电线具有顺着该第二方向对准的宽度和长度，使得该第一电线穿过该第一晶体管的该栅极电极的该长轴以及该第二晶体管的该栅极电极的该长轴。
2.如权利要求1所述的芯片结构，其中，该第一配线阶包括与该第二源极/漏极区耦合的第二电线，该第二电线具有顺着该第二方向对准的长度，并且该第二电线与该第一电线具有相隔关系。
3.如权利要求1所述的芯片结构，其更包含：
第二配线阶，其包括与该第一电线耦合的第二电线，该第二电线具有顺着该第二方向对准的长度。
4.如权利要求3所述的芯片结构，其更包含：
第三配线阶，其包括与该第二电线耦合的第三电线，该第三电线具有顺着该第一方向对准的长度，该第三配线阶通过该第一配线阶及该第二配线阶而与该第一源极/漏极区分开。
5.如权利要求3所述的芯片结构，其更包含：
第三配线阶，其包括与该第二电线耦合的第三电线，该第三电线具有顺着该第二方向对准的长度，以及该第三配线阶通过该第一配线阶及该第二配线阶而与该第一源极/漏极区分开。
6.如权利要求1所述的芯片结构，其更包含：
第二配线阶，其包括与该第一电线耦合的第二电线，该第二电线具有顺着该第一方向对准的长度。
7.如权利要求6所述的芯片结构，其更包含：
第三配线阶，其包括与该第二电线耦合的第三电线，该第三电线具有顺着该第一方向对准的长度，并且该第三配线阶通过该第一配线阶及该第二配线阶而与该第一源极/漏极区分开。
8.如权利要求1所述的芯片结构，其更包含：
天线；以及
放大器，其通过该晶体管及该第一配线阶而与该天线耦合。
9.一种制造芯片结构的方法，该方法包含：
形成包括第一源极/漏极区、第二源极/漏极区、及栅极电极的第一晶体管，该栅极电极具有顺着第一方向对准的长轴以及顺着垂直于该第一方向的第二方向对准的短轴；
形成包括第一源极/漏极区、第二源极/漏极区、及栅极电极的第二晶体管，该栅极电极具有顺着该第一方向对准的长轴以及顺着该第二方向对准的短轴；
形成包括与该第一晶体管的该第一源极/漏极区直接物理连接的第一接触部以及与该第二晶体管的该第一源极/漏极区直接物理连接的第二接触部的第一接触阶；以及
形成包括与该第一接触部直接物理连接以及与第二接触部直接物理连接的第一电线的第一配线阶，其中，该第一电线具有顺着该第二方向对准的宽度和长度，使得该第一电线穿过该第一晶体管的该栅极电极的该长轴以及该第二晶体管的该栅极电极的该长轴。
10.如权利要求9所述的方法，其中，该第一配线阶包括与该第二源极/漏极区耦合的第二电线，该第二电线具有顺着该第二方向对准的长度，并且该第二电线与该第一电线具有相隔关系。
11.如权利要求9所述的方法，其更包含：
形成包括与该第一电线耦合的第二电线的第二配线阶，
其中，该第二电线具有顺着该第二方向对准的长度。
12.如权利要求11所述的方法，其更包含：
形成包括与该第二电线耦合的第三电线的第三配线阶，
其中，该第三电线具有顺着该第一方向对准的长度，并且该第三配线阶通过该第一配线阶及该第二配线阶而与该第一源极/漏极区分开。
13.如权利要求11所述的方法，其更包含：
形成包括与该第二电线耦合的第三电线的第三配线阶，
其中，该第三电线具有顺着该第二方向对准的长度，并且该第三配线阶通过该第一配线阶及该第二配线阶而与该第一源极/漏极区分开。
14.如权利要求9所述的方法，其更包含：
形成包括与该第一电线耦合的第二电线的第二配线阶，
其中，该第二电线具有顺着该第一方向对准的长度。
15.如权利要求14所述的方法，其更包含：
形成包括与该第二电线耦合的第三电线的第三配线阶，
其中，该第三电线具有顺着该第一方向对准的长度，并且该第三配线阶通过该第一配线阶及该第二配线阶而与该第一源极/漏极区分开。
16.如权利要求9所述的方法，其中，该晶体管及该第一配线阶耦合放大器及天线。
CN201710061563.5A 2016-02-02 2017-01-26 使用布局最佳化的开关改良 Expired - Fee Related CN107026164B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/013,411 2016-02-02
US15/013,411 US9721948B1 (en) 2016-02-02 2016-02-02 Switch improvement using layout optimization

Publications (2)

Publication Number Publication Date
CN107026164A CN107026164A (zh) 2017-08-08
CN107026164B true CN107026164B (zh) 2020-10-13

Family

ID=59382640

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710061563.5A Expired - Fee Related CN107026164B (zh) 2016-02-02 2017-01-26 使用布局最佳化的开关改良

Country Status (3)

Country Link
US (1) US9721948B1 (zh)
CN (1) CN107026164B (zh)
TW (1) TWI635574B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11133206B2 (en) * 2019-04-15 2021-09-28 Tokyo Electron Limited Method for die-level unique authentication and serialization of semiconductor devices using electrical and optical marking

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210828A (ja) * 2005-01-31 2006-08-10 Fujitsu Ltd 半導体装置とその製造方法
JP5362198B2 (ja) * 2007-08-31 2013-12-11 ルネサスエレクトロニクス株式会社 半導体装置
JP2010205849A (ja) * 2009-03-02 2010-09-16 Toshiba Corp 半導体装置
US8946914B2 (en) * 2013-03-04 2015-02-03 Globalfoundries Inc. Contact power rail
KR102310122B1 (ko) * 2014-06-10 2021-10-08 삼성전자주식회사 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법
US9418728B2 (en) * 2014-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port static random-access memory cell
US11239154B2 (en) * 2015-01-20 2022-02-01 Taiwan Semiconductor Manufacturing Company Ltd. Fishbone structure enhancing spacing with adjacent conductive line in power network

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Ultrafast Submicron Thermoreflectance Imaging;kazuaki yazawa;《electronics cooling》;20110301;第1行-倒数第2行，附图1-5 *

Also Published As

Publication number Publication date
TWI635574B (zh) 2018-09-11
TW201740507A (zh) 2017-11-16
US20170221882A1 (en) 2017-08-03
US9721948B1 (en) 2017-08-01
CN107026164A (zh) 2017-08-08

Similar Documents

Publication Publication Date Title
CN107039525B (zh) 用于高功率电迁移的通孔轨解决方案
US10373905B2 (en) Integrating metal-insulator-metal capacitors with air gap process flow
US10074606B2 (en) Via, trench or contact structure in the metallization, prematallization dielectric or interlevel dielectric layers of an integrated circuit
JP2016004963A (ja) 半導体装置
TWI748271B (zh) 積體晶片及其形成方法
CN112018069B (zh) 集成电路及其形成方法
CN111129123A (zh) 接触场板蚀刻的组合蚀刻停止层、集成芯片及其形成方法
CN111129121A (zh) 半导体装置
CN107026164B (zh) 使用布局最佳化的开关改良
CN109638010A (zh) 射频切换装置以及其制作方法
US20220285532A1 (en) Semiconductor die with a power device and method of manufacturing the same
US10008385B1 (en) Enlarged sacrificial gate caps for forming self-aligned contacts
WO2022220867A1 (en) Metal-insulator-metal (mim) capacitor and method of forming an mim capacitor
CN106981455A (zh) 薄膜电阻器、半导体元件及其制造方法
US10867912B2 (en) Dummy fill scheme for use with passive devices
US10236354B2 (en) Three dimensional monolithic LDMOS transistor
TWI776249B (zh) 具有多個長度之多個指狀物的佈局結構
CN113097177A (zh) 半导体元件
US11676894B2 (en) Resistance tunable fuse structure formed by embedded thin metal layers
US20240072050A1 (en) Field-effect transistors with isolation pillars
US20220336577A1 (en) Metal-insulator-metal (mim) capacitor and method of forming an mim capacitor
CN102751243A (zh) 半导体装置及其制造方法
US8823112B2 (en) Semiconductor device having mixedly mounted components with common film layers and method of manufacturing the same
CN115706082A (zh) 具有蛇状金属导线的金属内连线结构
CN114725061A (zh) 半导体器件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210218

Address after: California, USA

Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Patentee before: GLOBALFOUNDRIES Inc.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20201013

Termination date: 20220126