CN107039525B - 用于高功率电迁移的通孔轨解决方案 - Google Patents

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Abstract

本发明实施例涉及一种具有防止诸如电迁移的可靠性问题的通孔轨的集成电路。在一些实施例中，集成电路具有在半导体衬底上方布置的多个第一导电接触件。在多个第一导电接触件上方布置第一金属互连引线，且在第一金属互连引线上方布置第二金属互连引线。通孔轨布置在第一金属互连引线上方且电连接第一金属互连引线和第二金属互连引线。通孔轨具有在多个导电接触件的两个或多个上方连续延伸的长度。通孔轨的长度在第一金属互连引线和第二金属互连引线之间且沿着通孔轨的长度提供了增加的横截面积，从而减轻集成电路内的电迁移。本发明实施例涉及用于高功率电迁移的通孔轨解决方案。

Description

用于高功率电迁移的通孔轨解决方案
技术领域
本发明实施例涉及用于高功率电迁移的通孔轨解决方案。
背景技术
在过去四十年中，对更佳的性能(例如，增大的处理速度，存储空间等)、收缩的形状因数、延伸的电池寿命以及更低的成本的持续需求已经驱动了半导体制造产业。为响应需求，响应于该需求，该产业已持续降低半导体器件部件的尺寸，从而使得现代集成芯片可以包括布置在单个半导体管芯上的数百万或者数十亿的半导体器件。
发明内容
根据本发明的一些实施例，提供了一种集成电路，包括：多个导电接触件，布置在半导体衬底上方；第一金属互连引线，布置在所述多个导电接触件上方；第二金属互连引线，布置在所述第一金属互连引线上方；以及通孔轨，布置在所述第一金属互连引线上方且配置为电连接所述第一金属互连引线和所述第二金属互连引线，其中，所述通孔轨具有在所述多个导电接触件的两个或多个上方连续延伸的长度。
根据本发明的另一些实施例，还提供了一种集成电路，包括：有源区，包括布置在阱区内的多个源极/漏极区，所述阱区设置在衬底中；多个栅极结构，以接触栅极间距布置在所述衬底上方的所述多个源极/漏极区的邻近的源极/漏极区之间；多个中段制程(MEOL)结构，布置在所述多个源极/漏极区上；多个导电接触件，布置在所述多个MEOL结构上方；第一金属互连引线，布置在所述多个导电接触件上方；第二金属互连引线，布置在所述第一金属互连引线上方；以及通孔轨，配置为电连接所述第一金属互连引线和所述第二金属互连引线，其中，所述通孔轨具有大于所述接触栅极间距的长度。
根据本发明的又一些实施例，还提供了一种形成集成芯片的方法，包括：在半导体衬底上方布置多个导电接触件；在所述多个导电接触件上方形成第一金属互连引线；在所述第一金属互连引线上方形成通孔轨，其中，所述通孔轨具有在所述多个导电接触件的两个或多个上方连续延伸的长度；以及在所述通孔轨上形成第二金属互连引线。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1示出了具有包括配置为减轻电迁移的通孔轨的后段制程(BEOL)金属堆叠件的集成电路的一些实施例的截面图。
图2示出了具有包括通孔轨的BEOL金属堆叠件的集成电路的一些附加实施例的截面图。
图3示出了具有包括通孔轨的BEOL金属堆叠件的集成电路的一些附加实施例的顶视图。
图4示出了具有包括通孔轨的集成电路的一些附加实施例的截面图。
图5示出了具有包括通孔轨的BEOL金属堆叠件的集成电路的截面图的一些附加实施例。
图6A至图6B示出了包括具有在多个FinFET器件上方布置的通孔轨的后段制程(BEOL)金属堆叠件的集成电路的一些实施例。
图7至图17示出了形成具有BEOL金属堆叠件的集成电路的方法的一些实施例的截面图，其中，BEOL金属堆叠件包括通孔轨。
图18示出了形成具有BEOL金属堆叠件的集成电路的方法的一些实施例的流程图，其中，BEOL金属堆叠件包括通孔轨。
图19示出了为基于电迁移规范确定用于缩放优化的单元高度的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
集成芯片(IC)包括配置为分配电源和接地电压至IC内的多个器件(例如，晶体管)的配电网络。配电网络通常包括电源轨，电源轨为布置在后段制程(BEOL)金属堆叠件内的金属互连引线。电源轨被保持在选择的电压电位处且电连接至多个器件，以提供电压电位至器件。例如，集成芯片通常包括被保持在源电压电位(VSS)处的第一电源轨和被保持在接地电压电位(VDD)处的第二电源轨。
通常地，电源轨布置在较低的金属互连引线(例如，“M1”层)上。然而，随着集成芯片的尺寸减小，电源轨的尺寸也已经减小，导致电源轨内的电流密度较高。应该理解，在新兴技术节点(例如，14nm、10nm、7nm、5nm等)中，较高的电流密度可以导致可靠性问题，诸如电迁移和/或IR问题(由于更小的金属互连引线的更高电阻)。为了改善电迁移，可以使用更大的电源轨(例如，就有更大的宽度和/或高度)，但是这样的方法防止了单元尺寸的适当缩放。可选地，多个堆叠的金属互连引线层可以被共同地操作以作为电源轨结构。然而，这样的方法不能防止电迁移‘热点’(即，多个金属互连引线层的一层或多层内的区域经历较高的电迁移)。
本发明涉及一种具有电源轨结构的集成电路，包括两个金属引线层和介入通孔轨在防止诸如电迁移和/或IR问题的可靠性问题的同时使单元适当缩放。在一些实施例中，集成电路包括在半导体衬底上方布置的多个第一导电接触件。在多个第一导电接触件上方布置第一金属互连引线，且在第一金属互连引线上方布置第二金属互连引线。通孔轨布置在第一金属互连引线上方且配置为电连接第一金属互连引线和第二金属互连引线。通孔轨具有在多个导电接触件的两个或多个上方连续延伸的长度。通孔轨的长度在第一金属互连引线和第二金属互连引线之间且沿着通孔轨的长度提供了增加的横截面积，从而减轻电迁移和集成电路内的电迁移热点。
图1示出了具有包括通孔轨的后段制程(BEOL)金属堆叠件的集成电路100的一些实施例的截面图，通孔轨配置为减轻电迁移。
集成电路100包括在半导体衬底102内布置的阱区106。阱区106包括有源区104，有源区104包括布置在阱区106内的多个源极/漏极区108。阱区106具有具有与半导体衬底102的第二掺杂类型相反的第一掺杂类型。多个源极/漏极区108包括具有第二掺杂类型的高掺杂区(例如，高掺杂区的掺杂浓度大于周围的半导体衬底102和/或阱区106的掺杂浓度)。例如，在p型衬底内形成的PMOS有源区可以包括在n阱内布置的p型源极/漏极区。
在半导体衬底102上方和在多个源极/漏极区108之间布置多个栅极结构110(为简化附图，在图中仅标记单个栅极结构110)。在晶体管器件107的操作期间，多个栅极结构110配置为在邻近的源极/漏极区108之间延伸的沟道区109内控制电荷载流子(例如，电子或空穴)的流动。在多个栅极结构110之间交错的位置处的源极/漏极区108上方布置多个中段制程(MEOL)结构112(为了简化附图，在图中标记出单个MEOL结构112)。多个MEOL结构112包括与源极/漏极区108接触布置的导电材料。多个MEOL结构112配置为提供横向信号路由(例如，在平行于半导体衬底102的顶面的方向上的信号路由)。
多个导电接触件114(为了简化附图，在图中标记出单个导电接触件114)连接至半导体衬底102内的晶体管器件107。在一些实施例中，多个导电接触件114布置至多个MEOL结构112上。在其它实施例中，多个导电接触件114可以布置至多个栅极结构110上。多个导电接触件114将晶体管器件107电连接至第一金属互连引线116。在第一金属互连引线116上方布置通孔轨118，且在通孔轨118上方布置第二金属互连引线120。在第二金属互连引线120上布置第二通孔122。
通孔轨118具有沿着长轴延伸的长度Lvr和沿着短轴延伸的宽度的伸长形状(即，矩形形状)(即，在附图的平面内)。通孔轨118的长度Lvr大于多个导电接触件114的各自的长度Lc和/或第二通孔122的长度Lv。在一些实施例中，通孔轨118延伸穿过下面的导电接触件114的相对两侧(例如，从越过导电接触件的第一侧壁至越过导电接触件114的相对的第二侧壁)。在一些实施例中，通孔轨118在导电接触件114的两个或多个的上方连续地延伸。
通孔轨118的长度Lvr提供在第一金属互连引线116和第二金属互连引线120之间的且沿着通孔轨118的长度的增加的横截面积。增加的横截面积减小电迁移应力和电阻(例如，通孔轨118可以减小的电迁移应力是传统通孔结构的电迁移应力的两倍多)。通孔轨118的长度Lvr还改善了集成电路布局的缩放，因为增加的横截面积允许单元高度的减小而不会显著地增加电迁移(例如，通孔轨118允许电源轨的电流路径的横截面积增加，同时减小电源轨的宽度)。
图2示出了具有包括通孔轨的BEOL金属堆叠件的集成电路200的一些附加实施例的截面图。
集成电路200包括在半导体衬底102内布置的阱区106内设置的多个源极/漏极区108。在半导体衬底102上方布置包括ILD层206和多个金属间介电(IMD)层208a至208d的介电结构208。在一些实施例中，ILD层206可以包括氧化物(例如，SiO2)或掺杂的硅酸盐玻璃。在各个实施例中，多个IMD层208a至208d可以包括一个或多个低k介电层(即，介电常数小于约3.9的电介质)、超低k介电层或氧化物(如，氧化硅)。
在邻近的源极/漏极区108之间的ILD层206内布置多个栅极结构110。多个栅极结构110分别地包括栅极介电层202和上面的栅电极204。在各个实施例中，栅极介电层202可以包括氧化物或高k介电层。在一些实施例中，栅电极204可以包括多晶硅或金属(例如，铝)。在一些实施例中，侧壁间隔件(未示出)可以布置在栅极结构110的相对侧上。在一些实施例中，以具有由于小于或等于约5％的未对准误差而变化的值的接触栅极间距pCGP(即，在栅极结构110的左边缘之间或在栅极结构110的右边缘之间的间隔)布置多个栅极结构110。
还在多个源极/漏极区108上方的ILD层206内布置多个中段制程(MEOL)结构112。在一些实施例中，多个MEOL结构112可以具有基本上等于多个栅极结构110的高度的高度(即，多个MEOL结构112的上表面基本上与栅极结构110的上表面共面)。例如，多个MEOL结构112可以包括诸如铝、铜和/或钨的导电体材料。
在介电结构208的第一金属间介电(IMD)层208a内设置多个导电接触件114。在一些实施例中，导电接触件114可以包括诸如钨的导电金属。多个导电接触件114电连接至在第一IMD层208a上面的第二IMD层208b内布置的第一金属互连引线116。在一些实施例中，第一金属互连引线116可以包括铜、铝或铜合金。
通孔轨布置至第一金属互连引线116上且配置为将第一金属互连引线116电连接至上面的第二金属互连引线120。在一些实施例中，通孔轨118可以具有大于接触栅极间距pCGP的长度Lvr。在一些实施例中，通孔轨118和第二金属互连引线120可以布置在第二IMD层208b上面的第三IMD层208c内。在一些实施例中，通孔轨118和第二金属互连引线120可以包括铜、铝、或铜合金。
在一些实施例中，第一金属互连引线116具有第一高度h1和具有第一角度θ1的侧壁。通孔轨118具有不同于第一高度h1的第二高度h2。在一些实施例中，例如，第二高度h2可以大于第一高度h1。在一些实施例中，第一金属互连引线116可以具有第一角度θ1的侧壁且通孔轨118可以具有第二角度θ2的侧壁。在一些实施例中，第一角度θ1基本等于第二角度θ2。在一些实施例中，第一角度θ1不同于第二角度θ2。
图3示出了具有包括通孔轨的BEOL金属堆叠件的集成电路300的一些附加实施例的顶视图。
集成电路300包括在半导体衬底102内设置的第一有源区104a和第二有源区104b。第一有源区104a和第二有源区104b包括沿着第一方向302延伸的源极/漏极区。在一些实施例中，在第一有源区104a内的源极/漏极区具有不同于第二有源区104b内的源极/漏极区的掺杂类型。
多个栅极结构110沿着垂直于第一方向302的第二方向304在有源区104a和104b上方延伸。多个MEOL结构112在多个栅极结构110之间的位置处，沿着第二方向304，在有源区104a和104b上方延伸。多个MEOL结构连接112通过导电接触件114连接至第一金属互连引线116a和116b。第一金属互连引线116a和116b通过有源区104a和104b分离且沿着第一方向302在多个栅极结构110上方平行地延伸。在一些实施例中，输出引脚308与第一金属互连线在同一金属引线层上且通过导电接触件114连接多个MEOL结构112。
在第一方向302上，第二金属互连引线120a和120b在第一金属互连引线116a和116b上方延伸。第一金属互连引线116a和116b通过通孔轨118a和118b分别连接至第二金属互连引线120a和120b。通孔轨118a和118b分别包括具有在第一方向302上延伸的较长尺寸的伸长形状。在一些实施例中，通孔轨118a和118b具有基本上矩形的覆盖区。在一些实施例中，第一金属互连引线116a和116b和第二金属互连引线120a和120b在第一方向302和第二方向304上延伸穿过通孔轨118a和118b的相对侧壁。
第一金属互连引线116a和116b、通孔轨118a和118b、以及第二金属互连引线120a和120b共同地包括电源轨结构306a和306b，电源轨结构306a和306b配置为在集成电路300中将电压电位分配至多个器件。在一些实施例中，第一电源轨结构306a可以以电源电压(例如，VDD)保持，而第二电源轨结构306b可以以接地电压(例如，VSS)保持。在各个实施例中，可以在有源区104a和104b上方或邻近有源区104a和104b布置电源轨结构306a和306b。
通过在第一金属互连引线116a和第二金属互连引线120a之间以及在第一金属互连引线116b和第二金属互连引线120b之间分别地放置通孔轨118a和118b，电源轨结构306a和306b的横截面积增加。增加电源轨结构306a和306b的横截面积减小了电迁移，并且因此也允许单元高度310缩放而不会降低集成电路300的电迁移。
图4示出了具有通孔轨的集成电路400的一些附加实施例的截面图。
集成电路400包括在半导体衬底102上面的介电结构208内设置的多个金属互连层。多个金属互连层包括具有第一金属互连引线116、通孔轨118、以及第二金属互连引线120的局部电源轨结构401。在一些实施例中，多个金属互连层还包括在第二金属互连引线120上方的上部金属互连引线406上布置的第二电源轨。在这样的实施例中，上部金属互连引线406可以以选择的电压(例如，VSS或VDD)保持。上部金属互连引线406通过多个堆叠的中间金属互连引线404a至404b和一个或多个中间通孔402a至402c连接至第二金属互连引线120。通孔轨118在堆叠的中间金属互连引线404a至404b的第一列和第二列与一个或多个中间通孔402a至402c之间连续地延伸，从而提供具有相对较大的横截面积的电流路径408。
例如，在操作期间，电流通过电流路径408从上部金属互连引线406传输至第二金属互连引线120。由于上部金属互连引线406的尺寸相对较大，上部金属互连引线406的电流密度相对较小。然而，第一和第二金属互连引线116和120的较小尺寸造成电流密度增加(例如，由于较小的横截面积)。通孔轨118通过增加在平行于半导体衬底102的表面的第一方向410上和在垂直于半导体衬底102的表面的第二方向412上的横截面积来减小第一金属互连引线116和第二金属互连引线120内的电流密度。
在一些实施例中，通孔414以偏离通孔轨118的位置布置在第一金属互连引线116上方。通孔414和通孔轨118具有相同的宽度(在附图的平面内)和不同的长度(在方向410上)。例如，在一些实施例中，通孔轨118具有大于通孔414的长度五倍的长度(在方向410上)。在其它实施例中，通孔轨118具有大于通孔414的长度十倍的长度。
尽管电源轨结构401示出为在第一金属互连引线(例如，‘M1’层)和第二金属互连引线(例如，‘M2’层)上，应该理解，电源轨结构(例如，以VDD或VSS保持的金属互连引线)可以通过布置在由通孔轨分离的附加的和/或不同金属引线层上。例如，电源轨结构可以包括第三金属互连引线(例如，‘M3’层)、第四金属互连引线(例如，‘M4’层)、以及位于它们之间的通孔轨。可选地，例如，电源轨结构可以包括第一金属互连引线116、第二金属互连引线120、通孔轨118、位于第二金属互连引线120上方的第三金属互连引线以及在第二金属互连引线120和第三金属互连引线之间的第二通孔轨。
图5示出了具有包括通孔轨的BEOL金属堆叠件的集成电路500的一些附加实施例的截面图。
集成电路500包括在半导体衬底102上方布置的介电结构501。介电结构501包括具有ILD层206和多个IMD层208a至208d的多个堆叠介电层(例如，低k介电材料、氧化物材料、未掺杂的SiO2、氟硅酸盐玻璃等)。在一些实施例中，多个堆叠的介电层由多个蚀刻停止层502a至502d分离。例如，ILD层206通过第一蚀刻停止层(ESL)502a从第一IMD层208a分离，第一IMD层208a通过第二ESL502b从第二IMD层208b分离。在各个实施例中，多个蚀刻停止层502a至502d可以包括氮化钛(TiN)和/或氮化钽(TaN)。
多个导电接触件114布置在ILD层206内。第一扩散阻挡衬垫504a将多个导电接触件114从ILD层206分离。第一扩散阻挡衬垫504a配置为防止金属原子从多个导电接触件114扩散至ILD层206。在一些实施例中，第一扩散阻挡衬垫504a可以包括钽(Ta)或氮化钛(TiN)。在一些实施例中，第一扩散阻挡衬垫504a与第一ESL502a直接接触。
第一金属互连引线116布置在第一IMD层208a内。第二扩散阻挡衬垫504b将第一金属互连引线116从第一IMD层208a分离。第二扩散阻挡衬垫504b还将第一金属互连引线116从多个导电接触件114分离。在第一金属互连引线116上方布置第二金属互连引线120。在各个实施例中，第一和第二金属互连引线116和120可以包括导电材料，诸如铜、铝、钛、钨等。
第一金属互连引线116通过通孔轨118电连接至第二金属互连引线120。通孔轨118的上表面与第二金属互连引线120直接接触。第三扩散阻挡衬垫504c将通孔轨118和第二金属互连引线120从第二IMD层208b分离。第三扩散阻挡衬垫504c还将通孔轨118的下表面从第一金属互连线116分离。第二通孔122布置在第三IMD层208c内且第三金属互连引线506布置在第二通孔122上。第二通孔122通过第四扩散阻挡衬垫504d从第三IMD层208c分离。
尽管图1至图5示出了具有在平坦晶体管上方布置的后段制程(BEOL)金属堆叠件的集成电路，但是应该理解，本文中公开的BEOL金属堆叠件还可以结合FinFET器件使用。图6A至图6B示出了包括后段制程(BEOL)金属堆叠件的集成电路的一些实施例，后段制程(BEOL)金属堆叠件具有在多个FinFET器件上方布置的通孔轨。
图6A示出了包括BEOL金属堆叠件的集成电路600的截面图，BEOL金属堆叠件具有在多个FinFET器件601上方布置的通孔轨118。图6B示出了集成芯片600的立体图612(沿线A-A′示出的图6A的截面图)。
集成芯片600包括从下面的半导体衬底602突出的半导体材料的鳍604。在一些实施例中，半导体材料的鳍604包括与半导体衬底602相同的材料。在半导体材料的鳍604内布置外延的源极/漏极区606。
在半导体衬底602的上方设置多个栅极结构608(为简化附图，在图中标记单个栅极结构110)。多个栅极结构608跨越半导体材料的鳍604。多个栅极结构608配置为控制在半导体材料的鳍604内的电荷载流子的流动。在一些实施例中，多个栅极结构608可以包括栅电极和将栅电极从半导体材料的鳍604分离的栅极介电层108。
在半导体衬底602上方布置介电层610。介电层610沿着半导体衬底602的平坦的表面、且沿着半导体材料的鳍604的侧壁和上表面延伸。在一些实施例中，介电层610可以包括二氧化硅(SiO2)层。
以交错在多个栅极结构608之间的位置，在外延源极/漏极区606上方布置多个中段制程(MEOL)结构112(为了简化附图，在图中标记出单个MEOL结构112)。多个导电接触件114(为了简化附图，在图中标记出单个导电接触件114)连接至半导体衬底102内的FinFET器件601。在一些实施例中，多个导电接触件114布置至多个MEOL结构112上。在其它实施例中，多个导电接触件114可以布置至多个栅极结构110上。多个导电接触件114将晶体管器件107电连接至第一金属互连引线116。在第一金属互连引线116上方布置通孔轨118，且在通孔轨118上方布置第二金属互连引线120。在第二金属互连引线120上布置第二通孔122。在一些实施例中，通孔轨118在两个或多个导电接触件114的上方连续地延伸。
图7至图17示出了在后段制程(BEOL)金属堆叠件内形成通孔轨的方法的一些实施例的截面图700至1700。
如截面图700所示，在半导体衬底102内形成阱区106。在各个实施例中，半导体衬底102可以是诸如半导体晶圆和/或位于晶圆上的一个或多个管芯的任何类型的半导体本体(例如，硅、SiGe、SOI)，以及与其相关的任何其他类型的金属层、器件、半导体和/或外延层等。半导体衬底102可以包括具有第一掺杂类型(如，n型掺杂或p型掺杂)的本征掺杂的半导体衬底。
阱区106可以通过选择性注入掺杂剂物质702至半导体衬底102内形成(例如，在形成栅极结构之前，通过将p型掺杂剂注入至衬底内，可以在p型衬底内形成n阱，以形成PMOS有源区)。在一些实施例中，根据在半导体衬底102上方布置的第一掩蔽层704，掺杂剂物质702可以被选择性地注入在半导体衬底102中。在一些实施例中，第一掩蔽层704可以包括光刻胶层。在这样的实施例中，可以通过将光刻胶层选择性地曝露于辐射和随后显影光刻胶层来图案化第一掩蔽层704。
如截面图800所示，在阱区106上方形成多个栅极结构110。多个栅极结构110包括通过栅极介电层202从半导体衬底102分离的栅电极204。在一些实施例中，可以通过在半导体衬底102上方形成栅极介电层和随后地在栅极介电层上方形成栅电极层形成多个栅极结构110。随后，根据光刻工艺，图案化栅极介电层和栅电极层以形成多个栅极结构110。
如截面图900所示，在阱区106内形成多个源极/漏极区108。在一些实施例中，根据栅极结构110和第二掩蔽层904，可以通过选择性的注入掺杂剂物质902至半导体衬底102内来形成多个源极/漏极区108。在各个实施例中，掺杂剂物质902可以包括p型掺杂剂(例如，硼、镓等)或n型掺杂剂(例如，磷、砷等)。在一些实施例中，可以通过实施随后的高温退火，将掺杂剂物质902驱动至半导体衬底102内。在一些可选实施例中，可以通过蚀刻和外延生长工艺在半导体衬底内或上面的位置处形成源极/漏极区108。
如截面图1000所示，在多个栅极结构110之间横向交错的位置处的多个源极/漏极区108上方形成多个中段制程(MEOL)结构112。在一些实施例中，通过在半导体衬底102上方沉积层间介电(ILD)层206形成多个MEOL结构112。随后蚀刻ILD层206以形成填充有导电材料的开口以形成多个MEOL结构112。在其它实施例中，在ILD层206的形成之前，可以形成多个MEOL结构112。
如截面图1100所示，在ILD层206上方形成第一金属间介电(IMD)层208a。在一些实施例中，在形成第一IMD层208a之前，在ILD层206上方形成第一蚀刻停止层(ESL)502a,从而使得第一ESL 502a将ILD层206从第一IMD层208a分离。在一些实施例中，第一ESL 502a可以包括通过物理汽相沉积工艺(例如，PVD、CVE、PE-CVD、ALD等)沉积的氮化钛或钽层。在一些实施例中，第一IMD层208a可以包括通过物理汽相沉积工艺形成的低k介电层。根据第三掩蔽层1104(例如，光刻胶层)随后将第一IMD层208a曝露于蚀刻剂1102以形成多个导电接触孔1106。
如截面图1200所示，在导电接触孔1106中沉积第一扩散阻挡衬垫504a。沿着导电接触孔1106的侧壁和下表面布置第一扩散阻挡衬垫504a。在一些实施例中，可以使用物理汽相沉积技术(如，PVD、CVD等)来沉积第一扩散阻挡衬垫504a。在导电接触孔1106内形成导电材料(例如，铜、钨和/或铝)以形成多个导电接触件114。在一些实施例中，可以通过首先在导电接触孔1106内沉积晶种层1202，接下来通过随后的镀工艺(例如，电镀工艺、化学镀工艺等)以填充导电接触孔1106(具有导电填充物1204)，从而形成导电材料。在一些实施例中，可以随后实施化学机械抛光(CMP)工艺。
如截面图1300所示，在第一IMD层208a上方形成第二IMD层208b。在一些实施例中，在第一IMD层208a上方形成第二ESL 502b，从而第二ESL 502b将第一IMD层208a从第二IMD层208b分离。在第二IMD层208b内形成第一金属互连引线116。在一些实施例中，可以通过在第一IMD层208a上方形成第二IMD层208b,并且随后蚀刻第二IMD层208b以形成第一金属引线沟槽1302来形成第一金属互连引线116。在第一金属引线沟槽1302中沉积第二扩散阻挡衬垫504b。然后，第一金属引线沟槽1302填充有导电材料(例如，钨、铜或铝铜)以形成第一金属互连引线116。
如截面图1400所示，在第二IMD层208b上方形成第三IMD层208c。在一些实施例中，在第二IMD层208b和第三IMD层208c之间形成第三ESL 502c。根据第四掩蔽层1404将第三IMD层208c曝露于第一蚀刻剂1402以形成延伸至第三IMD层208c的上表面的通孔轨孔1406。在一些实施例中，通孔轨孔1406沿着多个导电接触件114的两个或多个上方的第三IMD层208c的上表面延伸。
如横截面图1500所示，根据第五掩蔽层1504将第三IMD层208c曝露于第二蚀刻剂1502以形成延伸至第三IMD层208c的上表面内的第二金属引线沟槽1506。通孔轨孔1406和第二金属引线沟槽1506共同地从第三IMD层208c的上表面延伸至第三ESL 502c。在一些实施例中，可以以相反的顺序实施横截面图1400和1500中示出的蚀刻操作(例如，从而在形成通孔轨孔1406之前形成第二金属引线沟槽1506)。
如横截面图1600所示，沿着通孔轨孔1406和第二金属引线沟槽1506的侧壁和下表面沉积第三扩散阻挡衬垫504c。随后在通孔轨孔1406和第二金属引线沟槽1506内形成导电材料(例如，铜、钨和/或铝)。在一些实施例中，可以通过首先在通孔轨孔1406和第二金属引线沟槽1506内沉积晶种层，接下来通过随后的镀工艺(例如，电镀工艺、化学镀工艺等)填充通孔轨孔1406和第二金属引线沟槽1506来形成导电材料。在一些实施例中，可以随后实施化学机械抛光(CMP)工艺。
如截面图1700所示，在第三IMD层208c上方形成第四IMD层208d。在一些实施例中，在第三IMD层208c和第四IMD层208d之间形成第四ESL 502d。蚀刻第四IMD层208d以形成第二通孔1702和上面的第三金属引线沟槽1704。沿着第二通孔1702和第三金属引线沟槽1704的侧壁和下表面沉积第四扩散阻挡衬垫504d。随后在第二通孔1702和第三金属引线沟槽1704内形成导电材料(例如，铜、钨和/或铝)以形成通孔122和第三金属互连引线520。
图18示出了形成具有包括通孔轨的BEOL金属堆叠件的集成电路的方法1800的一些实施例的流程图。尽管结合图7至图17描述方法1800，但是应该理解，方法1800不限制于这样的结构，而是可以作为独立于结构的方法单独存在。
尽管本文将所公开的方法(如，方法1700和1800)示出并描述为一系列的步骤或事件，但是应该意识到，所示出的这样的步骤或事件的顺序不应该被理解为限制的意思。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个分离的步骤和/或阶段中执行本文所述步骤的一个或多个。
在步骤1802中，在一些实施例中可以确定单元的优化高度。在一些实施例中，可以基于在单元布局上运行的模拟的电迁移规范确定优化的单元高度。这是因为单元高度影响电源轨的宽度(例如，与更大的单元高度相比，更小的单元高度将具有更小的电源轨宽度)，从而电源轨的电迁移规范可以是优化的单元高度的限制因素。图19示出了对应于步骤1802的一些实施例的方法1900。
在步骤1804中，在半导体衬底内形成阱区。阱区可以具有基于优化的单元高度确定的宽度。图7示出了相应于步骤1804的一些实施例的截面图700。
在步骤1806中，在阱区上方形成多个栅极结构。图8示出了相应于步骤1806的一些实施例的截面图800。
在步骤1808中，在阱区内的多个栅极结构的相对侧上形成多个源极/漏极区。图9示出了相应于步骤1808的一些实施例的截面图900。
在步骤1810中，在交错于多个栅极结构之间的阱区上方形成多个中段制程(MEOL)结构。图10示出了相应于步骤1810的一些实施例的截面图1000。
在步骤1812中，在栅极结构和/或MEOL结构上方形成多个导电接触件。图11至图12示出了对应于步骤1812的一些实施例的截面图1100至1200。
在步骤1814中，在多个导电接触件上方形成第一金属互连引线。图13示出了相应于步骤1814的一些实施例的截面图1300。
在步骤1816中，在第一金属互连引线上方形成通孔轨。通孔轨具有在两个或多个导电接触件的上方延伸的长度。图15至图16示出了对应于步骤1816的一些实施例的截面图1400至1600。
在步骤1818中，在通孔轨上方形成第二金属互连引线。图17示出了相应于步骤1818的一些实施例的截面图1700。
图19示出了基于电迁移规范确定单元高度的方法1900的一些实施例的流程图。
在步骤1902中，提供了集成电路布局。集成电路布局具有初始的单元高度(例如，以VDD保持的第一电源轨和以VSS保持的第二电源轨之间)和MEOL结构间距。
在步骤1904中，确定单元高度和MEOL结构间距。单元高度和MEOL结构间距对应于单元的有源区内的电源轨和晶体管器件之间的横截面面积。
在步骤1906中，确定第一电迁移规范以用于集成电路布局，该集成电路布局在具有确定的单元高度和MEOL结构间距的单元内具有单个电源轨结构(例如，是第一金属互连引线的电源轨)。在一些实施例中，可以使用模拟(例如，SPICE)确定第一电迁移规范。
在步骤1908中，将第一电迁移规范与第一预定电迁移标准比较。如果第一电迁移规范违反了第一预定电迁移标准，则方法1900继续进行步骤1910。如果第一电迁移规范不违反第一预定电迁移标准，则方法1900继续进行步骤1920。
在步骤1910中，确定第二电迁移规范以用于集成电路布局，该集成电路布局在具有初始单元高度和MEOL结构间距的单元内具有双电源轨结构(例如，是第一金属互连引线和上面的第二金属互连引线的电源轨)。
在步骤1912中，可以将第二电迁移规范与第一预定的电迁移标准比较。如果第二电迁移规范违反了第一预定电迁移标准，则方法1900继续进行步骤1914。如果第二电迁移规范不违反第一预定电迁移标准，则方法1900继续进行步骤1920。
在步骤1914中，确定第三电迁移规范以用于集成电路布局，集成电路布局在具有确定的单元高度和MEOL结构间距的单元内具有含有通孔轨的双电源轨结构(例如，是由通孔轨连接的第一金属引线层和第二金属引线层的电源轨)。
在步骤1916中，第三电迁移规范可以与第一预定的电迁移标准比较。如果第三电迁移规范违反了第一预定电迁移标准，则方法1900继续进行步骤1918。如果第三电迁移规范不违反第一预定电迁移标准，则方法1900继续进行步骤1920。
在步骤1918中，增加了单元高度。增加单元高度允许有待增加的电源轨的宽度，从而减少电迁移规范。然后，方法1900使用新单元高度重复步骤1904至1916。
在步骤1920中，第一、第二或第三电迁移规范与第二预定电迁移标准比较。如果第一、第二或第三电迁移规范不违反第二预定电迁移标准，第一、第二或第三电迁移规范相对大量地超过第二预定电迁移标准，并且在步骤1922中，单元高度可以进一步减小。然后，方法1900使用新单元高度重复步骤1904至1916。
然而，如果第一、第二或第三电迁移规范违反了第二预定电迁移标准，第一、第二或第三电迁移规范少量地超过第二预定电迁移标准，并且确定的单元高度被设定为优化的单元高度(在步骤1924中)。
因此，本发明涉及一种包含具有电源轨结构的后段制程(BEOL)金属堆叠件的集成电路，集成电路包括两个金属引线层和在防止诸如电迁移和/或IR问题的可靠性问题的同时使单元能够适当缩放的介入通孔轨。
在一些实施例中，本发明涉及一种集成电路。集成电路包括在半导体衬底上方布置的多个导电接触件。在多个导电接触件上方布置第一金属互连引线，且在第一金属互连引线上方布置第二金属互连引线。通孔轨布置在第一金属互连引线上方且配置为电连接第一金属互连引线和第二金属互连引线。通孔轨具有在多个导电接触件的两个或多个上方连续延伸的长度。
在其它实施例中，本发明涉及一种集成电路。集成电路包括有源区，有源区包含布置在阱区内的多个源极/漏极区，阱区设置在衬底中。在衬底上方的多个源极/漏极区的邻近的源极/漏极区之间以接触栅极间距布置多个栅极结构，并且在多个源极/漏极区上布置多个中段制程(MEOL)结构。在多个MEOL结构上方布置多个导电接触件。在多个导电接触件上方布置第一金属互连引线，且在第一金属互连引线上方布置第二金属互连引线。通孔轨配置为电连接第一金属互连引线和第二金属互连引线。通孔轨具有大于接触栅极间距的长度。
在又一个实施例中，本发明涉及一种形成集成电路的方法。该方法包括在半导体衬底上方形成多个导电接触件。该方法还包括在多个导电接触件上方形成第一金属互连引线。该方法还包括在第一金属互连引线上方形成通孔轨，其中，通孔轨具有在多个导电接触件的两个或多个上方连续延伸的长度。该方法还包括形成第二金属互连引线至通孔轨上。
根据本发明的一些实施例，提供了一种集成电路，包括：多个导电接触件，布置在半导体衬底上方；第一金属互连引线，布置在所述多个导电接触件上方；第二金属互连引线，布置在所述第一金属互连引线上方；以及通孔轨，布置在所述第一金属互连引线上方且配置为电连接所述第一金属互连引线和所述第二金属互连引线，其中，所述通孔轨具有在所述多个导电接触件的两个或多个上方连续延伸的长度。
在上述集成电路中，还包括：通孔，以偏离所述通孔轨的位置布置在所述第一金属互连引线上方，其中，所述通孔和所述通孔轨具有相同度宽度和不同的长度。
在上述集成电路中，还包括：有源区，包括布置阱区内的多个源极/漏极区，所述阱区设置在所述半导体衬底内；多个栅极结构，布置在所述半导体衬底上方的所述多个源极/漏极区的邻近的源极/漏极区之间；以及多个中段制程(MEOL)结构，布置在所述多个源极/漏极区上的所述多个栅极结构之间。
在上述集成电路中，所述第一金属互连引线和所述第二金属互连引线在相同的方向上沿着所述有源区的整个长度延伸。
在上述集成电路中，所述多个MEOL结构在所述有源区上方以第一方向延伸且所述通孔轨的长度在垂直于所述第一方向的第二方向上延伸。
在上述集成电路中，所述多个导电接触件将所述多个MEOL结构电连接至所述第一金属互连引线。
在上述集成电路中，所述通孔轨在所述多个栅极结构的两个或多个上方延伸。
在上述集成电路中，所述第一金属互连引线具有第一高度且所述通孔轨具有大于所述第一高度的第二高度。
在上述集成电路中，所述通孔轨的下表面通过扩散阻挡衬垫与所述第一金属互连引线分离且所述通孔轨的上表面直接接触所述第二金属互连引线。
在上述集成电路中，所述通孔轨具有矩形的覆盖区。
在上述集成电路中，所述第一金属互连引线和所述第二金属互连引线在第一方向上和在第二方向上延伸越过所述通孔轨的相对侧壁，所述第二方向垂直于所述第一方向。
根据本发明的另一些实施例，还提供了一种集成电路，包括：有源区，包括布置在阱区内的多个源极/漏极区，所述阱区设置在衬底中；多个栅极结构，以接触栅极间距布置在所述衬底上方的所述多个源极/漏极区的邻近的源极/漏极区之间；多个中段制程(MEOL)结构，布置在所述多个源极/漏极区上；多个导电接触件，布置在所述多个MEOL结构上方；第一金属互连引线，布置在所述多个导电接触件上方；第二金属互连引线，布置在所述第一金属互连引线上方；以及通孔轨，配置为电连接所述第一金属互连引线和所述第二金属互连引线，其中，所述通孔轨具有大于所述接触栅极间距的长度。
在上述集成电路中，所述通孔轨在所述多个导电接触件的两个或多个上方连续地延伸。
在上述集成电路中，所述通孔轨的下表面通过扩散阻挡衬垫从所述第一金属互连引线分离且所述通孔轨的上表面直接接触所述第二金属互连引线。
在上述集成电路中，所述第一金属互连引线和所述第二金属互连引线在相同的方向上沿着所述有源区的整个长度延伸。
在上述集成电路中，还包括：通孔，以偏离所述通孔轨的位置布置在所述第一金属互连引线上方，其中，所述通孔和所述通孔轨具有相同度宽度和不同的长度。
在上述集成电路中，所述通孔轨具有的长度是所述通孔的长度的十倍以上。
根据本发明的另一些实施例，还提供了一种形成集成芯片的方法，包括：在半导体衬底上方布置多个导电接触件；在所述多个导电接触件上方形成第一金属互连引线；在所述第一金属互连引线上方形成通孔轨，其中，所述通孔轨具有在所述多个导电接触件的两个或多个上方连续延伸的长度；以及在所述通孔轨上形成第二金属互连引线。
在上述方法中，还包括：在所述第一金属互连引线上方沉积金属间介电(IMD)层；根据第一掩蔽层选择性地蚀刻所述IMD层以在所述多个导电接触件上方形成通孔轨孔；根据第二掩蔽层选择性地蚀刻所述IMD层以在所述通孔轨孔上方形成金属引线沟槽；在所述通孔轨孔和所述金属引线沟槽内沉积扩散阻挡衬垫；以及通过在所述扩散阻挡衬垫上以及所述通孔轨孔和所述金属引线沟槽内形成金属，形成所述通孔轨和所述第二金属互连引线。
在上述方法中，还包括：提供单元的布局；基于所述单元的布局的电迁移规范，确定优化的单元高度；以及基于所述优化的单元高度，确定所述第一金属互连引线和所述第二金属互连引线的宽度。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路，包括：
多个导电接触件，布置在半导体衬底上方；
第一金属互连引线，布置在所述多个导电接触件上方；
第二金属互连引线，布置在所述第一金属互连引线上方；以及
通孔轨，布置在所述第一金属互连引线上方且配置为电连接所述第一金属互连引线和所述第二金属互连引线，其中，所述通孔轨具有在所述多个导电接触件的两个或多个上方连续延伸的长度，
其中，所述第一金属互连引线和所述第二金属互连引线为在第一方向和第二方向上延伸越过所述通孔轨的相对侧壁的连续结构，所述第一方向垂直于所述第二方向，并且其中，所述第一金属互连引线的侧壁具有第一角度，所述通孔轨的侧壁具有第二角度，所述第一角度与所述第二角度不同。
2.根据权利要求1所述的集成电路，还包括：
通孔，以偏离所述通孔轨的位置布置在所述第一金属互连引线上方，其中，所述通孔和所述通孔轨具有相同的宽度和不同的长度。
3.根据权利要求1所述的集成电路，还包括：
有源区，包括布置阱区内的多个源极/漏极区，所述阱区设置在所述半导体衬底内；
多个栅极结构，布置在所述半导体衬底上方的所述多个源极/漏极区的邻近的源极/漏极区之间；以及
多个中段制程(MEOL)结构，布置在所述多个源极/漏极区上的所述多个栅极结构之间。
4.根据权利要求3所述的集成电路，其中，所述第一金属互连引线和所述第二金属互连引线在相同的方向上沿着所述有源区的整个长度延伸。
5.根据权利要求3所述的集成电路，其中，所述多个中段制程结构在所述有源区上方以第一方向延伸且所述通孔轨的长度在垂直于所述第一方向的第二方向上延伸。
6.根据权利要求3所述的集成电路，其中，所述多个导电接触件将所述多个中段制程结构电连接至所述第一金属互连引线。
7.根据权利要求3所述的集成电路，其中，所述通孔轨在所述多个栅极结构的两个或多个上方延伸。
8.根据权利要求1所述的集成电路，其中，所述第一金属互连引线具有第一高度且所述通孔轨具有大于所述第一高度的第二高度。
9.根据权利要求1所述的集成电路，其中，所述通孔轨的下表面通过扩散阻挡衬垫与所述第一金属互连引线分离且所述通孔轨的上表面直接接触所述第二金属互连引线。
10.根据权利要求1所述的集成电路，其中，所述通孔轨具有矩形的覆盖区。
11.根据权利要求1所述的集成电路，其中，所述通孔轨、所述第一金属互连引线和所述第二金属互连引线位于不同的层中。
12.一种集成电路，包括：
有源区，包括布置在阱区内的多个源极/漏极区，所述阱区设置在衬底中；
多个栅极结构，以接触栅极间距布置在所述衬底上方的所述多个源极/漏极区的邻近的源极/漏极区之间；
多个中段制程(MEOL)结构，布置在所述多个源极/漏极区上；
多个导电接触件，布置在所述多个中段制程结构上方；
第一金属互连引线，布置在所述多个导电接触件上方；
第二金属互连引线，布置在所述第一金属互连引线上方；以及
通孔轨，配置为电连接所述第一金属互连引线和所述第二金属互连引线，其中，所述通孔轨具有大于所述接触栅极间距的长度，
其中，所述第一金属互连引线和所述第二金属互连引线为在第一方向和第二方向上延伸越过所述通孔轨的相对侧壁的连续结构，所述第一方向垂直于所述第二方向，并且其中，所述第一金属互连引线的侧壁具有第一角度，所述通孔轨的侧壁具有第二角度，所述第一角度与所述第二角度不同。
13.根据权利要求12所述的集成电路，其中，所述通孔轨在所述多个导电接触件的两个或多个上方连续地延伸。
14.根据权利要求12所述的集成电路，其中，所述通孔轨的下表面通过扩散阻挡衬垫从所述第一金属互连引线分离且所述通孔轨的上表面直接接触所述第二金属互连引线。
15.根据权利要求12所述的集成电路，其中，所述第一金属互连引线和所述第二金属互连引线在相同的方向上沿着所述有源区的整个长度延伸。
16.根据权利要求12所述的集成电路，还包括：
通孔，以偏离所述通孔轨的位置布置在所述第一金属互连引线上方，其中，所述通孔和所述通孔轨具有相同度宽度和不同的长度。
17.根据权利要求16所述的集成电路，其中，所述通孔轨具有的长度是所述通孔的长度的十倍以上。
18.一种形成集成芯片的方法，包括：
在半导体衬底上方布置多个导电接触件；
在所述多个导电接触件上方形成第一金属互连引线；
在所述第一金属互连引线上方形成通孔轨，其中，所述通孔轨具有在所述多个导电接触件的两个或多个上方连续延伸的长度；以及
在所述通孔轨上形成第二金属互连引线，
其中，所述第一金属互连引线和所述第二金属互连引线为在第一方向和第二方向上延伸越过所述通孔轨的相对侧壁的连续结构，所述第一方向垂直于所述第二方向，并且其中，所述第一金属互连引线的侧壁具有第一角度，所述通孔轨的侧壁具有第二角度，所述第一角度与所述第二角度不同。
19.根据权利要求18所述的方法，还包括：
在所述第一金属互连引线上方沉积金属间介电(IMD)层；
根据第一掩蔽层选择性地蚀刻所述金属间介电层以在所述多个导电接触件上方形成通孔轨孔；
根据第二掩蔽层选择性地蚀刻所述金属间介电层以在所述通孔轨孔上方形成金属引线沟槽；
在所述通孔轨孔和所述金属引线沟槽内沉积扩散阻挡衬垫；以及
通过在所述扩散阻挡衬垫上以及所述通孔轨孔和所述金属引线沟槽内形成金属，形成所述通孔轨和所述第二金属互连引线。
20.根据权利要求18所述的方法，还包括：
提供单元的布局；
基于所述单元的布局的电迁移规范，确定优化的单元高度；以及
基于所述优化的单元高度，确定所述第一金属互连引线和所述第二金属互连引线的宽度。
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