CN111987064A - 抽头单元和半导体单元 - Google Patents

Abstract

提供了一种抽头单元和半导体单元。所述抽头单元可以包括：掩埋电力轨层，包括VDD供电轨和VSS供电轨；多个过孔层和多个互连层，交替地布置在掩埋电力轨层上；VDD供电金属互连件和VSS供电金属互连件，位于所述多个互连层中的供电互连层中；VDD供电结构，将VDD供电轨电连接到VDD供电金属互连件；以及VSS供电结构，将VSS供电轨电连接到VSS供电金属互连件。抽头单元没有任何有源半导体器件。

Description

抽头单元和半导体单元

本申请要求于2019年5月22日提交的第62/851,468号美国临时专利申请和于2019年9月5日提交的第16/561,340号美国非临时专利申请的优先权和权益，所述美国专利申请的全部内容通过引用包含于此。

技术领域

本公开总体上涉及具有掩埋电力轨的集成电路。

背景技术

标准半导体单元包括一组逻辑器件(例如，半导体器件(诸如，p型场效应晶体管(pFET)、n型场效应晶体管(nFET)、反相器、NAND门、NOR门、触发器或其他逻辑电路))，该组逻辑器件连接到单元中的用于向逻辑器件供应电力的电力轨(例如，VDD供电轨和VSS供电轨)，并且单元电力轨在半导体单元被集成到半导体芯片中时连接到配电网。一些现有技术半导体单元包括位于逻辑器件下方的电力轨，所述电力轨在本领域中被称为掩埋电力轨。为了小的单元面积而通常设计具有掩埋电力轨的单元。然而，在具有掩埋电力轨的现有技术半导体单元中，因为掩埋电力轨通常是半导体单元的后段制程(back-end-of-line，BEOL)中的第一可访问金属层下方的三个或更多个金属层(例如，掩埋电力轨是在BEOL中的金属层下方的三个金属层)，所以掩埋电力轨不能直接连接到配电网。因此，尽管为了小的单元面积而设计具有掩埋电力轨的单元，但是在现有技术中，半导体单元的内部的用于将掩埋电力轨连接到配电网的标准过孔连接件抑制了缩放(scaling)。因此，在现有技术半导体单元中，掩埋电力轨以及掩埋电力轨与配电网之间的连接件抑制了半导体单元的缩放。

发明内容

本公开针对被构造为能够从集成电路或单元的掩埋电力轨电连接到配电网(PDN)的抽头单元的各种实施例。

在一个实施例中，所述抽头单元可以包括：掩埋电力轨层，包括VDD供电轨和VSS供电轨；多个过孔层和多个互连层，交替地布置在掩埋电力轨层上；VDD供电金属互连件和VSS供电金属互连件，位于所述多个互连层中的供电互连层中；VDD供电结构，将VDD供电轨电连接到VDD供电金属互连件；以及VSS供电结构，将VSS供电轨电连接到VSS供电金属互连件。抽头单元没有任何有源半导体器件。

所述多个过孔层和所述多个互连层可以包括：第一过孔层，位于掩埋电力轨层上；第一互连层，位于第一过孔层上；第二过孔层，位于第一互连层上；第二互连层，位于第二过孔层上；第三过孔层，位于第二互连层上；以及供电互连层，位于第三过孔层上。VDD供电结构可以包括：第一VDD过孔，位于第一过孔层中；第一VDD金属互连件，位于第一互连层中；第二VDD过孔，位于第二过孔层中；第二VDD金属互连件，位于第二互连层中；以及第三VDD过孔，位于第三过孔层中。第一VDD过孔可以将VDD供电轨电连接到第一VDD金属互连件。第二VDD过孔可以将第一VDD金属互连件电连接到第二VDD金属互连件。第三VDD过孔可以将第二VDD金属互连件电连接到VDD供电金属互连件。

VSS供电结构可以包括：第一VSS过孔，位于第一过孔层中；第一VSS金属互连件，位于第一互连层中；第二VSS过孔，位于第二过孔层中；第二VSS金属互连件，位于第二互连层中；以及第三VSS过孔，位于第三过孔层中。第一VSS过孔可以将VSS供电轨电连接到第一VSS金属互连件。第二VSS过孔可以将第一VSS金属互连件电连接到第二VSS金属互连件。第三VSS过孔可以将第二VSS金属互连件电连接到VSS供电金属互连件。

第一VDD金属互连件和第二VDD金属互连件以及第一VSS金属互连件和第二VSS金属互连件可以分别具有段形状。

第一VDD过孔至第三VDD过孔和第一VSS过孔至第三VSS过孔可以分别具有柱形状。

在俯视图中，第一VDD金属互连件可以在第一水平方向上延伸，第二VDD金属互连件可以在与第一水平方向垂直的第二水平方向上延伸，供电金属互连件可以在第一水平方向上延伸。

第一VDD过孔至第三VDD过孔可以彼此不竖直地叠置。

VDD供电结构和VSS供电结构可以为对称结构。

VDD供电结构可以包括竖直地穿过所述多个过孔层和所述多个互连层以将VDD供电轨直接连接到VDD供电金属互连件的VDD超级过孔。

VSS供电结构可以包括竖直地穿过所述多个过孔层和所述多个互连层以将VSS供电轨直接连接到VSS供电金属互连件的VSS超级过孔。

VDD供电金属互连件和VSS供电金属互连件可以与供电互连层上方的配电网电连接。配电网可以为网格形状、条纹形状、框架形状和环形状中的一种。

掩埋电力轨层可以包括位于半导体基底下方的绝缘层，并且VDD供电轨和VSS供电轨可以嵌入绝缘层中。

VDD供电结构可以包括穿透半导体基底的VDD过孔，VSS供电结构可以包括穿透半导体基底的VSS过孔。

在一个实施例中，所述抽头单元可以包括：掩埋电力轨层，包括供电轨；器件层，位于掩埋电力轨层上；多个互连层和多个过孔层，交替地布置在器件层上；供电互连层，位于所述多个互连层和所述多个过孔层上；供电金属互连件，位于供电互连层中；以及供电结构，竖直地穿过器件层、所述多个互连层和所述多个过孔层，以将供电轨连接到供电金属互连件。供电结构可以包括：多个过孔，位于器件层和所述多个过孔层中；以及多个金属互连件，位于所述多个互连层中。过孔彼此不竖直地叠置。

所述抽头单元还可以包括位于器件层中的有源半导体器件。有源半导体器件可以包括场效应晶体管。

所述多个金属互连件可以包括：第一金属互连件，在第一水平方向上延伸；以及第二金属互连件，在与第一水平方向垂直的第二水平方向上延伸。第一金属互连件和第二金属互连件可以分别具有段形状。

供电轨可以包括VDD供电轨和VSS供电轨，供电金属互连件可以包括VDD供电金属互连件和VSS供电金属互连件，供电结构可以包括VDD供电结构和VSS供电结构，所述多个过孔可以包括VDD过孔和VSS过孔，所述多个金属互连件可以包括VDD金属互连件和VSS金属互连件，VDD供电结构可以将VDD供电轨电连接到VDD供电金属互连件，VSS供电结构可以将VSS供电轨电连接到VSS供电金属互连件。

供电轨可以包括VDD供电轨和VSS供电轨，供电金属互连件可以包括VDD供电金属互连件和VSS供电金属互连件。供电结构可以包括：VDD超级过孔，竖直地穿过器件层、所述多个互连层和所述多个过孔层，以将VDD供电轨连接到VDD供电金属互连件；以及VSS超级过孔，竖直地穿过器件层、所述多个互连层和所述多个过孔层，以将VSS供电轨连接到VSS供电金属互连件。

供电轨可以包括VDD供电轨和VSS供电轨，供电金属互连件可以包括VDD供电金属互连件和VSS供电金属互连件，供电结构可以包括VDD供电结构和VSS供电结构，并且VDD供电结构和VSS供电结构可以为对称结构。

在一个实施例中，公开了一种半导体单元。所述半导体单元可以包括：第一抽头单元、第二抽头单元以及位于第一抽头单元与第二抽头单元之间的逻辑单元。第一抽头单元、第二抽头单元和逻辑单元可以包括：掩埋电力轨层，包括供电轨；器件层，位于掩埋电力轨层上；多个互连层和多个过孔层，交替地布置在器件层上；供电互连层，位于所述多个互连层和所述多个过孔层上；供电金属互连件，位于供电互连层中；以及供电结构，穿过器件层、所述多个互连层和所述多个过孔层，以将供电轨电连接到供电金属互连件。供电结构可以包括：多个过孔，位于器件层和所述多个过孔层中；以及多个金属互连件，位于所述多个互连层中。所述多个过孔可以彼此不竖直地叠置。逻辑单元还可以包括位于器件层中的有源半导体器件。第一抽头单元和第二抽头单元可以没有任何有源半导体器件。

提供本发明内容以介绍以下在具体实施方式中进一步描述的构思的选择。本发明内容不意图确定所要求保护的主题的关键特征或必要特征，也不意图用于限制所要求保护的主题的范围。所描述的特征中的一个或多个可以与一个或多个其他所描述的特征组合，以提供可行的装置(或器件)。

附图说明

当结合附图考虑时，通过参照下面的具体实施方式，将更好地理解本公开的实施例的特征和优点。在附图中，贯穿附图地使用同样的附图标记来表示同样的特征和组件。附图不一定按比例绘制。

图1A是根据本公开的一个实施例的抽头单元(tap cell)的俯视布局图，图1B是根据本公开的一个实施例的抽头单元的沿着图1A的线I-I'截取的剖面侧视图；

图1C是根据本公开的一个实施例的抽头单元100的布局图，图1D是根据本公开的一个实施例的抽头单元100的沿着图1C的线II-II'和线III-III'截取的剖视图。

图2A是根据本公开的其他实施例的包括超级过孔(super-via)的抽头单元的布局图，图2B和图2C是根据本公开的其他实施例的包括超级过孔的抽头单元的沿着图2A的线IV-IV'截取的剖面侧视图；

图3是根据本公开的另一实施例的抽头单元的剖面侧视图；

图4是根据本公开的一个实施例的包括掩埋电力轨和连接到掩埋电力轨的超级过孔的半导体集成电路的剖面侧视图；以及

图5是包括一对间隔开的抽头单元和在间隔开的抽头单元之间的至少一个半导体单元的半导体芯片的布局图。

具体实施方式

本公开针对被构造为能够从集成电路或单元的掩埋电力轨电连接到配电网(PDN)的抽头单元的各种实施例。在一个或多个实施例中，抽头单元可以包括将抽头单元的掩埋电力轨直接连接到后段制程(BEOL)金属层中的金属互连件的超级过孔。本公开还针对包括将BEOL金属层中的金属互连件直接连接到掩埋电力轨的一个或多个超级过孔的集成电路或单元的各种实施例。本公开还针对包括一对间隔开的抽头单元和在一对抽头单元之间的至少一个半导体单元的半导体芯片的各种实施例。在一个或多个实施例中，一对间隔开的抽头单元之间的半导体单元中的一个或多个可以包括一个或多个超级过孔，使得根据本公开的一个或多个实施例的半导体芯片包括抽头单元以及一个或多个超级过孔两者的组合，该组合用于将掩埋电力轨连接到配电网。

在下文中，将参照附图更详细地描述示例实施例，在附图中，同样的附图标号始终表示同样的元件。然而，本发明可以以各种不同的形式来实施，并且不应被解释为仅限于在这里示出的实施例。相反，这些实施例被提供为示例，使得本公开将是彻底的和完整的，并且将向本领域技术人员充分地传达本发明的方面和特征。因此，可以不描述对本领域技术普通技术人员为了完整地理解本发明的方面和特征而言非必需的工艺(处理或过程)、元件(要素)和技术。除非另外注明，否则在整个附图和文字描述中，同样的附图标记指同样的元件，因此，可以不重复其描述。

在附图中，为了清楚，可以夸大和/或简化元件、层和区域的相对尺寸。为了易于解释，在这里可以使用诸如“在……之下”、“在……下方”、“下”、“在……下面”、“在……上方”、“上”等的空间相对术语来描述如附图中示出的一个元件或特征与另一(其他)元件或特征的关系。将理解的是，空间相对术语意图包含装置在使用或操作中的除了附图中描绘的方位之外的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其他元件或特征“下方”或“之下”或“下面”的元件随后将被定位为“在”所述其他元件或特征“上方”。因此，示例术语“在……下方”和“在……下面”可以包含上方和下方两种方位。装置可以被另外定位(例如，旋转90度或在其他方位处)，并且这里使用的空间相对描述语应该相应地被解释。

将理解的是，尽管在这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件、第一组件、第一区域、第一层或第一部分可以被命名为第二元件、第二组件、第二区域、第二层或第二部分。

将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到或直接结合到所述另一元件或层，或者可以存在一个或多个中间元件或中间层。此外，还将理解的是，当元件或层被称为“在”两个元件或层“之间”时，该元件或层可以是所述两个元件或层之间的唯一元件或唯一层，或者也可以存在一个或多个中间元件或中间层。

这里使用的术语是出于描述具体实施例的目的，而不意图限制本发明。如在这里使用的，除非上下文另外清楚地指出，否则单数形式“一”和“一个(种/者)”也意图包括复数形式。还将理解的是，术语“包括”和“包含”用在本说明书中时，说明存在陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。如在这里使用的，术语“和/或”包括相关所列项中的一个或多个的任何组合和全部组合。诸如“……中的至少一个(种/者)”的表述在位于一列元件(要素)之后时，修饰整列元件而不修饰该列元件中的个别元件。

如在这里使用的，术语“基本上”、“大约”和类似的术语被用作近似术语而不是用作程度术语，并且意图解释将由本领域普通技术人员认识到的测量值或计算值中的固有偏差。此外，当描述本发明的实施例时，“可以”的使用表示“本发明的一个或多个实施例”。如在这里使用的，术语“使用”、“正在使用”和“被使用”可以被认为分别与术语“利用”、“正在利用”和“被利用”同义。此外，术语“示例性”意图表示示例或举例说明。

除非另外定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，除非在这里明确地如此定义，否则术语(诸如，在通用字典中定义的术语)应被解释为具有与它们在相关领域的上下文和/或本说明书中的含义一致的含义，并且不应以理想化的或过于形式化的含义来解释。

图1A是根据本公开的一个实施例的抽头单元100的布局图，图1B是根据本公开的一个实施例的抽头单元100的沿着图1A的线I-I'截取的剖视图，抽头单元100被构造为能够从集成电路或单元的掩埋电力轨电连接到配电网(PDN)。

在示出的实施例中，抽头单元100可以包括掩埋电力轨层101以及一系列过孔层和互连层，掩埋电力轨层101包括VDD供电轨102和VSS供电轨103，所述一系列过孔层和互连层交替地布置/堆叠在掩埋电力轨层101上。在示出的实施例中，抽头单元100可以包括位于掩埋电力轨层101上的第一过孔层104、位于第一过孔层104上的第一互连层105、位于第一互连层105上的第二过孔层106、位于第二过孔层106上的第二互连层107、位于第二互连层107上的第三过孔层108和位于第三过孔层108上的第三互连层109。掩埋电力轨层101、第一过孔层至第三过孔层104、106和108以及第一互连层至第三互连层105、107和109可以包括诸如氧化硅的介电层。

第一过孔层104可以包括第一VDD过孔113和第一VSS过孔115。第一互连层105可以包括第一VDD金属互连件112和第一VSS金属互连件114。第二过孔层106可以包括第二VDD过孔117和第二VSS过孔119。第二互连层107可以包括第二VDD金属互连件116和第二VSS金属互连件118。第三过孔层108可以包括第三VDD过孔121和第三VSS过孔123。第三互连层109可以包括第三VDD金属互连件120和第三VSS金属互连件122。

在一个实施例中，第三互连层109可以被称为供电互连层。因此，第三VDD金属互连件120可以被称为VDD供电金属互连件，第三VSS金属互连件122可以被称为VSS供电金属互连件。在一个实施例中，第三VDD金属互连件(例如，VDD供电金属互连件)120和第三VSS金属互连件(例如，VSS供电金属互连件)122可以是配电网(PDN)的部分。

在一个实施例中，掩埋电力轨层101可以是半导体基底(例如，硅晶片(siliconwafer))。例如，VDD供电轨102和VSS供电轨103可以嵌入半导体基底中。在一个实施例中，掩埋电力轨层101可以是半导体基底上的绝缘层。例如，VDD供电轨102和VSS供电轨103可以嵌入半导体基底上的绝缘层中。在一个实施例中，掩埋电力轨层101可以是半导体基底下方的绝缘层。例如，VDD供电轨102和VSS供电轨103可以嵌入半导体基底下方的绝缘层中。

在一个实施例中，抽头单元100可以包括VDD供电结构150和VSS供电结构160。例如，VDD供电结构150可以包括VDD供电轨102、第一VDD过孔113、第一VDD金属互连件112、第二VDD过孔117、第二VDD金属互连件116、第三VDD过孔121和第三VDD金属互连件120，VSS供电结构160可以包括VSS供电轨103、第一VSS过孔115、第一VSS金属互连件114、第二VSS过孔119、第二VSS金属互连件118、第三VSS过孔123和第三VSS金属互连件122。

VDD供电结构150和VSS供电结构160可以为对称结构。在一个实施例中，在俯视图中，VDD供电结构150和VSS供电结构160可以具有点对称结构或旋转对称结构。在一个实施例中，在俯视图或侧视图中，VDD供电结构150和VSS供电结构160可以为镜像结构。

在俯视图或侧视图中，金属互连件112、114、116、118、120和122可在第一水平(列)方向或第二水平(行)方向上具有伸长的或延伸的段形状或条形状。过孔113、115、117、119、121和123可以在侧视图中具有柱形状。

在一个或多个实施例中，抽头单元100包括将VDD供电轨102和VSS供电轨103连接到第三VDD金属互连件120和第三VSS金属互连件122(例如，VDD供电金属互连件和VSS供电金属互连件)的一系列交错的过孔和金属互连件。在示出的实施例中，第一互连层105中的第一VDD金属互连件112可以通过第一过孔层104中的第一VDD过孔113连接到VDD供电轨102，第一互连层105中的第一VSS金属互连件114可以通过第一过孔层104中的第一VSS过孔115连接到VSS供电轨103。在示出的实施例中，第二互连层107中的第二VDD金属互连件116可以通过第二过孔层106中的第二VDD过孔117连接到第一VDD金属互连件112，第二互连层107中的第二VSS金属互连件118可以通过第二过孔层106中的第二VSS过孔119连接到第二VSS金属互连件114。在示出的实施例中，第三互连层109中的第三VDD金属互连件120(例如，VDD供电金属互连件)可以通过第三过孔层108中的第三VDD过孔121连接到第二VDD金属互连件116，第三互连层109中的第三VSS金属互连件122(例如，VSS供电金属互连件)可以通过第三过孔层108中的第三VSS过孔123连接到第二VSS金属互连件118。

VDD过孔113、117和121可以彼此不竖直地对齐和叠置，VSS过孔115、119和123可以彼此不竖直地对齐和叠置。VDD金属互连件112、116和120可以分别在列方向和行方向上交替地延伸为段形状或条形状。VSS金属互连件114、118和122可以分别在列方向和行方向上交替地延伸为段形状或条形状。因此，VDD过孔113、117和121以及VDD金属互连件112、116和120可以形成VDD交错结构或VDD钉(staple)结构，VSS过孔115、119和123以及VSS金属互连件114、118和122可以形成VSS交错结构或VSS钉结构。在一个实施例中，VDD交错结构和VSS交错结构两者(或VDD钉结构和VSS钉结构两者)可以形成供电阶梯结构。

以这种方式，抽头单元100可以将VDD供电轨102和VSS供电轨103从掩埋电力轨层101电提升到第三互连层109中的第三金属互连件120和122。例如，可以将VDD电力从第三VDD金属互连件120(例如，VDD供电金属互连件)传输和供应到VDD供电轨102/从VDD供电轨102传输和供应到第三VDD金属互连件120(例如，VDD供电金属互连件)，并且可以将VSS电力从第三VSS金属互连件122(例如，VSS供电金属互连件)传输和供应到VSS供电轨103/从VSS供电轨103传输和供应到第三VSS金属互连件122(例如，VSS供电金属互连件)。

图1C是根据本公开的一个实施例的抽头单元100的布局图，图1D是根据本公开的一个实施例的抽头单元100的沿着图1C的线II-II'和线III-III'截取的剖视图，抽头单元100被构造为能够从集成电路或单元的掩埋电力轨电连接到配电网(PDN)。

参照图1C和图1D，与图1A和图1B中示出的抽头单元100相比，抽头单元100还可以包括位于第三互连层109上的第四过孔层110和位于第四过孔层110上的第四互连层111。第四过孔层110可以包括第四VDD过孔127和第四VSS过孔129，第四互连层111可以包括第四VDD金属互连件126和第四VSS金属互连件128。在一个实施例中，第四互连层111可以被称为供电互连层。因此，第四VDD金属互连件126可以被称为VDD供电金属互连件，第四VSS金属互连件128可以被称为VSS供电金属互连件。在一个实施例中，第四VDD金属互连件126和VSS金属互连件128可以是配电网(PDN)的部分。

在该实施例中，VDD供电结构150还可以包括第四VDD过孔127和第四VDD金属互连件126(例如，VDD供电金属互连件)，VSS供电结构160还可以包括第四VSS过孔129和第四VSS金属互连件128(例如，VDD供电金属互连件)。

如上所提及，VDD供电结构150和VSS供电结构160可以为对称结构。在一个实施例中，在俯视图中，VDD供电结构150和VSS供电结构160可以具有点对称结构或旋转对称结构。在一个实施例中，在俯视图或侧视图中，VDD供电结构150和VSS供电结构160可以为镜像结构。

第四VDD金属互连件126和第四VSS金属互连件128可以在俯视图或侧视图中具有段形状或条形状。第四VDD过孔127和第四VSS过孔129可以在侧视图中具有柱形状。

VDD供电金属互连件120或126以及VSS供电金属互连件122或128可以连接到PDN。在一个或多个实施例中，PDN可以具有网格形状、条纹形状、框架形状和/或环形状。在一个或多个实施例中，PDN可以位于比供电互连层109或111更高的层处。在一个或多个实施例中，VDD供电金属互连件120或126以及VSS供电金属互连件122或128可以通过一个或多个过孔钉连接到PDN(例如，一个或多个过孔钉可以将供电互连层109中的VDD供电金属互连件120以及VSS供电金属互连件122或供电互连层111中的VDD供电金属互连件126以及VSS供电金属互连件128连接到PDN)。在一个或多个实施例中，VDD供电金属互连件120或126以及VSS供电金属互连件122或128可以通过过孔阶梯(例如，从第三互连层109上的第四过孔层110开始且在比第四互连层110高的互连层(PDN位于该互连层处)处结束的过孔切口的阵列)连接到PDN。例如，根据一个或多个实施例，为了将抽头单元100的VDD供电金属互连件120或126以及VSS供电金属互连件122或128连接到PDN，VDD供电金属互连件120或126以及VSS供电金属互连件122或128上方的每个互连层可以包括一个或多个导线段(例如，平行的两个导线段)，并且每个过孔层可以包括至少两个过孔(每个导线段一个)以连接到下一上互连层。在一个或多个实施例中，抽头单元100可以根据需要包括图1A至图1D中未示出的一个或多个附加层(诸如，例如，附加互连层和/或附加过孔层)。

在一个或多个实施例中，抽头单元100可以包括附加过孔层和附加互连层。例如。抽头单元100可以包括位于第四互连层111上的第五过孔层、位于第五过孔层上的第五互连层、位于第五互连层上的第六过孔层和位于第六过孔层上的第六互连层。在一个或多个实施例中，附加过孔层可以包括附加过孔，附加互连层可以包括附加金属互连件。例如，附加过孔可以分别包括附加VDD过孔和附加VSS过孔，附加金属互连件可以分别包括附加VDD金属互连件和附加VSS金属互连件。

在示出的实施例中，抽头单元100可以没有(不包括)任何有源器件(例如，半导体器件(诸如，p型场效应晶体管(pFET)、n型场效应晶体管(nFET)、反相器、NAND门、NOR门、触发器或其他逻辑电路))。

在一个或多个实施例中，抽头单元100可以将VDD供电轨102和VSS供电轨103从掩埋电力轨层101电提升到第四互连层(例如，供电互连层)111中的第四金属互连件126和128。例如，可以将VDD电力从第四VDD金属互连件126(例如，VDD供电金属互连件)传输和供应到VDD供电轨102/从VDD供电轨102传输和供应到第四VDD金属互连件126(例如，VDD供电金属互连件)，并且可以将VSS电力从第四VSS金属互连件128(例如，VSS供电金属互连件)传输和供应到VSS供电轨103/从VSS供电轨103传输和供应到第四VSS金属互连件128(例如，VSS供电金属互连件)。

图2A是根据本公开的实施例的抽头单元200的布局图，图2B和图2C是根据本公开的实施例的抽头单元200的沿着图2A中的线IV-IV'截取的剖视图。在示出的实施例中，抽头单元200可以包括掩埋电力轨层201以及一系列过孔层和互连层，掩埋电力轨层201包括VDD供电轨202和VSS供电轨203，所述一系列过孔层和互连层交替地布置/堆叠在掩埋电力轨层201上。在示出的实施例中，抽头单元200包括位于掩埋电力轨层201上的第一过孔层204、位于第一过孔层204上的第一互连层205、位于第一互连层205上的第二过孔层206、位于第二过孔层206上的第二互连层207、位于第二互连层207上的第三过孔层208、位于第三过孔层208上的第三互连层209、位于第三互连层209上的第四过孔层210和位于第四过孔层210上的第四互连层211。在一个或多个实施例中，抽头单元200可以根据需要包括图2A至图2C中未示出的一个或多个附加层(诸如，例如，附加互连层和/或附加过孔层)。

此外，在示出的实施例中，抽头单元200可以没有(不包括)任何有源器件(例如，半导体器件(诸如，pFET、nFET、反相器、NAND门、NOR门、触发器或其他逻辑电路))。

在一个实施例中，掩埋电力轨层201可以是半导体基底(例如，硅晶片)。例如，VDD供电轨202和VSS供电轨203可以嵌入半导体基底中。在一个实施例中，掩埋电力轨层201可以是半导体基底上的绝缘层。例如，VDD供电轨202和VSS供电轨203可以嵌入半导体基底上的绝缘层中。在一个实施例中，掩埋电力轨层201可以是半导体基底下方的绝缘层。例如，VDD供电轨202和VSS供电轨203可以嵌入半导体基底下方的绝缘层中。

在示出的实施例中，抽头单元200可以包括分别连接到VDD供电轨202的两个VDD超级过孔212和213，以及分别连接到VSS供电轨203的两个VSS超级过孔214和215(例如，连接到VDD供电轨202的布置成阵列的两个VDD超级过孔212和213，以及连接到VSS供电轨203的布置成阵列的两个VSS超级过孔214和215)。在一个或多个实施例中，抽头单元200可以包括连接到VDD供电轨202和VSS供电轨203中的每个的任何其他合适数量的超级过孔(诸如，例如，连接到VDD供电轨202和VSS供电轨203中的每个的单个超级过孔(例如，212和214)或者连接到VDD供电轨202和VSS供电轨203中的每个的三个或更多个超级过孔(例如，连接到VDD供电轨202和VSS供电轨203中的每个的三个或更多个超级过孔的阵列))。在示出的实施例中，超级过孔212和213以及214和215可以竖直地穿过后段制程(BEOL)层204至208或204至210，以分别将VDD供电轨202和VSS供电轨203直接连接到VDD供电金属互连件216和VSS供电金属互连件218，所述VDD供电金属互连件216和VSS供电金属互连件218在第三互连层(例如，供电互连层)209或第四互连层(例如，供电互连层)211中。在一个或多个实施例中，超级过孔212和213以及214和215可以将VDD供电轨202和VSS供电轨203直接连接到第四互连层211上方的互连层中的金属互连件216和218。此外，在示出的实施例中，超级过孔212和213以及214和215中的每个竖直地穿过两个互连层(即，第一互连层205和第二互连层207)和三个过孔层(即，第一过孔层204、第二过孔层206和第三过孔层208)。在一个实施例中，超级过孔212和213以及214和215可以竖直地穿过三个互连层(即，第一互连层205、第二互连层207和第三互连层209)和四个过孔层(即，第一过孔层204、第二过孔层206、第三过孔层208和第四过孔层210)。在一个或多个实施例中，超级过孔212和213以及214和215可以竖直地穿过四个互连层和五个过孔层。以这种方式，超级过孔212和213以及214和215替换了至少三个过孔(例如，图1B或图1D中示出的第一过孔到第三过孔113、117和121以及115、119和123)，并且抽头单元200的超级过孔212和213以及214和215可以将VDD供电轨202和VSS供电轨203从掩埋电力轨层201电提升到第三互连层209或第四互连层211，或者BEOL层中的更高层。

VDD供电金属互连件216和VSS供电金属互连件218可以连接到PDN。在一个或多个实施例中，PDN可以具有网格形状、条纹形状、框架形状和/或环形状。在一个或多个实施例中，PDN可以位于第四互连层211或更高处。在一个或多个实施例中，VDD供电金属互连件216和VSS供电金属互连件218可以通过一个或多个过孔钉连接到PDN(例如，一个或多个过孔钉可以将抽头单元200的第三互连层209处的VDD供电金属互连件216和VSS供电金属互连件218连接到位于第三互连层209上方的互连层处的PDN)。在一个或多个实施例中，抽头单元200的VDD供电金属互连件216和VSS供电金属互连件218可以通过过孔阶梯(例如，从第三互连层209上的第四过孔层210开始且在第三互连层209上方的互连层(PDN位于该互连层处)处结束的过孔切口的阵列)连接到PDN。

图3是根据本公开的一个实施例的抽头单元300的剖视图，抽头单元300被构造为能够从集成电路或单元的掩埋电力轨电连接到配电网(PDN)。在示出的实施例中，抽头单元300可以包括掩埋电力轨层301以及两个或更多个中间制程(middle-of-line，MOL)层304和305，掩埋电力轨层301包括VDD供电轨302和VSS供电轨303，所述两个或更多个中间制程层304和305位于掩埋电力轨层301上。

此外，在示出的实施例中，抽头单元300可以没有(不包括)任何有源器件(例如，半导体器件(诸如，pFET、nFET、反相器、NAND门、NOR门、触发器或其他逻辑电路))。

在一个实施例中，掩埋电力轨层301可以是半导体基底(例如，硅晶片)。例如，VDD供电轨302和VSS供电轨303可以嵌入半导体基底中。在一个实施例中，掩埋电力轨层301可以是半导体基底上的绝缘层。例如，VDD供电轨302和VSS供电轨303可以嵌入半导体基底上的绝缘层中。在一个实施例中，掩埋电力轨层301可以是半导体基底下方的绝缘层。例如，VDD供电轨302和VSS供电轨303可以嵌入半导体基底下方的绝缘层中。

在一个或多个实施例中，两个或更多个MOL层304和305包括将VDD供电轨302和VSS供电轨303连接到后段制程(BEOL)中的第一互连层306或第一互连层306上方的互连层中的金属互连件的过孔和/或金属互连件。在示出的实施例中，抽头单元300可以包括下MOL层304中的(例如，在没有过孔的情况下)直接连接到VDD供电轨302的第一VDD互连件307(例如，晶体管的栅电极或源区/漏区的硅化物层)，以及下MOL层304中的(例如，在没有过孔的情况下)直接连接到VSS供电轨303的第一VSS互连件308(例如，晶体管的栅电极或源区/漏区的硅化物层)。在示出的实施例中，抽头单元300还可以包括上MOL层305中的第二VDD互连件309(例如，接触插塞)，第二VDD互连件309(例如，在没有过孔的情况下)直接连接到第一VDD互连件307并且(例如，在没有过孔的情况下)直接连接到第一互连层306中的VDD供电金属互连件310。在示出的实施例中，抽头单元300还可以包括上MOL层305中的第二VSS金属互连件(即，第二VSS互连件)311(例如，接触插塞)，第二VSS金属互连件311(例如，在没有过孔的情况下)直接连接到第一VSS互连件308并且(例如，在没有过孔的情况下)直接连接到第一互连层306中的VSS供电金属互连件312。以这种方式，抽头单元300可以将VDD供电轨302和VSS供电轨303从掩埋电力轨层301电提升到BEOL层中的第一互连层306，而无需使用过孔(例如，两个或更多个MOL层304和305可以不包括任何过孔)。也就是说，在示出的实施例中，抽头单元300利用了单元中的局部互连，在所述局部互连中，第一VDD互连件307与第二VDD互连件309之间叠置使这些层连接而无需使用过孔，第一VSS互连件308与第二VSS互连件311之间的叠置使这些层连接而无需使用过孔。

在一个或多个实施例中，抽头单元300可以将VDD供电轨302和VSS供电轨303从掩埋电力轨层301电提升到BEOL层中的第一互连层306或第一互连层306上方的互连层。例如，在一个或多个实施例中，抽头单元300可以包括三个或更多个MOL层，以将掩埋电力轨层301中的VDD供电轨302和VSS供电轨303连接到BEOL层中的第一互连层306或第一互连层306上方的任何互连层中的VDD供电金属互连件310和VSS供电金属互连件312。

VDD供电金属互连件310和VSS供电金属互连件312连接到PDN。在一个或多个实施例中，PDN可以具有网格形状、条纹形状、框架形状和/或环形状。在一个或多个实施例中，PDN可以位于第一互连层306上方的互连层处。在一个或多个实施例中，VDD供电金属互连件310和VSS供电金属互连件312可以通过一个或多个过孔钉连接到PDN(例如，一个或多个过孔钉可以将抽头单元300的第一互连层306处的VDD供电金属互连件310和VSS供电金属互连件312连接到位于第一互连层306上方的互连层处的PDN)。在一个或多个实施例中，抽头单元300的VDD供电金属互连件310和VSS供电金属互连件312可以用过孔阶梯来连接到PDN。

图4是根据本公开的一个实施例的半导体单元400的实施例的剖视图，半导体单元400被构造为能够将集成电路或单元的掩埋电力轨电连接到配电网(PDN)。

现在参照图4，根据本公开的一个实施例的半导体单元400可以包括掩埋电力轨层401、第一过孔层(即，器件层)403和后段制程(BEOL)层，掩埋电力轨层401包括掩埋供电轨402，第一过孔层(即，器件层)403包括前段制程(FEOL)层中的一个或多个有源器件404(例如，一个或多个半导体器件(诸如，pFET、nFET、反相器、NAND门、NOR门、触发器和/或其他逻辑电路))。BEOL层可以包括位于器件层403上的第一互连层405、位于第一互连层405上的第二过孔层406、位于第二过孔层406上的第二互连层407、位于第二互连层407上的第三过孔层408和位于第三过孔层408上的第三互连层409、以及位于第三互连层409上的第四过孔层410和位于第四过孔层410上的第四互连层411。第一过孔层403可以包括第一过孔423和425，第一互连层405可以包括第一金属互连件422和424，第二过孔层406可以包括第二过孔427和429，第二互连层407可以包括第二金属互连件426和428，第三过孔层408可以包括第三过孔431和433，第三互连层(例如，供电互连层)409可以包括第三金属互连件(例如，供电金属互连件)430和432。此外，在一个实施例中，第四过孔层410可以包括第四过孔(未示出)，第四互连层411可以包括第四金属互连件(未示出)。

在示出的实施例中，掩埋电力轨层401中的掩埋供电轨402可以在器件层403中的有源器件404下方。在一个实施例中，掩埋电力轨层401可以是半导体基底(例如，硅晶片)。例如，VDD供电轨和VSS供电轨(即，掩埋供电轨)402可以嵌入半导体基底中。在一个实施例中，掩埋电力轨层401可以是半导体基底上的绝缘层。例如，VDD供电轨和VSS供电轨402可以嵌入半导体基底上的绝缘层中。在一个实施例中，掩埋电力轨层401可以是半导体基底下方的绝缘层。例如，VDD供电轨和VSS供电轨402可以嵌入半导体基底下方的绝缘层中。

此外，在示出的实施例中，半导体单元400可以包括将掩埋电力轨层401中的掩埋供电轨402中的一个直接连接到第三互连层409中的金属互连件(例如，供电金属互连件)413的超级过孔412(例如，超级过孔412可以是从掩埋供电轨402中的一个到第三互连层409中的金属互连件413的直接竖直连接件)。在一个或多个实施例中，超级过孔412可以将掩埋电力轨层401中的掩埋供电轨402中的一个直接连接到BEOL层中的位于第三互连层409上方的互连层(例如，411)中的金属互连件(未示出)。以这种方式，半导体单元400的一个或多个超级过孔412可以将掩埋供电轨402中的一个从掩埋电力轨层401电提升到第三金属互连件413或第三金属互连件413上方的金属互连件。此外，第三互连层409中的第三金属互连件413或第三互连层409上方的金属互连件可以连接到位于第四互连层411或第四互连层411上方的互连层处的配电网(PDN)。在一个或多个实施例中，PDN可以具有网格形状、条纹形状、框架形状和/或环形状。在一个或多个实施例中，第三互连层409中的第三金属互连件413或第三互连层409上方的金属互连件可以通过一个或多个过孔钉连接到PDN(例如，一个或多个过孔钉可以将第三互连层409中的第三金属互连413或第三互连层409上方的金属互连件连接到位于第三互连层409上方的互连层处的PDN)。在一个或多个实施例中，第三互连层409中的第三金属互连件413或第三互连层409上方的金属互连件可以用过孔阶梯(例如，从第三互连层409上的第四过孔层410开始且在第四过孔层410上方的互连层(PDN位于该互连层处)处结束的过孔切口的阵列)来连接到PDN。

在示出的实施例中，超级过孔412竖直地穿过两个互连层(即，第一互连层405和第二互连层407)。在一个或多个实施例中，超级过孔412可以竖直地穿过三个互连层(即，第一互连层405、第二互连层407和第三互连层409)或四个互连层(即，第一互连层405、第二互连层407、第三互连层409和第四互连层411)。在一个或多个实施例中，超级过孔412可以竖直地穿过多于四个互连层。以这种方式，超级过孔412可以替换将另外地存在于现有技术半导体单元中的至少三个过孔(例如，第一过孔层403中的第一过孔423和425、第二过孔层406中的第二过孔427和429以及第三过孔层408中的第三过孔431和433；或者，第一过孔层403中的第一过孔423和425、第二过孔层406中的第二过孔427和429、第三过孔层408中的第三过孔431和433以及第四过孔层410中的第四过孔(未示出))。此外，尽管在示出的实施例中，半导体单元400可以包括将掩埋供电轨402中的一个直接连接到第三互连层409中的第三金属互连件413或更高层中的金属互连件的单个超级过孔412，但在一个或多个实施例中，半导体单元400可以包括两个或更多个超级过孔(例如，将掩埋供电轨402中的一个直接连接到第三互连层409的第三金属互连件413或更高层中的金属互连件的两个或更多个超级过孔的阵列)。

图5是根据本公开的一个实施例的半导体芯片500的布局图。在示出的实施例中，半导体芯片500可以包括布置在规则的列组中的一系列抽头单元600(例如，布置在第一列中的第一组抽头单元600以及与第一组抽头单元600间隔开距离D且布置在第二列中的第二组抽头单元600)以及位于在第一列和第二列中的各对应成对的抽头单元600之间的至少一个半导体逻辑单元700。半导体逻辑单元700可以包括至少一个有源逻辑器件(例如，一个或多个p型场效应晶体管(pFET)、n型场效应晶体管(nFET)、反相器、NAND门、NOR门、触发器和其他逻辑电路中的至少一个)。虽然在示出的实施例中，半导体芯片500在各对应成对的抽头单元600之间包括三个半导体逻辑单元700，但在一个或多个实施例中，半导体芯片500可在每对抽头单元600之间包括任何其他合适数量的半导体逻辑单元700(诸如，例如，少于三个半导体逻辑单元700(例如，一个或两个半导体逻辑单元700)或多于三个半导体逻辑单元700)。在一个或多个实施例中，第一列中的每个抽头单元600与第二列中的对应的抽头单元600之间的距离D可以基于针对完整配电网(PDN)连接的电压和电流分析来设置。在一个或多个实施例中，第一列中的每个抽头单元600与第二列中的对应的抽头单元600之间的距离D可以被设置为提供最小的电压(IR)降以及最佳的电流和EM(电磁)密度。通常地，减小距离D可以被配置为针对PDN的剩余部分而以稳健的方式来帮助分配逻辑单元电流(例如，减小第一列中的每个抽头单元600与第二列中的对应的抽头单元600之间的距离D可以改善PDN鲁棒性)。在一个或多个实施例中，第一列中的每个抽头单元600与第二列中的对应的抽头单元600之间的距离D可以基于电力网络的电气建模和分析来选择(例如，距离D可以是由芯片设计者基于在电气建模和电力网络分析中所利用的各种考虑因素而选择的任何合适的距离)。

在一个或多个实施例中，抽头单元600中的一个或多个可以与以上参照图1A至图1D描述的抽头单元100相同或相似，抽头单元600中的一个或多个可以与以上参照图2A至图2C描述的抽头单元200相同或相似，并且/或者抽头单元600中的一个或多个可以与以上参照图3描述的抽头单元300相同或相似，并且/或者抽头单元600中的一个或多个可以与以上参照图4描述的半导体单元400相同或相似。因此，在一个或多个实施例中，抽头单元600中的一个或多个可以包括一个或多个超级过孔，并且/或者抽头单元600中的一个或多个可以被设置为没有超级过孔。参照图1A至图5，抽头单元600被构造为将VDD供电轨和VSS供电轨(例如，102和103、202和203或者302和303)电提升到抽头单元600的BEOL层中的供电互连层或更高层，并且PDN可以以规则的条纹结构、网格结构、框架结构或环结构连接到每个抽头单元600的供电互连层。如上所述，供电金属互连件可以通过一个或多个过孔钉或过孔阶梯连接到PDN。

在一个或多个实施例中，半导体逻辑单元700中的一个或多个可以是标准的现有技术逻辑单元。在一个或多个实施例中，半导体逻辑单元700中的一个或多个可以与以上参照图4描述的半导体单元400的实施例相同或相似(例如，半导体逻辑单元700中的一个或多个可以包括一个或多个超级过孔412)。在一个或多个实施例中，半导体逻辑单元700中的一个或多个可以包括掩埋电力轨层401、第一过孔层(即，器件层)403和后段制程(BEOL)层，掩埋电力轨层401包括VDD掩埋电力轨701和VSS掩埋电力轨702，第一过孔层(即，器件层)403位于掩埋电力轨层401上且包括一个或多个有源逻辑器件703(例如，一个或多个pFET、nFET、反相器、NAND门、NOR门、触发器和其他逻辑电路中的至少一个)。BEOL层可以包括交替的过孔层和互连层的叠堆。该叠堆可以包括图4中的位于第一过孔层(即，器件层)403上的第一互连层405、位于第一互连层405上的第二过孔层406、位于第二过孔层406上的第二互连层407、位于第二互连层407上的第三过孔层408、位于第三过孔层408上的第三互连层409、位于第三互连层409上的第四过孔层410和位于第四过孔层410上的第四互连层411。在示出的实施例中，掩埋电力轨层401中的VDD供电轨(即，VDD掩埋电力轨)701和VSS供电轨(即，VSS掩埋电力轨)702可以在器件层403中的有源逻辑器件703下方。

在一个实施例中，掩埋电力轨层401可以是半导体基底(例如，硅晶片)。例如，VDD供电轨701和VSS供电轨702可以嵌入半导体基底中。在一个实施例中，掩埋电力轨层401可以是半导体基底上的绝缘层。例如，VDD供电轨701和VSS供电轨702可以嵌入半导体基底上的绝缘层中。在一个实施例中，掩埋电力轨层401可以是半导体基底下方的绝缘层。例如，VDD供电轨701和VSS供电轨702可以嵌入半导体基底下方的绝缘层中。

在操作中，抽头单元600的VDD供电轨和VSS供电轨(例如，102和103、202和203、302和303或者402)(其被电提升到BEOL层中的供电互连层109、209、309或409或更高层中的金属互连件，并且可以通过一个或多个过孔钉或者过孔阶梯连接到PDN)将VDD电力和VSS电力从PDN供应到半导体逻辑单元700的VDD掩埋电力轨701和VSS掩埋电力轨702，并且半导体逻辑单元700的VDD掩埋电力轨701和VSS掩埋电力轨702将VDD电力和VSS电力供应到半导体逻辑单元700中的有源逻辑器件703。此外，在一个或多个实施例中，半导体逻辑单元700中的一个或多个可以包括一个或多个超级过孔(例如，图4中的超级过孔412)，使得半导体逻辑单元700中的一个或多个可以通过抽头单元600且通过半导体逻辑单元700内的一个或多个超级过孔电连接到PDN。

尽管已经具体参照本发明的示例性实施例详细地描述了本发明，但是在这里描述的示例性实施例不意图是穷举的或将发明的范围限制为所公开的确切形式。本发明所属的领域和技术中的技术人员将理解的是，在不有意脱离如在权利要求中阐述的本发明的原理、精神和范围的情况下，可以实践所描述的结构以及组装和操作的方法中的替换和改变。

Claims (20)

1.一种抽头单元，所述抽头单元被构造为能够从集成电路的掩埋电力轨电连接到配电网，所述抽头单元包括：

掩埋电力轨层，包括VDD供电轨和VSS供电轨；

多个过孔层和多个互连层，交替地布置在掩埋电力轨层上，所述多个互连层中的一个为供电互连层；

VDD供电金属互连件和VSS供电金属互连件，位于所述多个互连层中的所述供电互连层中；

VDD供电结构，将VDD供电轨电连接到VDD供电金属互连件；以及

VSS供电结构，将VSS供电轨电连接到VSS供电金属互连件，

其中，所述抽头单元没有任何有源半导体器件。

2.根据权利要求1所述的抽头单元，

其中，所述多个过孔层和所述多个互连层包括：

第一过孔层，位于掩埋电力轨层上；

第一互连层，位于第一过孔层上；

第二过孔层，位于第一互连层上；

第二互连层，位于第二过孔层上；

第三过孔层，位于第二互连层上；以及

所述供电互连层，位于第三过孔层上，

其中，VDD供电结构包括：

第一VDD过孔，位于第一过孔层中；

第一VDD金属互连件，位于第一互连层中；

第二VDD过孔，位于第二过孔层中；

第二VDD金属互连件，位于第二互连层中；以及

第三VDD过孔，位于第三过孔层中，

其中：

第一VDD过孔将VDD供电轨电连接到第一VDD金属互连件，

第二VDD过孔将第一VDD金属互连件电连接到第二VDD金属互连件，并且

第三VDD过孔将第二VDD金属互连件电连接到VDD供电金属互连件。

3.根据权利要求2所述的抽头单元，其中，VSS供电结构包括：

第一VSS过孔，位于第一过孔层中；

第一VSS金属互连件，位于第一互连层中；

第二VSS过孔，位于第二过孔层中；

第二VSS金属互连件，位于第二互连层中；以及

第三VSS过孔，位于第三过孔层中，

其中：

第一VSS过孔将VSS供电轨电连接到第一VSS金属互连件，

第二VSS过孔将第一VSS金属互连件电连接到第二VSS金属互连件，并且

第三VSS过孔将第二VSS金属互连件电连接到VSS供电金属互连件。

4.根据权利要求3所述的抽头单元，其中，第一VDD金属互连件和第二VDD金属互连件以及第一VSS金属互连件和第二VSS金属互连件分别具有段形状。

5.根据权利要求3所述的抽头单元，其中，第一VDD过孔至第三VDD过孔和第一VSS过孔至第三VSS过孔分别具有柱形状。

6.根据权利要求2所述的抽头单元，其中，在俯视图中，

第一VDD金属互连件在第一水平方向上延伸，

第二VDD金属互连件在与第一水平方向垂直的第二水平方向上延伸，并且

VDD供电金属互连件在第一水平方向上延伸。

7.根据权利要求2所述的抽头单元，其中，第一VDD过孔至第三VDD过孔彼此不竖直地叠置。

8.根据权利要求1所述的抽头单元，其中，VDD供电结构和VSS供电结构为对称结构。

9.根据权利要求1所述的抽头单元，其中，VDD供电结构包括竖直地穿过所述多个过孔层和所述多个互连层以将VDD供电轨直接连接到VDD供电金属互连件的VDD超级过孔。

10.根据权利要求1所述的抽头单元，其中，VSS供电结构包括竖直地穿过所述多个过孔层和所述多个互连层以将VSS供电轨直接连接到VSS供电金属互连件的VSS超级过孔。

11.根据权利要求1所述的抽头单元，

其中，VDD供电金属互连件和VSS供电金属互连件与供电互连层上方的配电网电连接，并且

其中，配电网具有网格形状、条纹形状、框架形状和/或环形状。

12.根据权利要求1所述的抽头单元，其中：

掩埋电力轨层包括位于半导体基底下方的绝缘层，并且

VDD供电轨和VSS供电轨嵌入绝缘层中。

13.根据权利要求12所述的抽头单元，其中：

VDD供电结构包括穿透半导体基底的VDD过孔，并且

VSS供电结构包括穿透半导体基底的VSS过孔。

14.一种抽头单元，所述抽头单元位于集成电路中，所述抽头单元包括：

掩埋电力轨层，包括供电轨；

器件层，位于掩埋电力轨层上；

多个互连层和多个过孔层，交替地布置在器件层上；

供电互连层，位于所述多个互连层和所述多个过孔层上；

供电金属互连件，位于供电互连层中；以及

供电结构，竖直地穿过器件层、所述多个互连层和所述多个过孔层，以将供电轨连接到供电金属互连件，

其中，供电结构包括：

多个过孔，位于器件层和所述多个过孔层中；以及

多个金属互连件，位于所述多个互连层中，

其中，所述多个过孔彼此不竖直地叠置。

15.根据权利要求14所述的抽头单元，所述抽头单元还包括位于器件层中的有源半导体器件，

其中，有源半导体器件包括场效应晶体管、反相器、NAND门、NOR门和触发器中的至少一种。

16.根据权利要求14所述的抽头单元，其中，所述多个金属互连件包括：

第一金属互连件，在第一水平方向上延伸；以及

第二金属互连件，在与第一水平方向垂直的第二水平方向上延伸，

其中，第一金属互连件和第二金属互连件分别具有段形状。

17.根据权利要求14所述的抽头单元，其中：

供电轨包括VDD供电轨和VSS供电轨，

供电金属互连件包括VDD供电金属互连件和VSS供电金属互连件，

供电结构包括VDD供电结构和VSS供电结构，

所述多个过孔包括VDD过孔和VSS过孔，

所述多个金属互连件包括VDD金属互连件和VSS金属互连件，

VDD供电结构将VDD供电轨电连接到VDD供电金属互连件，并且

VSS供电结构将VSS供电轨电连接到VSS供电金属互连件。

18.根据权利要求14所述的抽头单元，其中：

供电轨包括VDD供电轨和VSS供电轨，并且

供电金属互连件包括VDD供电金属互连件和VSS供电金属互连件，

其中，供电结构包括：

VDD超级过孔，竖直地穿过器件层、所述多个互连层和所述多个过孔层，以将VDD供电轨连接到VDD供电金属互连件；以及

VSS超级过孔，竖直地穿过器件层、所述多个互连层和所述多个过孔层，以将VSS供电轨连接到VSS供电金属互连件。

19.根据权利要求14所述的抽头单元，其中：

供电轨包括VDD供电轨和VSS供电轨，

供电金属互连件包括VDD供电金属互连件和VSS供电金属互连件，

供电结构包括VDD供电结构和VSS供电结构，并且

VDD供电结构和VSS供电结构为对称结构。

20.一种半导体单元，所述半导体单元包括：

第一抽头单元、第二抽头单元以及位于第一抽头单元与第二抽头单元之间的逻辑单元，

其中，第一抽头单元、第二抽头单元和逻辑单元包括：

掩埋电力轨层，包括供电轨；

器件层，位于掩埋电力轨层上；

多个互连层和多个过孔层，交替地布置在器件层上；

供电互连层，位于所述多个互连层和所述多个过孔层上；

供电金属互连件，位于供电互连层中；以及

供电结构，穿过器件层、所述多个互连层和所述多个过孔层，以将供电轨电连接到供电金属互连件，

其中，供电结构包括：

多个过孔，位于器件层和所述多个过孔层中；以及

多个金属互连件，位于所述多个互连层中，

其中：

所述多个过孔彼此不竖直地叠置，

逻辑单元还包括位于器件层中的有源半导体器件，并且

第一抽头单元和第二抽头单元没有任何有源半导体器件。

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