CN106165097A - 用于小面积数字soc的自适应标准单元架构和布局技术 - Google Patents
用于小面积数字soc的自适应标准单元架构和布局技术 Download PDFInfo
- Publication number
- CN106165097A CN106165097A CN201580019576.5A CN201580019576A CN106165097A CN 106165097 A CN106165097 A CN 106165097A CN 201580019576 A CN201580019576 A CN 201580019576A CN 106165097 A CN106165097 A CN 106165097A
- Authority
- CN
- China
- Prior art keywords
- layer
- rail
- metal
- interconnection
- transistor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006978 adaptation Effects 0.000 title description 4
- 239000002184 metal Substances 0.000 claims description 95
- 229910052751 metal Inorganic materials 0.000 claims description 95
- 238000000034 method Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 12
- 229910044991 metal oxide Inorganic materials 0.000 claims description 9
- 150000004706 metal oxides Chemical class 0.000 claims description 9
- 230000005611 electricity Effects 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 claims description 5
- 240000000233 Melia azedarach Species 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 150000002927 oxygen compounds Chemical class 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
- H01L2027/11868—Macro-architecture
- H01L2027/11874—Layout specification, i.e. inner core region
- H01L2027/11881—Power supply lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一种标准单元CMOS器件包括跨标准单元延伸的第一电源轨(104)。第一电源轨连接到第一电压或小于第一电压的第二电压中的一个电压。该器件进一步包括跨标准单元延伸的第二电源轨(118)。第二电源轨连接到第一电压或第二电压中的另一个电压。第二电源轨包括M2层互连和连接到M1层互连的M1层互连集合。该器件进一步包括在第一电源轨与第二电源轨之间并由第一电源轨和第二电源轨供电的CMOS晶体管器件集合。该器件进一步包括在第二电源轨下方并且与第二电源轨正交地延伸的M1层互连(124)。M1层互连耦合到CMOS晶体管器件集合。
Description
相关申请的交叉引用
本申请要求于2014年5月1日提交的题为“ADAPTIVE STANDARD CELLARCHITECTURE AND LAYOUT TECHNIQUES FOR LOW AREA DIGITAL SOC(用于小面积数字SOC的自适应标准单元架构和布局技术)”的美国专利申请号14/267,888的权益，其通过援引全部明确纳入于此。
背景
领域
本公开一般涉及布局构造，尤其涉及用于小面积数字片上系统(SoC)的自适应标准单元架构和布局技术。
背景
标准单元是可用数字逻辑来实现的集成电路。专用集成电路(ASIC)(诸如SoC器件)可包含数千至数百万的标准单元。此类标准单元可占用SoC的约20％。减小ASIC的尺寸/面积覆盖区是有益的。因此，存在对减小个体标准单元的尺寸/面积覆盖区的需要。
概述
在本公开的一个方面中，标准单元互补金属氧化物半导体(CMOS)器件包括跨所述标准单元延伸的第一电源轨。所述第一电源轨连接到第一电压或小于所述第一电压的第二电压中的一个电压。所述标准单元CMOS器件进一步包括跨所述标准单元延伸的第二电源轨。所述第二电源轨连接到所述第一电压或所述第二电压中的另一个电压。所述第二电源轨包括金属x层互连和连接到所述金属x层互连的金属x-1层互连集合。标准单元CMOS器件进一步包括在所述第一电源轨与所述第二电源轨之间并由所述第一电源轨和所述第二电源轨供电的CMOS晶体管器件集合。所述标准单元CMOS器件进一步包括所述第二电源轨下方并且与所述第二电源轨正交地延伸的x-1层互连。所述x-1层互连耦合到所述CMOS晶体管器件集合。
所述x-1层互连可在作为所述第二电源轨的一部分的所述金属x-1层互连集合中的两个x-1层互连之间延伸。在一个配置中，x等于2并且所述第二电源轨包括金属2层互连和金属1层互连集合。
附图简述
图1是解说示例性的CMOS器件的一部分的图。
图2是解说示例性的7迹线单元架构的图。
图3是解说栅极互连相对于有源区的凹凸部间隔的图。
图4是解说标准单元覆盖区比较的图。
图5是一种操作标准单元CMOS器件的方法的流程图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免淡化此类概念。装置和方法将在以下详细描述中进行描述并可以在附图中由各种框、模块、组件、电路、步骤、过程、算法、元件等来解说。
图1是解说示例性的CMOS器件的一部分的图100。CMOS器件包括跨标准单元延伸的第一电源轨/总线102(图100中仅解说了标准单元的一部分)。第一电源轨102连接到第一电压或小于第一电压的第二电压中的一个电压。例如，第一电压可以是Vdd并且第二电压可以是Vss(其可以是接地(GND))。CMOS器件进一步包括跨标准单元延伸的第二电源轨/总线104。第二电源轨104连接到第一电压或第二电压中的另一个电压。例如，第一电源轨102可连接到Vss并且第二电源轨可连接到Vdd。替换地，第一电源轨102可连接到Vdd并且第二电源轨可连接到Vss。第二电源轨104包括金属x层互连106和连接到该金属x层互连的金属x-1层互连集合108、110。例如，金属x层互连106可以是金属2(M2)层互连，并且金属x-1层互连集合108、110可以是金属1(M1)层互连集合。CMOS器件进一步包括在第一电源轨102与第二电源轨104之间并由第一电源轨102和第二电源轨104供电的CMOS晶体管器件集合。CMOS器件进一步包括在第二电源轨104下方并且与第二电源轨104正交地延伸的x-1层互连112。x-1层互连112耦合到在第一电源轨102与第二电源轨104之间的CMOS晶体管器件集合。第二电源轨104在第一方向(例如，水平方向)上延伸，并且x-1层互连112在与第一方向正交的第二方向(例如，垂直方向)上延伸。
如图1中所示，第一电源轨102包括与M1层互连116分路的M2层互连114。第二电源轨104包括与多个M1层互连108、110分路的M2层互连106。第二电源轨104的M1层互连108、110被分开，以允许M1层互连112在第二电源轨104下方延伸而不接触M1层互连108、110。第一电源轨102与第二电源轨104之间的CMOS器件集合可通过M1层互连112连接到第二电源轨104与第三电源轨/总线118之间的第二CMOS器件集合。因此，可使用在第二方向(例如，垂直方向)上延伸的较少的更高金属层互连(例如，金属3(M3)层互连)将第一电源轨102与第二电源轨104之间的CMOS器件集合和第二电源轨104与第三电源轨118之间的第二CMOS器件集合进行互连。当较少的更高金属层互连用于单元间连接(局部路由)时，更多迹线可用于单元内连接。具有更多可用于单元内连接的迹线使得单元内路由更简单，并且在需要更少的掩模/较少的层来制造SoC的情况下，则可降低制造SoC的成本。
如图1中所示，x-1层互连112在作为第二电源轨104的一部分的金属x-1层互连集合108、110中的两个x-1层互连108和110之间延伸。当x等于2时，第二电源轨104包括M2层互连106和M1层互连集合108、110。第一电源轨102可包括仅M1层互连116、仅M2层互连114、或M1层互连114和M2层互连116二者。第一电源轨102和第二电源轨104可彼此平行延伸。金属x-1层互连集合108、110可在金属x层互连106下方并且与金属x层互连106平行地延伸。CMOS器件可进一步包括跨标准单元延伸的第三电源轨118。第三电源轨118连接到第一电压或第二电压中的一个电压。例如，第一电源轨102和第三电源轨118可连接到Vss并且第二电源轨104可连接到Vdd。替换地，第一电源轨102和第三电源轨118可连接到Vdd并且第二电源轨104可连接到Vss。第三电源轨118可包括金属x层互连120和/或金属x-1层互连122。如果第三电源轨118在标准单元内(如所示出的)并且不在标准单元的边缘上，则第三电源轨118可包括多个分开的金属x-1层互连122。如所解说的，第三电源轨118包括金属x层互连120和多个分开的金属x-1层互连122。CMOS器件可进一步包括在第二电源轨104与第三电源轨118之间并由第二电源轨104和第三电源轨118供电的第二CMOS晶体管器件集合。x-1层互连112还可耦合到第二电源轨与第三电源轨118之间的第二CMOS晶体管器件集合。如果第三电源轨118包括分开的金属x-1层互连(例如，M1层互连122)，则CMOS器件可包括附加的金属x-1层互连124、126，该金属x-1层互连124、126在第三电源轨118下方在与第一方向和第三电源轨118正交的第二方向上延伸。金属x-1层互连124、126可耦合到第二电源轨104与第三电源轨118之间的第二CMOS晶体管器件集合，并且耦合到第三电源轨118与第四电源轨之间的第三CMOS晶体管器件集合。
图2是解说示例性的7迹线单元架构的图200。个体单元可具有允许七个M1层迹线(而不是八个或更多个迹线)的单元高度，这些M1层迹线在与栅极互连240(其在第二方向上延伸)正交的第一方向上延伸。M1层迹线可具有x nm(例如，100nm)的间距，从而提供7x nm(例如，700nm)的单元高度。7迹线标准单元架构可应用于28nm制造工艺技术或其它制造工艺技术(例如，40nm制造工艺技术)。标准单元可包括多个此类单元。因此，在7迹线单元架构的情况下，标准单元可包括7*n个M1层迹线，其中n是垂直对齐的单元的数量。如相对于图1所讨论的，电源轨202可包括与M1层互连216分路的M2层互连214。当电源轨在标准单元的边缘上时，M1层互连214和M2层互连216二者可跨单元不分开地延伸(如图2中所示)。然而，当电源轨在标准单元内时，M1层互连216可被分开以允许用M1层互连来进行局部路由，该M1层互连在M2层互连214下方并且在分开的M1层互连216之间在第二方向上延伸(如图1中相对于第二电源轨104和第三电源轨118所示)。
如图2中所示，在减小的单元高度的情况下，p型有源区250的宽度wp可大致等于n型有源区260的宽度wn。此外，n型阱270可位于单元内的中心。因此，上文相对于图1所讨论的CMOS晶体管器件集合可包括p型有源区250内的p型金属氧化物半导体(pMOS)晶体管器件集合和n型有源区260内的n型金属氧化物半导体(nMOS)晶体管器件集合。pMOS晶体管器件的宽度wp可大致等于nMOS晶体管器件的宽度wn，从而提供了pMOS/nMOS(PN)比率为1。pMOS晶体管器件在n型阱270上。n型阱的一个边缘大致在电源轨202与电源轨204之间的单元的中间。
图3是解说栅极互连240相对于有源区255的凹凸部间隔的图300。当宽度wn或宽度wp小于宽度w(例如，200nm)时，栅极互连240与有源区255之间的必需凹凸部间隔可大于当宽度wn或宽度wp大于或等于宽度w时栅极互连240与有源区255之间的必需凹凸部间隔。因此，可调节宽度wp和wn以允许栅极互连240与有源区255之间更小的必需凹凸部间隔(例如，35nm而不是70nm)，即使这种调节可引起pMOS和nMOS晶体管的驱动强度失配(当PN比率大致为1.45时，pMOS和nMOS晶体管的驱动强度大致匹配)。
图4是解说标准单元覆盖区比较的图400。当不存在允许用M1层互连来进行单元间局部路由的电源轨分隔并尽可能避免使用M3或更高层互连时，标准单元402可具有覆盖区402'。标准单元402可包括四个个体单元(见图2)，这些个体单元以横向定位，以使得单元间局部路由可使用M2层互连而不是M3或更高层互连。然而，当存在电源轨分隔以允许用M1层互连来进行单元间局部路由时，标准单元404可具有覆盖区404'而不增加或实质增加M3或更高层互连的使用。标准单元404可包括四个个体单元(见图2)，这些个体单元同时以横向和纵向定位，以使得单元间局部路由可使用M1和M2层互连而不是M3或更高层互连。覆盖区404'提供更佳的引脚接入(即，引脚可间隔开更远)和更小的面积(假设覆盖区402'具有八个或更多个M1层迹线)。
图5是一种操作标准单元CMOS器件的方法的流程图500。如图5中所示，在步骤502中，通过第一电源轨和第二电源轨向CMOS晶体管器件集合供电。第一电源轨跨标准单元延伸。第一电源轨连接到第一电压或小于第一电压的第二电压中的一个电压。第二电源轨跨标准单元延伸。第二电源轨连接到第一电压或第二电压中的另一个电压。第二电源轨包括金属x层互连和连接到该金属x层互连的金属x-1层互连集合。CMOS晶体管器件集合在第一电源轨与第二电源轨之间。在步骤504中，电流流过x-1层互连，该x-1层互连在第二电源轨下方并且与第二电源轨正交地延伸。x-1层互连耦合到CMOS晶体管器件集合。
在一个配置中，x-1层互连在作为第二电源轨的一部分的金属x-1层互连集合中的两个x-1层互连之间延伸。在一个配置中，x等于2并且第二电源轨包括M2层互连和M1层互连集合。在一个配置中，第一电源轨包括M1层互连或M2层互连中的至少一者。在一个配置中，第一电源轨和第二电源轨彼此平行延伸。在一个配置中，金属x-1层互连集合在金属x层互连下方并与金属x层互连平行地延伸。在步骤506中，可通过第二电源轨和第三电源轨向第二CMOS晶体管器件集合供电。第三电源轨跨标准单元延伸。第三电源轨连接到第一电压或第二电压中的所述一个电压。第三电源轨包括金属x层互连或金属x-1层互连中的至少一者。第二CMOS晶体管器件集合在第二电源轨与第三电源轨之间并且由第二电源轨和第三电源轨供电。x-1层互连还耦合到第二CMOS晶体管器件集合。在一个配置中，CMOS晶体管器件集合包括pMOS晶体管器件集合和nMOS晶体管器件集合，并且pMOS晶体管器件的宽度大致等于nMOS晶体管器件的宽度。在一个配置中，pMOS晶体管器件在n型阱上，并且n型阱的一个边缘大致在第一电源轨与第二电源轨之间的中间。
在一个配置中，标准单元CMOS器件设备包括：用于通过第一电源轨和第二电源轨向CMOS晶体管器件集合供电的装置。用于向CMOS晶体管器件集合供电的装置可以是第一和第二电源轨。第一电源轨跨标准单元延伸。第一电源轨连接到第一电压或小于第一电压的第二电压中的一个电压。第二电源轨跨标准单元延伸。第二电源轨连接到第一电压或第二电压中的另一个电压。第二电源轨包括金属x层互连和连接到该金属x层互连的金属x-1层互连集合。CMOS晶体管器件集合在第一电源轨与第二电源轨之间。该设备进一步包括用于使得电流流过x-1层互连的装置，该x-1层互连在第二电源轨下方并且与第二电源轨正交地延伸。用于使得电流流过的装置是x-1层互连。x-1层互连耦合到CMOS晶体管器件集合。该设备可进一步包括：用于通过第二电源轨和第三电源轨向第二CMOS晶体管器件集合供电的装置。用于向第二CMOS晶体管器件集合供电的装置可以是第二和第三电源轨。第三电源轨跨标准单元延伸。第三电源轨连接到第一电压或第二电压中的所述一个电压。第三电源轨包括金属x层互连或金属x-1层互连中的至少一者。第二CMOS晶体管器件集合在第二电源轨与第三电源轨之间并且由第二电源轨和第三电源轨供电。x-1层互连还耦合到第二CMOS晶体管器件集合。
如上文所讨论的，当电源轨在标准单元内时，电源轨或电源轨的一部分可被分开，以允许在电源轨的一个或多个层上进行局部路由。具体而言，如果电源轨包括金属x层互连和连接到该金属x层互连的金属x-1层互连，则金属x-1层互连可被分开/断开以允许用金属x-1层互连来进行局部单元间路由。用于局部单元间路由的金属x-1层互连与电源轨的金属x层互连正交地延伸。使用金属x-1层互连而不是金属x+m层互连(其中，m大于或等于1)来进行局部路由释放了对金属x+m层互连的使用，并且允许更多的金属x+m层互连用于单元内路由。此外，当标准单元中的电源轨或电源轨的一部分被分开以允许在电源轨的一个或多个层上的局部路由时，标准单元的覆盖区可比其它方式更接近方形，而不增加或实质增加对x+m层互连的使用。具有方形或接近方形的标准单元的覆盖区提供了对标准单元的更佳的引脚接入。标准单元的高度还可被减小以提供面积节省。示例性的CMOS器件实现了具有对x+m层互连(m≥1)(例如，M3)的减少的依赖性/使用的高效的多高度单元，这是因为金属x和金属x-1层上的电源轨允许用电源轨下方/之间的x-1层互连来进行局部单元间路由。然而，由于电源轨包括金属x层互连，因此示例性的CMOS器件使用比其它方式更多的金属x层互连。当减小标准单元的高度时，p型有源区和n型有源区的宽度可被调节成大致相等。将PN比率减小到1由于驱动减小而降低了性能，但是这种性能降级可通过提供附加的驱动单元或推升电压来补偿。此外，n型阱可位于中心以促成互补逻辑的快速开发(例如，与对或、与非(NAND)对或非(NOR)、与-或-非(AOI)对或-与-非(OAI)、与-或(AO)对或-与(OA)等等)。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。此外，一些步骤可被组合或被略去。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供先前描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示出的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必然被解释为优于或胜过其他方面。除非特别另外声明，否则术语“一些”指的是一个或多个。诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”以及“A、B、C或其任意组合”的组合包括A、B和/或C的任意组合，并可包括多个A、多个B或多个C。特别地，诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”以及“A、B、C或其任意组合”的组合可以是仅有A、仅有B、仅有C、A和B、A和C、B和C，或A和B和C，其中任意这种组合可包括A、B或C的一个或多个成员。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于…的装置”来明确叙述的。
Claims (27)
1.一种标准单元互补金属氧化物半导体(CMOS)器件，包括：
第一电源轨，所述第一电源轨跨所述标准单元延伸，所述第一电源轨连接到第一电压或小于所述第一电压的第二电压中的一个电压；
第二电源轨，所述第二电源轨跨所述标准单元延伸，所述第二电源轨连接到所述第一电压或所述第二电压中的另一个电压，所述第二电源轨包括金属x层互连和连接到所述金属x层互连的金属x-1层互连集合；
CMOS晶体管器件集合，所述CMOS晶体管器件集合在所述第一电源轨与所述第二电源轨之间并且由所述第一电源轨和所述第二电源轨供电；以及
x-1层互连，所述x-1层互连在所述第二电源轨下方并且与所述第二电源轨正交地延伸，所述x-1层互连耦合到所述CMOS晶体管器件集合。
2.如权利要求1所述的器件，其特征在于，所述x-1层互连在作为所述第二电源轨的一部分的所述金属x-1层互连集合中的两个x-1层互连之间延伸。
3.如权利要求2所述的器件，其特征在于，x等于2并且所述第二电源轨包括金属2(M2)层互连和金属1(M1)层互连集合。
4.如权利要求3所述的器件，其特征在于，所述第一电源轨包括金属1(M1)层互连或金属2(M2)层互连中的至少一者。
5.如权利要求1所述的器件，其特征在于，所述第一电源轨和所述第二电源轨彼此平行延伸。
6.如权利要求1所述的器件，其特征在于，所述金属x-1层互连集合在所述金属x层互连下方并且与所述金属x层互连平行地延伸。
7.如权利要求1所述的器件，其特征在于，进一步包括：
第三电源轨，所述第三电源轨跨所述标准单元延伸，所述第三电源轨连接到所述第一电压或所述第二电压中的所述一个电压，所述第三电源轨包括金属x层互连或金属x-1层互连中的至少一者；以及
第二CMOS晶体管器件集合，所述第二CMOS晶体管器件集合在所述第二电源轨与所述第三电源轨之间并且由所述第二电源轨和所述第三电源轨供电，
其中，所述x-1层互连还耦合到所述第二CMOS晶体管器件集合。
8.如权利要求1所述的器件，其特征在于，所述CMOS晶体管器件集合包括p型金属氧化物半导体(pMOS)晶体管器件集合和n型金属氧化物半导体(nMOS)晶体管器件集合，并且所述pMOS晶体管器件的宽度大致等于所述nMOS晶体管器件的宽度。
9.如权利要求8所述的器件，其特征在于，进一步包括n型阱，所述pMOS晶体管器件在所述n型阱上，其中，所述n型阱的一个边缘大致在所述第一电源轨与所述第二电源轨之间的中间。
10.一种操作标准单元互补金属氧化物半导体(CMOS)器件的方法，包括：
通过第一电源轨和第二电源轨向CMOS晶体管器件集合供电，所述第一电源轨跨所述标准单元延伸，所述第一电源轨连接到第一电压或小于所述第一电压的第二电压中的一个电压，所述第二电源轨跨所述标准单元延伸，所述第二电源轨连接到所述第一电压或所述第二电压中的另一个电压，所述第二电源轨包括金属x层互连和连接到所述金属x层互连的金属x-1层互连集合，所述CMOS晶体管器件集合在所述第一电源轨与所述第二电源轨之间；以及
使电流流过x-1层互连，所述x-1层互连在所述第二电源轨下方并且与所述第二电源轨正交地延伸，所述x-1层互连耦合到所述CMOS晶体管器件集合。
11.如权利要求10所述的方法，其特征在于，所述x-1层互连在作为所述第二电源轨的一部分的所述金属x-1层互连集合中的两个x-1层互连之间延伸。
12.如权利要求11所述的方法，其特征在于，x等于2并且所述第二电源轨包括金属2(M2)层互连和金属1(M1)层互连集合。
13.如权利要求12所述的方法，其特征在于，所述第一电源轨包括金属1(M1)层互连或金属2(M2)层互连中的至少一者。
14.如权利要求10所述的方法，其特征在于，所述第一电源轨和所述第二电源轨彼此平行延伸。
15.如权利要求10所述的方法，其特征在于，所述金属x-1层互连集合在所述金属x层互连下方并且与所述金属x层互连平行地延伸。
16.如权利要求10所述的方法，其特征在于，进一步包括：通过所述第二电源轨和第三电源轨向第二CMOS晶体管器件集合供电，所述第三电源轨跨所述标准单元延伸，所述第三电源轨连接到所述第一电压或所述第二电压中的所述一个电压，所述第三电源轨包括金属x层互连或金属x-1层互连中的至少一者，所述第二CMOS晶体管器件集合在所述第二电源轨与所述第三电源轨之间并且由所述第二电源轨和所述第三电源轨供电，所述x-1层互连还耦合到所述第二CMOS晶体管器件集合。
17.如权利要求10所述的方法，其特征在于，所述CMOS晶体管器件集合包括p型金属氧化物半导体(pMOS)晶体管器件集合和n型金属氧化物半导体(nMOS)晶体管器件集合，并且所述pMOS晶体管器件的宽度大致等于所述nMOS晶体管器件的宽度。
18.如权利要求17所述的方法，其特征在于，所述pMOS晶体管器件在n型阱上，并且所述n型阱的一个边缘大致在所述第一电源轨与所述第二电源轨之间的中间。
19.一种标准单元互补金属氧化物半导体(CMOS)器件设备，包括：
用于通过第一电源轨和第二电源轨向CMOS晶体管器件集合供电的装置，所述第一电源轨跨所述标准单元延伸，所述第一电源轨连接到第一电压或小于所述第一电压的第二电压中的一个电压，所述第二电源轨跨所述标准单元延伸，所述第二电源轨连接到所述第一电压或所述第二电压中的另一个电压，所述第二电源轨包括金属x层互连和连接到所述金属x层互连的金属x-1层互连集合，所述CMOS晶体管器件集合在所述第一电源轨与所述第二电源轨之间；以及
用于使电流流过x-1层互连的装置，所述x-1层互连在所述第二电源轨下方并且与所述第二电源轨正交地延伸，所述x-1层互连耦合到所述CMOS晶体管器件集合。
20.如权利要求19所述的设备，其特征在于，所述x-1层互连在作为所述第二电源轨的一部分的所述金属x-1层互连集合中的两个x-1层互连之间延伸。
21.如权利要求20所述的设备，其特征在于，x等于2并且所述第二电源轨包括金属2(M2)层互连和金属1(M1)层互连集合。
22.如权利要求21所述的设备，其特征在于，所述第一电源轨包括金属1(M1)层互连或金属2(M2)层互连中的至少一者。
23.如权利要求19所述的设备，其特征在于，所述第一电源轨和所述第二电源轨彼此平行延伸。
24.如权利要求19所述的设备，其特征在于，所述金属x-1层互连集合在所述金属x层互连下方并且与所述金属x层互连平行地延伸。
25.如权利要求19所述的设备，其特征在于，进一步包括：用于通过所述第二电源轨和第三电源轨向第二CMOS晶体管器件集合供电的装置，所述第三电源轨跨所述标准单元延伸，所述第三电源轨连接到所述第一电压或所述第二电压中的所述一个电压，所述第三电源轨包括金属x层互连或金属x-1层互连中的至少一者，所述第二CMOS晶体管器件集合在所述第二电源轨与所述第三电源轨之间并且由所述第二电源轨和所述第三电源轨供电，所述x-1层互连还耦合到所述第二CMOS晶体管器件集合。
26.如权利要求19所述的设备，其特征在于，所述CMOS晶体管器件集合包括p型金属氧化物半导体(pMOS)晶体管器件集合和n型金属氧化物半导体(nMOS)晶体管器件集合，并且所述pMOS晶体管器件的宽度大致等于所述nMOS晶体管器件的宽度。
27.如权利要求26所述的设备，其特征在于，所述pMOS晶体管器件在n型阱上，并且所述n型阱的一个边缘大致在所述第一电源轨与所述第二电源轨之间的中间。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/267,888 US9070552B1 (en) | 2014-05-01 | 2014-05-01 | Adaptive standard cell architecture and layout techniques for low area digital SoC |
| US14/267,888 | 2014-05-01 | ||
| PCT/US2015/020730 WO2015167679A1 (en) | 2014-05-01 | 2015-03-16 | Adaptive standard cell architecture and layout techniques for low area digital soc |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106165097A true CN106165097A (zh) | 2016-11-23 |
Family
ID=53268859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201580019576.5A Pending CN106165097A (zh) | 2014-05-01 | 2015-03-16 | 用于小面积数字soc的自适应标准单元架构和布局技术 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9070552B1 (zh) |
| EP (1) | EP3138129A1 (zh) |
| JP (1) | JP2017517143A (zh) |
| KR (1) | KR20170002398A (zh) |
| CN (1) | CN106165097A (zh) |
| BR (1) | BR112016025414A2 (zh) |
| WO (1) | WO2015167679A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112086432A (zh) * | 2016-12-28 | 2020-12-15 | 高通股份有限公司 | 用于高性能标准单元的多过孔结构 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160136715A (ko) * | 2015-05-20 | 2016-11-30 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9935100B2 (en) * | 2015-11-09 | 2018-04-03 | Qualcomm Incorporated | Power rail inbound middle of line (MOL) routing |
| KR20170059364A (ko) * | 2015-11-19 | 2017-05-30 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| US10541243B2 (en) | 2015-11-19 | 2020-01-21 | Samsung Electronics Co., Ltd. | Semiconductor device including a gate electrode and a conductive structure |
| US9634026B1 (en) * | 2016-07-13 | 2017-04-25 | Qualcomm Incorporated | Standard cell architecture for reduced leakage current and improved decoupling capacitance |
| US10090244B2 (en) | 2016-07-27 | 2018-10-02 | Qualcomm Incorporated | Standard cell circuits employing high aspect ratio voltage rails for reduced resistance |
| US10605859B2 (en) * | 2016-09-14 | 2020-03-31 | Qualcomm Incorporated | Visible alignment markers/landmarks for CAD-to-silicon backside image alignment |
| KR102678555B1 (ko) | 2016-10-05 | 2024-06-26 | 삼성전자주식회사 | 변형 셀을 포함하는 집적 회로 및 그 설계 방법 |
| US10784198B2 (en) * | 2017-03-20 | 2020-09-22 | Samsung Electronics Co., Ltd. | Power rail for standard cell block |
| US10811357B2 (en) | 2017-04-11 | 2020-10-20 | Samsung Electronics Co., Ltd. | Standard cell and an integrated circuit including the same |
| US9978682B1 (en) * | 2017-04-13 | 2018-05-22 | Qualcomm Incorporated | Complementary metal oxide semiconductor (CMOS) standard cell circuits employing metal lines in a first metal layer used for routing, and related methods |
| US10692808B2 (en) | 2017-09-18 | 2020-06-23 | Qualcomm Incorporated | High performance cell design in a technology with high density metal routing |
| WO2020092361A1 (en) * | 2018-10-29 | 2020-05-07 | Tokyo Electron Limited | Architecture for monolithic 3d integration of semiconductor devices |
| US11710733B2 (en) * | 2020-03-03 | 2023-07-25 | Qualcomm Incorporated | Vertical power grid standard cell architecture |
| US11290109B1 (en) * | 2020-09-23 | 2022-03-29 | Qualcomm Incorporated | Multibit multi-height cell to improve pin accessibility |
| US11929325B2 (en) * | 2021-08-18 | 2024-03-12 | Qualcomm Incorporated | Mixed pitch track pattern |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130074029A1 (en) * | 2011-09-19 | 2013-03-21 | Texas Instruments Incorporated | Method To Ensure Double Patterning Technology Compliance In Standard Cells |
| WO2013161249A1 (ja) * | 2012-04-24 | 2013-10-31 | パナソニック株式会社 | 半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0727968B2 (ja) * | 1988-12-20 | 1995-03-29 | 株式会社東芝 | 半導体集積回路装置 |
| JPH06120224A (ja) * | 1992-09-30 | 1994-04-28 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US6502231B1 (en) | 2001-05-31 | 2002-12-31 | Applied Micro Circuits Corporation | Integrated circuit template cell system and method |
| JP2006196872A (ja) * | 2004-12-17 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 標準セル、標準セルライブラリ、半導体装置、及びその配置方法 |
| JP2007066974A (ja) * | 2005-08-29 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路のレイアウト方法 |
| US7989849B2 (en) | 2006-11-15 | 2011-08-02 | Synopsys, Inc. | Apparatuses and methods for efficient power rail structures for cell libraries |
| TWI376615B (en) * | 2008-01-30 | 2012-11-11 | Realtek Semiconductor Corp | Power mesh managing method utilized in an integrated circuit |
| KR101394145B1 (ko) * | 2008-02-26 | 2014-05-16 | 삼성전자주식회사 | 스탠다드 셀 라이브러리 및 집적 회로 |
| US8421205B2 (en) * | 2010-05-06 | 2013-04-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power layout for integrated circuits |
| US8742464B2 (en) * | 2011-03-03 | 2014-06-03 | Synopsys, Inc. | Power routing in standard cells |
| US8513978B2 (en) | 2011-03-30 | 2013-08-20 | Synopsys, Inc. | Power routing in standard cell designs |
| US8694945B2 (en) | 2011-12-20 | 2014-04-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Automatic place and route method for electromigration tolerant power distribution |
-
2014
- 2014-05-01 US US14/267,888 patent/US9070552B1/en active Active
-
2015
- 2015-03-16 BR BR112016025414A patent/BR112016025414A2/pt not_active IP Right Cessation
- 2015-03-16 KR KR1020167030392A patent/KR20170002398A/ko unknown
- 2015-03-16 CN CN201580019576.5A patent/CN106165097A/zh active Pending
- 2015-03-16 JP JP2016565277A patent/JP2017517143A/ja active Pending
- 2015-03-16 WO PCT/US2015/020730 patent/WO2015167679A1/en active Application Filing
- 2015-03-16 EP EP15725132.3A patent/EP3138129A1/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130074029A1 (en) * | 2011-09-19 | 2013-03-21 | Texas Instruments Incorporated | Method To Ensure Double Patterning Technology Compliance In Standard Cells |
| WO2013161249A1 (ja) * | 2012-04-24 | 2013-10-31 | パナソニック株式会社 | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112086432A (zh) * | 2016-12-28 | 2020-12-15 | 高通股份有限公司 | 用于高性能标准单元的多过孔结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2015167679A1 (en) | 2015-11-05 |
| KR20170002398A (ko) | 2017-01-06 |
| BR112016025414A2 (pt) | 2017-08-15 |
| JP2017517143A (ja) | 2017-06-22 |
| EP3138129A1 (en) | 2017-03-08 |
| US9070552B1 (en) | 2015-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106165097A (zh) | 用于小面积数字soc的自适应标准单元架构和布局技术 | |
| US10593700B2 (en) | Standard cell architecture with M1 layer unidirectional routing | |
| US8174052B2 (en) | Standard cell libraries and integrated circuit including standard cells | |
| KR101831621B1 (ko) | 전도성 스택 구조를 포함하는 장치 | |
| KR101690170B1 (ko) | 커스텀 집적 회로 | |
| US10580774B2 (en) | Layout construction for addressing electromigration | |
| CN104425443B (zh) | 使用多层结构制造的半导体逻辑电路 | |
| US20200168604A1 (en) | Layout construction for addressing electromigration | |
| KR20200135151A (ko) | 매립된 파워 공급 레일을 이용한 파워 분배 네트워크 | |
| US9640480B2 (en) | Cross-couple in multi-height sequential cells for uni-directional M1 | |
| CN110036477B (zh) | 用于高性能标准单元的多过孔结构 | |
| JP2017517143A5 (zh) | ||
| US9634026B1 (en) | Standard cell architecture for reduced leakage current and improved decoupling capacitance | |
| US9024418B2 (en) | Local interconnect structures for high density | |
| FR2967810B1 (fr) | Procede de fabrication d'un circuit integre protege contre l'ingenierie inverse | |
| US9035389B2 (en) | Layout schemes for cascade MOS transistors | |
| AU2016351439A1 (en) | Power rail inbound middle of line (MOL) routing | |
| US10128189B2 (en) | Standard cell layout for better routability | |
| CN110945655B (zh) | 具有内在去耦电容器的单元架构 | |
| US20230141245A1 (en) | Comb / fishbone metal stack | |
| US10026735B2 (en) | Decoupling capacitor with metal programmable knee frequency | |
| US20130181289A1 (en) | Semiconductor device | |
| EP3244449A1 (en) | Integrated circuit with spare cells | |
| EP3353806B1 (en) | Source separated cell | |
| CN101409294A (zh) | 三维量子阱cmos集成器件及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20161123 |