KR20170002398A - 저 면적 디지털 soc를 위한 적응형 표준 셀 아키텍처 및 레이아웃 기술들 - Google Patents

저 면적 디지털 soc를 위한 적응형 표준 셀 아키텍처 및 레이아웃 기술들 Download PDF

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카메쉬 메디세티
비제야라크쉬미 랑안나
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퀄컴 인코포레이티드
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Abstract

표준 셀 CMOS 디바이스는 표준 셀에 걸쳐 확장되는 제 1 파워 레일을 포함한다. 제 1 파워 레일은 제 1 전압 또는 제 1 전압보다 낮은 전압 제 2 중 하나에 연결된다. 디바이스는 표준 셀에 걸쳐 확장되는 제 2 파워 레일을 더 포함한다. 제 2 파워 레일은 제 1 전압 또는 제 2 전압 중 다른 하나에 연결된다. 제 2 파워 레일은 금속 x 층 상호접속부 및 금속 x 층 상호접속부에 연결되는 금속 x-1 층 상호접속부들의 세트를 포함한다. 디바이스는, 제 1 및 제 2 파워 레일들 사이에 있고 제 1 및 제 2 파워 레일들에 의해 파워가 제공되는 CMOS 트랜지스터 디바이스들의 세트를 더 포함한다. 디바이스는 제 2 파워 레일 아래에서 확장되고 제 2 파워 레일에 직교하는 x-1 층 상호접속부를 더 포함한다. x-1 층 상호접속부는 CMOS 트랜지스터 디바이스들의 세트에 결합된다.

Description

저 면적 디지털 SOC를 위한 적응형 표준 셀 아키텍처 및 레이아웃 기술들{ADAPTIVE STANDARD CELL ARCHITECTURE AND LAYOUT TECHNIQUES FOR LOW AREA DIGITAL SOC}
관련 출원의 교차 참조
[0001] 본 출원은, 2015년 5월 14일에 출원되고 명칭이 "ADAPTIVE STANDARD CELL ARCHITECTURE AND LAYOUT TECHNIQUES FOR LOW AREA DIGITAL SOC"인 미국 특허 출원 제14/267,888호를 우선권으로 주장하며, 상기 출원은 그 전체가 인용에 의해 본원에 명시적으로 포함된다.
[0002] 본 개시물은 전반적으로 레이아웃 구성에 관한 것이며, 보다 구체적으로, 저 면적 디지털 SoC(system-on-chip)를 위한 적응형 표준 셀 아키텍처 및 레이아웃 기술들에 관한 것이다.
[0003] 표준 셀은 디지털 로직으로 구현될 수 있는 통합 회로이다. ASIC(application-specific integrated circuit), 이를 테면, SoC 디바이스는 수천개 내지 수 백만개의 표준 셀들을 포함할 수 있다. 이러한 표준 셀들은 SoC의 약 20%를 차지할 수 있다. ASIC들의 사이즈/면적 풋프린트를 감소시키는 것이 유리하다. 따라서, 개별 표준 셀들의 사이즈/면적 풋프린트를 감소시킬 필요가 있다.
[0004] 본 개시물의 양상에서, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스는 표준 셀에 걸쳐 확장되는 제 1 파워 레일을 포함한다. 제 1 파워 레일은 제 1 전압 또는 제 1 전압보다 낮은 제 2 전압 중 하나에 연결된다. 표준 셀 CMOS 디바이스는 표준 셀에 걸쳐 확장되는 제 2 파워 레일을 더 포함한다. 제 2 파워 레일은 제 1 전압 또는 제 2 전압 중 다른 하나에 연결된다. 제 2 파워 레일은 금속 x 층 상호접속부 및 금속 x 층 상호접속부에 연결되는 금속 x-1 층 상호접속부들의 세트를 포함한다. 표준 셀 CMOS 디바이스는 제 1 파워 레일과 제 2 파워 레일 사이에 있고 제 1 파워 레일 및 제 2 파워 레일에 의해 파워가 제공되는 CMOS 트랜지스터 디바이스들의 세트를 더 포함한다. 표준 셀 CMOS 디바이스는 제 2 파워 레일 아래에서 확장되고 제 2 파워 레일에 직교하는 x-1 층 상호접속부를 더 포함한다. x-1 층 상호접속부는 CMOS 트랜지스터 디바이스들의 세트에 결합된다.
[0005] x-1 층 상호접속부는 제 2 파워 레일의 부분인 금속 x-1 층 상호접속부들의 세트의 2개의 x-1 층 상호접속부들 사이에서 확장될 수 있다. 일 구성에서, x는 2이고 제 2 파워 레일은 금속 2 층 상호접속부 및 금속 1 층 상호접속부들의 세트를 포함한다.
[0006] 도 1은 예시적인 CMOS 디바이스의 일 부분을 도시하는 다이어그램이다.
[0007] 도 2는 예시적인 7-트랙 셀 아키텍처를 도시하는 다이어그램이다.
[0008] 도 3은 활성 영역에 대한 게이트 상호접속부의 조그(jog) 간격을 도시하는 다이어그램이다.
[0009] 도 4는 표준 셀 풋프린트 비교들을 도시하는 다이어그램이다.
[0010] 도 5는 표준 셀 CMOS 디바이스를 동작시키는 방법의 흐름도이다.
[0011] 첨부된 도면과 관련하여 후술되는 상세한 설명은 다양한 구성들의 설명을 위한 것이며, 본원에 설명된 개념들이 실시될 수 있는 유일한 구성들을 나타내기 위한 것은 아니다. 상세한 설명은 여러 개념들의 완전한 이해를 제공할 목적으로 특정 세부 사항들을 포함한다. 그러나, 이들 개념들은 이들 특정 상세들 없이 실시될 수 있음이 당업자에게 명백할 것이다. 어떤 경우들에는, 이러한 개념들을 불명료하게 하는 것을 피하기 위해, 잘 알려진 구조들 및 컴포넌트들은 블록도 형태로 도시된다. 장치들 및 방법들은 다음의 상세한 설명에서 설명될 것이며 첨부 도면들에서 다양한 블록들, 모듈들, 컴포넌트들, 회로들, 단계들, 프로세스들, 알고리즘들, 엘리먼트들 등으로 예시될 수 있다.
[0012] 도 1은 예시적인 CMOS 디바이스의 일 부분을 도시하는 다이어그램(100)이다. CMOS 디바이스는 표준 셀에 걸쳐 확장되는 제 1 파워 레일/버스(102)를 포함한다(표준 셀의 일 부분만이 다이어그램(100)에 도시된다). 제 1 파워 레일(102)이 제 1 전압 또는 제 1 전압보다 낮은 전압 제 2 중 하나에 연결된다. 예를 들어, 제 1 전압은 Vdd일 수 있고, 제 2 전압은 (접지(GND)일 수 있는) Vss일 수 있다. CMOS 디바이스는 표준 셀에 걸쳐 확장되는 제 2 파워 레일/버스(104)를 더 포함한다. 제 2 파워 레일(104)은 제 1 전압 또는 제 2 전압 중 다른 하나에 연결된다. 예를 들어, 제 1 파워 레일(102)은 Vss에 연결될 수 있고 제 2 파워 레일은 Vdd에 연결될 수 있다. 대안으로, 제 1 파워 레일(102)은 Vdd에 연결될 수 있고 제 2 파워 레일은 Vss에 연결될 수 있다. 제 2 파워 레일(104)은 금속 x 층 상호접속부(106) 및 금속 x 층 상호접속부에 연결되는 금속 x-1 층 상호접속부들(108, 110)의 세트를 포함한다. 예를 들어, 금속 x 층 상호접속부(106)는 금속 2 (M2) 층 상호접속부일 수 있고 금속 x-1 층 상호접속부들(108, 110)의 세트는 금속 1 (M1) 층 상호접속부들의 세트일 수 있다. CMOS 디바이스는, 제 1 파워 레일(102)과 제 2 파워 레일(104) 사이에 있고 제 1 및 제 2 파워 레일들(102, 104)에 의해 파워가 제공되는 CMOS 트랜지스터 디바이스들의 세트를 더 포함한다. CMOS 디바이스는 제 2 파워 레일(104) 아래에서 확장되고 제 2 파워 레일(104)에 직교하는 x-1 층 상호접속부(112)를 더 포함한다. x-1 층 상호접속부(112)는, 제 1 파워 레일(102)과 제 2 파워 레일(104) 사이에 있는 CMOS 트랜지스터 디바이스들의 세트에 결합된다. 제 2 파워 레일(104)이 제 1 방향(예를 들어, 가로 방향)으로 확장되고, x-1 층 상호접속부(112)는 제 1 방향에 직교하는 제 2 방향(예를 들어, 수직 방향)으로 확장된다.
[0013] 도 1에 도시된 바와 같이, 제 1 파워 레일(102)은, M1 층 상호접속부(116)에 의해 션트되는 M2 층 상호접속부(114)를 포함한다. 제 2 파워 레일(104)은 복수의 M1 층 상호접속부들(108, 110)에 의해 션트되는 M2 층 상호접속부(106)를 포함한다. 제 2 파워 레일(104)의 M1 층 상호접속부들(108, 110)은, M1 층 상호접속부(112)가, M1 층 상호접속부들(108, 110)과 접촉하지 않고 제 2 파워 레일(104) 아래에서 확장되게 하기 위해서 분리된다. 제 1 파워 레일(102)과 2 파워 레일(104) 사이의 CMOS 디바이스들의 세트가, M1 층 상호접속부(112)를 통해 제 2 파워 레일(104)과 제 3 파워 레일/버스(118) 사이의 제 2 세트 CMOS 디바이스들에 연결될 수 있다. 따라서, 제 2 방향(예를 들어, 수직 방향)으로 확장되는 더 적은 수의 더 높은 금속 층 상호접속부들(예를 들어, 금속 3 (M3) 층 상호접속부들)은 제 1 파워 레일(102)과 제 2 파워 레일(104) 사이의 CMOS 디바이스들의 세트를 제 2 파워 레일(104)과 제 3 파워 레일(108) 사이의 CMOS 디바이스들의 제 2 세트와 상호접속시키는 데에 사용될 수 있다. 더 적은 수의 더 높은 금속 층 상호접속부들이 셀간 연결들(로컬 라우팅)을 위해 사용되는 경우, 더 많은 트랙들이 셀내 연결들을 위해 이용가능하다. SoC를 제조하는 데 더 적은 수의 마스크들/더 적은 수의 층들이 필요한 경우, 셀내 연결들을 위해 이용가능한 더 많은 트랙들을 구비하는 것은 셀내 라우팅을 더 용이하게 하고 SoC의 제조 비용을 감소시킬 수 있다.
[0014] 도 1에 도시된 바와 같이, x-1 층 상호접속부(112)는, 제 2 파워 레일(104)의 부분인 금속 x-1 층 상호접속부들(108, 110)의 세트의 2개의 x-1 층 상호접속부들(108 및 110) 사이에서 확장된다. x가 2인 경우, 제 2 파워 레일(104)은 M2 층 상호접속부(106) 및 M1 층 상호접속부들(108, 110)의 세트를 포함한다. 제 1 파워 레일(102)은 M1 층 상호접속부(116)만, M2 층 상호접속부(114)만, 또는 M1 및 M2 층 상호접속부들(114, 116) 둘 모두를 포함할 수 있다. 제 1 및 제 2 파워 레일들(102, 104)은 서로 평행하게 확장될 수 있다. 금속 x-1 층 상호접속부들(108, 110)의 세트는 금속 x 층 상호접속부(106) 아래에서 그리고 금속 x 층 상호접속부(106)에 평행하게 확장될 수 있다. CMOS 디바이스는 표준 셀에 걸쳐 확장되는 제 3 파워 레일(118)을 더 포함할 수 있다. 제 3 파워 레일(118)은 제 1 전압 또는 제 2 전압 중 하나에 연결된다. 예를 들어, 제 1 및 제 3 파워 레일들(102, 118)은 Vss에 연결될 수 있고 제 2 파워 레일(104)은 Vdd에 연결될 수 있다. 대안으로, 제 1 및 제 3 파워 레일들(102, 118)이 Vdd에 연결될 수 있고 제 2 파워 레일(104)이 Vss에 연결될 수 있다. 제 3 파워 레일(118)은 금속 x 층 상호접속부(120) 및/또는 금속 x-1 층 상호접속부(122)를 포함할 수 있다. 제 3 파워 레일(118)이 표준 셀 내부에 있고(도면 참조) 표준 셀의 에지에 있지 않은 경우, 제 3 파워 레일(118)은 다수의 별개의 금속 x-1 층 상호접속부들(122)을 포함할 수 있다. 도시된 바와 같이, 제 3 파워 레일(118)은 금속 x 층 상호접속부(120) 및 다수의 별개의 금속 x-1 층 상호접속부들(122)을 포함할 수 있다. CMOS 디바이스는, 제 2 및 제 3 파워 레일들(104, 118)에 의해 파워가 제공되고 제 2 파워 레일(104)과 제 3 파워 레일(118) 사이에 있는 CMOS 트랜지스터 디바이스들의 제 2 세트를 더 포함한다. x-1 층 상호접속부(112)는 또한, 제 2 파워 레일과 제 3 파워 레일(118) 사이에 있는 CMOS 트랜지스터 디바이스들의 제 2 세트에 결합된다. 제 3 파워 레일(118)이, 분리되어 있는 금속 x-1 층 상호접속부들(예를 들어, M1 층 상호접속부들(122))을 포함하는 경우, CMOS 디바이스는, 제 3 파워 레일(118) 아래에서 제 2 방향(제 1 방향에 대해 그리고 제 3 파워 레일(118)에 대해 직교함)으로 확장되는 추가 금속 x-1 층 상호접속부들(124, 126)을 포함할 수 있다. 금속 x-1 층 상호접속부들(124, 126)은, 제 2 파워 레일(104)과 제 3 파워 레일(118) 사이의 CMOS 트랜지스터 디바이스들의 제 2 세트에, 그리고 제 3 파워 레일(118)과 제 4 파워 레일 사이의 CMOS 트랜지스터들 디바이스들의 제 3 세트에 결합될 수 있다.
[0015] 도 2는 예시적인 7-트랙 셀 아키텍처를 도시하는 다이어그램(200)이다. 개별 셀들은, 제 2 방향으로 확장되는 게이트 상호접속부들(240)에 대해 직교하는 제 1 방향으로 확장되는 (8개 또는 그보다 많은 트랙들이기 보다는) 7개의 M1 층 트랙들을 허용하는 셀 높이를 가질 수 있다. M1 층 트랙들은, 7x nm(예를 들어, 700nm)의 셀 높이를 제공하는 x nm(예를 들어, 100 nm)의 피치를 가질 수 있다. 7-트랙 표준 셀 아키텍처는 28nm 제조 프로세스 기술 또는 다른 제조 프로세스 기술들(예를 들어, 40nm 제조 프로세스 기술)에 적용될 수 있다. 표준 셀은 다수의 이러한 셀들을 포함할 수 있다. 따라서, 7-트랙 셀 아키텍처를 이용하여, 표준 셀은 7*n M1 층 트랙들을 포함할 수 있으며, 여기서 n은 수직으로 정렬되는 셀들의 수이다. 도 1과 관련하여 논의된 바와 같이, 파워 레일(202)은, M1 층 상호접속부(216)에 의해 션트되는 M2 층 상호접속부(214)를 포함할 수 있다. 파워 레일이 표준 셀의 에지 상에 있을 경우, M1 및 M2 층 상호접속부들(214, 216) 둘 모두는 (도 2에 도시된 바와 같이) 셀에 걸쳐 분리되지 않은 상태로 확장될 수 있다. 그러나, 파워 레일이 표준 셀 내에 있을 경우, M1 층 상호접속부(216)가 분리되어, M2 층 상호접속부(214) 아래에서 제 2 방향으로 확장되고 그리고 (제 2 및 제 3 파워 레일들(104, 118)과 관련하여 도 1에 도시된 바와 같이) 분리된 M1 층 상호접속부(216) 사이의 M1 층 상호접속부들에 의해 로컬 라우팅이 가능하게 될 수 있다.
[0016] 도 2에 도시된 바와 같이, 감소된 셀 높이를 이용하여, p-형 활성 영역(250)의 폭(wp)은 n-형 활성 영역(260)의 폭(wn)과 대략 동일할 수 있다. 또한, n-형 웰(270)은 셀 내부에 중심이 있을 수 있다. 따라서, 도 1과 관련하여 앞서 언급된 CMOS 트랜지스터 디바이스들의 세트는, p-형 활성 영역(250) 내의 p-형 금속 산화물 반도체(pMOS) 트랜지스터 디바이스들의 세트와 n-형 활성 영역(260) 내의 n-형 금속 산화물 반도체(nMOS) 트랜지스터 디바이스들의 세트를 포함할 수 있다. pMOS 트랜지스터 디바이스들의 폭(wp)은 nMOS 트랜지스터 디바이스들의 폭(wn)과 대략 동일할 수 있으며, pMOS/nMOS (PN) 비 1을 제공한다. pMOS 트랜지스터 디바이스들은 n-형 웰(270) 상에 있다. n-형 웰의 하나의 에지는 대략, 파워 레일(202)과 파워 레일(204) 사이에 셀의 중간에 있다.
[0017] 도 3은 활성 영역(255)에 대한 게이트 상호접속부(240)의 조그 간격을 도시하는 다이어그램(300)이다. 폭(wn) 또는 폭(wp)이 폭(w)(예를 들어, 200nm) 미만인 경우, 게이트 상호접속부(240)와 활성 영역(255) 사이의 필수 조그 간격은, 폭(wn) 또는 폭(wp)이 폭(w)보다 크거나 또는 같은 경우 게이트 상호접속부(240)와 활성 영역(255) 사이의 필수 조그 간격보다 더 클 수 있다. 따라서, 게이트 상호접속부(240)와 활성 영역(255) 사이에의 더 작은 필수 조그 간격(예를 들어, 70nm이 아닌 35nm)을 허용하기 위해서 폭들(wp 및 wn)이 조정될 수 있지만, 이러한 조정은 pMOS와 nMOS 트랜지스터들의 드라이브 세기의 불일치를 발생시킬 수 있다(pMOS와 nMOS 트랜지스터들은, PN 비가 약 1.45인 경우 드라이브 세기에 있어서 대략적으로 일치된다).
[0018] 도 4는 표준 셀 풋프린트 비교들을 도시하는 다이어그램(400)이다. M1 층 상호접속부들을 이용하는 셀간 로컬 라우팅을 허용하기 위해서 파워 레일 분리가 존재하지 않고, M3 또는 더 높은 층의 상호접속부들의 사용이 가능한 한 많이 방지될 경우, 표준 셀(402)이 풋프린트(402')를 가질 수 있다. 표준 셀(402)은 수평으로 위치되는 4개의 개별 셀들을 포함할 수 있으므로(도 2 참고), 셀간 로컬 라우팅은, M3 또는 더 높은 층 상호접속부들보다는 M2 층 상호접속부들을 사용할 수 있다. 그러나, M1 층 상호접속부들을 이용한 셀간 로컬 라우팅을 허용하기 위해 파워 레일 분리가 존재할 경우, 표준 셀(404)은 M3 또는 더 높은 층 상호접속부들의 사용을 증가시키거나 실질적으로 증가시키지 않고 풋프린트(404')를 가질 수 있다. 표준 셀(404)은 수직으로 그리고 수평으로 둘 모두로 위치되는 4개의 개별 셀들을 포함할 수 있으므로(도 2 참고), 셀간 로컬 라우팅은, M3 또는 더 높은 층 상호접속부들보다는 M1 및 M2 층 상호접속부들 둘 모두를 사용할 수 있다. 풋 프린트(404')는 더 양호한 핀 액세스(즉, 핀들은 더 멀리 이격될 수 있음) 및 더 작은 면적을 제공한다(풋프린트(402')가 8개 또는 더 많은 M1 층 트랙들을 갖는다는 것을 가정함).
[0019] 도 5는 표준 셀 CMOS 디바이스를 동작시키는 방법의 흐름도(500)이다. 도 5에 도시된 바와 같이, 단계 502에서, 파워가 제 1 파워 레일과 제 2 파워 레일을 통해 CMOS 트랜지스터 디바이스들의 세트에 제공된다. 제 1 파워 레일은 표준 셀에 걸쳐 확장된다. 제 1 파워 레일은 제 1 전압 또는 제 1 전압보다 낮은 전압 제 2 중 하나에 연결된다. 제 2 파워 레일은 표준 셀에 걸쳐 확장된다. 제 2 파워 레일은 제 1 전압 또는 제 2 전압 중 다른 하나에 연결된다. 제 2 파워 레일은 금속 x 층 상호접속부 및 금속 x 층 상호접속부에 연결되는 금속 x-1 층 상호접속부들의 세트를 포함한다. CMOS 트랜지스터 디바이스들의 세트는 제 1 파워 레일과 제 2 파워 레일 사이에 있다. 단계(504)에서, 전류가 제 2 파워 레일 아래에서 확장되고 제 2 파워 레일에 직교하는 x-1 층 상호접속부를 통해 흐른다. x-1 층 상호접속부는 CMOS 트랜지스터 디바이스들의 세트에 결합된다.
[0020] 일 구성에서, x-1 층 상호접속부는, 제 2 파워 레일의 부분인 금속 x-1 층 상호접속부들의 세트의 2개의 x-1 층 상호접속부들 사이에서 확장된다. 일 구성에서, x가 2인 경우, 제 2 파워 레일은 M2 층 상호접속부 및 M1 층 상호접속부들의 세트를 포함한다. 일 구성에서, 제 1 파워 레일은 M1 층 상호접속부 또는 M2 층 상호접속부 중 적어도 하나를 포함한다. 일 구성에서, 제 1 파워 레일과 제 2 파워 레일이 서로 평행하게 확장된다. 일 구성에서, 금속 x-1 층 상호접속부들의 세트는 금속 x 층 상호접속부 아래에서 그리고 금속 x 층 상호접속부에 평행하게 확장된다. 단계 506에서, 제 2 파워 레일과 제 3 파워 레일을 통해 CMOS 트랜지스터 디바이스들의 제 2 세트에 파워가 제공될 수 있다. 제 3 파워 레일은 표준 셀에 걸쳐 확장된다. 제 3 파워 레일은 제 1 전압 또는 제 2 전압 중 하나에 연결된다. 제 3 파워 레일은 금속 x 층 상호접속부 또는 금속 x-1 층 상호접속부 중 적어도 하나를 포함한다. CMOS 트랜지스터 디바이스들의 제 2 세트가 제 2 파워 레일과 제 3 파워 레일 사이에 있고 제 2의 파워 레일과 제 3 파워 레일에 의해 파워가 제공된다. x-1 층 상호접속부는 또한 CMOS 트랜지스터 디바이스들의 제 2 세트에 결합된다. 일 구성에서, CMOS 트랜지스터 디바이스들의 세트는 pMOS 트랜지스터 디바이스들의 세트 및 nMOS 트랜지스터 디바이스들의 세트를 포함하고, pMOS 트랜지스터 디바이스들의 폭은 nMOS 트랜지스터 디바이스들의 폭과 대략 동일하다. 일 구성에서, pMOS 트랜지스터 디바이스들은 n-형 웰 상에 있고, n-형 웰의 하나의 에지는 제 1 파워 레일과 제 2 파워 레일 사이의 대략 중간에 있다.
[0021] 일 구성에서, 표준 셀 CMOS 디바이스 장치는 제 1 파워 레일과 제 2 파워 레일을 통해 CMOS 트랜지스터 디바이스들의 세트에 파워를 제공하기 위한 수단을 포함한다. CMOS 트랜지스터 디바이스들의 세트에 파워를 제공하기 위한 수단은 제 1 파워 레일과 제 2 파워 레일일 수 있다. 제 1 파워 레일은 표준 셀에 걸쳐 확장된다. 제 1 파워 레일은 제 1 전압 또는 제 1 전압보다 낮은 제 2 전압 중 하나에 연결된다. 제 2 파워 레일은 표준 셀에 걸쳐 확장된다. 제 2 파워 레일은 제 1 전압 또는 제 2 전압 중 다른 하나에 연결된다. 제 2 파워 레일은 금속 x 층 상호접속부 및 금속 x 층 상호접속부에 연결되는 금속 x-1 층 상호접속부들의 세트를 포함한다. CMOS 트랜지스터 디바이스들의 세트는 제 1 파워 레일과 제 2 파워 레일 사이에 있다. 장치는, 제 2 파워 레일 아래에서 확장되고 제 2 파워 레일에 직교하는 x-1 층 상호접속부를 통해 전류를 흘리기 위한 수단을 더 포함한다. 전류를 흘리기 위한 수단은 x-1 층 상호접속부이다. x-1 층 상호접속부가 CMOS 트랜지스터 디바이스들의 세트에 결합된다. 장치는 제 2 파워 레일과 제 3 파워 레일을 통해 CMOS 트랜지스터 디바이스들의 제 2 세트에 파워를 제공하기 위한 수단을 더 포함할 수 있다. CMOS 트랜지스터 디바이스들의 제 2 세트에 파워를 제공하기 위한 수단은 제 2 파워 레일과 제 3 파워 레일일 수 있다. 제 3 파워 레일은 표준 셀에 걸쳐 확장된다. 제 3 파워 레일은 제 1 전압 또는 제 2 전압 중 하나에 연결된다. 제 3 파워 레일은 금속 x 층 상호접속부 또는 금속 x-1 층 상호접속부 중 적어도 하나를 포함한다. CMOS 트랜지스터 디바이스들의 제 2 세트는 제 2 파워 레일과 제 3 파워 레일 사이에 있고 제 2의 파워 레일과 제 3 파워 레일에 의해 파워가 제공된다. x-1 층 상호접속부는 또한 CMOS 트랜지스터 디바이스들의 제 2 세트에 결합된다.
[0022] 앞서 언급된 바와 같이, 파워 레일이 표준 셀 내에 있는 경우, 파워 레일 또는 파워 레일의 부분이 분리되어 파워 레일의 하나 또는 그 초과의 층들 상에서 로컬 라우팅을 가능하게 할 수 있다. 구체적으로, 파워 레일이 금속 x 층 상호접속부 및 금속 x 층 상호접속부에 연결되는 금속 x-1 층 상호접속부를 포함하는 경우, 금속 x-1 층 상호접속부가 분리/연결해제되어, 금속 x-1 층 상호접속부들에 의한 로컬 셀간 라우팅을 가능하게 할 수 있다. 로컬 셀간 라우팅을 위한 금속 x-1 층 상호접속부들은 파워 레일의 금속 x 층 상호접속부에 대해 직교하여 확장된다. 로컬 라우팅을 위해 금속 x+m 층 상호접속부들이 아닌 금속 x-1 층 상호접속부들의 사용(여기서, m은 1 이상임)은, 금속 x+m 층 상호접속부들의 사용에서 자유로워지게 하고 더 많은 금속 x+m 층 상호접속부들이 셀내 라우팅을 위해 사용될 수 있게 한다. 또한, 표준 셀 내의 파워 레일 또는 파워 레일의 부분이 분리되어 파워 레일의 하나 또는 그 초과의 층들 상에서 로컬 라우팅을 가능하게 될 경우, 표준 셀의 풋프린트는, x+m 층 상호접속부들의 사용을 증가시키거나 또는 실질적으로 증가시키지 않고 다른 형상보다 사각형에 더 가까워질 수 있다. 표준 셀이 사각형 또는 사각형에 가까운 풋프린트를 갖는 것은 표준 셀에 대해 더 양호한 핀 액세스를 제공한다. 면적 절감을 제공하기 위해서 표준 셀의 높이가 또한 감소될 수 있다. 금속 x 층 및 금속 x-1 층 상의 파워 레일이 파워 레일 아래의/사이의 x-1 층 상호접속부들을 이용하여 로컬 셀간 라우팅을 가능하게 하기 때문에, 예시적인 CMOS 디바이스는, x+m 층 상호접속부들(m ≥ 1)(예를 들어, M3)의 의존도/사용이 감소되는 효율적인 다중-높이 셀들을 가능하게 한다. 그러나, 파워 레일들이 금속 x 층 상호접속부들을 포함하기 때문에, 예시적인 CMOS 디바이스는 다른 것보다 더 많은 금속 x 층 상호접속부들을 사용한다. 표준 셀의 높이를 감소시키는 경우, p-형 활성 영역들 및 n-형 활성 영역들의 폭들이 거의 동일해지게 조정될 수 있다. PN 비를 1로 감소시키는 것은 드라이브 감소로 인한 성능을 감소시키지만, 이러한 성능 저하는 추가 드라이브 셀들을 제공하는 것 또는 전압을 승압시키는 것에 의해 보상될 수 있다. 또한, n-타입 웰은, 상보성 로직(예를 들어, AND to OR, NAND(negated AND) to NOR(negated OR), AOI(AND-OR-invert) to OAI(OR-AND-invert), AO(AND-OR) to OA(OR-AND) 등)의 빠른 발전의 촉진에 중심이 될 수 있다.
[0023] 개시된 프로세스들에서의 단계들의 특정 순서 또는 계층은 예시적인 방식들의 설명임을 이해한다. 설계 선호들에 기초하여, 프로세스들에서의 단계들의 특정 순서 또는 계층은 재배열될 수 있음을 이해한다. 또한, 일부 단계들은 결합되거나 또는 생략될 수 있다. 덧붙인 방법 청구항들은 샘플 순서로 다양한 단계들의 엘리먼트들을 제시하며, 제시되는 특정 순서 또는 계층에 제한되는 것을 의미하지 않는다.
[0024] 앞의 설명은, 당업자로 하여금 본원에 설명된 다양한 양상들을 실시할 수 있게 하기 위해서 제공된다. 이들 양상들에 대한 다양한 변형은 당업자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 다른 양상들에 적용될 수 있다. 따라서, 청구항들은 본 명세서에 도시된 양상들로 한정되는 것으로 의도되는 것이 아니라 청구항 문언과 일치하는 전체 범위에 따르는 것이며, 여기서 엘리먼트에 대한 단수 언급은 구체적으로 그렇게 언급하지 않는 한 "하나 및 단 하나"를 의미하는 것으로 의도되는 것이 아니라, 그보다는 "하나 또는 그보다 많은"을 의미하는 것이다. "예시적인"이라는 단어는 예시, 실례 또는 예증"의 역할을 의미하는 것으로 사용된다. "예시"로서 본 명세서에 기술된 임의의 양상은, 반드시 다른 양상들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다. 구체적으로 달리 언급되지 않는 한, "일부"라는 용어는 하나 또는 그보다 많은 것을 의미한다. "A, B, 또는 C 중 적어도 하나", "A, B, 및 C 중 적어도 하나" 및 "A, B, C, 또는 이들의 임의의 조합"과 같은 조합들은 A, B, 및/또는 C의 임의의 조합을 포함하고, 다수의 A, 다수의 B, 또는 다수의 C를 포함할 수 있다. 구체적으로는, "A, B 또는 C 중 적어도 하나," "A, B 및 C 중 적어도 하나," 그리고 "A, B, C, 또는 이들의 임의의 결합"과 같은 결합들은 A만, B만, C만, A와 B, A와 C, B와 C, 또는 A와 B와 C일 수 있으며, 여기서 이러한 임의의 결합들은 A, B 또는 C 중 하나 또는 그보다 많은 멤버 또는 멤버들을 포함할 수 있다. 당업자에게 알려져 있거나 또는 추후에 알려지게 되는 본 개시물 전체를 통해 설명된 다양한 양상들의 엘리먼트들에 대한 구조적 및 기능적 등가물들 모두가 인용에 의해 본원에 명시적으로 포함되고 청구항들에 의해 포괄되도록 의도된다. 또한, 본원에 개시된 어떤 것도, 이러한 개시물이 청구항들에서 명시적으로 인용되는지 여부와 관계없이 공중에 전용되도록 의도되지 않는다. 청구항 엘리먼트가 명백히 "~을 위한 수단"이라는 문구를 사용하여 언급되지 않는 한, 어떠한 청구항 엘리먼트도 수단 + 기능으로서 해석되어야 하는 것은 아니다.

Claims (27)

  1. 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스로서,
    상기 표준 셀에 걸쳐 확장되는 제 1 파워 레일 ―상기 제 1 파워 레일은 제 1 전압 또는 상기 제 1 전압보다 낮은 제 2 전압 중 하나에 연결됨―;
    제 1 방향으로 상기 표준 셀에 걸쳐 확장되는 제 2 파워 레일 ―상기 제 2 파워 레일은 상기 제 1 전압 또는 상기 제 2 전압 중 다른 하나에 연결되고, 상기 제 2 파워 레일은 상기 제 1 방향으로 상기 표준 셀에 걸쳐 확장되는 금속 x 층 상호접속부를 포함하고 그리고 상기 제 1 방향으로 확장되고 상기 금속 x 층 상호접속부에 연결되는 금속 x-1 층 상호접속부들의 세트를 포함함―;
    상기 제 1 파워 레일과 상기 제 2 파워 레일 사이에 있고 상기 제 1 파워 레일과 상기 제 2 파워 레일에 의해 파워가 제공되는 CMOS 트랜지스터 디바이스들의 세트; 및
    상기 제 2 파워 레일 아래에서 확장되고 상기 제 2 파워 레일에 직교하는 x-1 층 상호접속부를 포함하고,
    상기 x-1 층 상호접속부는 상기 CMOS 트랜지스터 디바이스들의 세트에 결합되는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스.
  2. 제 1 항에 있어서,
    상기 x-1 층 상호접속부는, 상기 제 2 파워 레일의 일부인 상기 금속 x-1 층 상호접속부들의 세트의 2개의 x-1 층 상호접속부들 사이에서 확장되는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스.
  3. 제 2 항에 있어서,
    x는 2이고, 상기 제 2 파워 레일은 금속 2(M2) 층 상호접속부 및 금속 1(M1) 층 상호접속부들의 세트를 포함하는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스.
  4. 제 3 항에 있어서,
    상기 제 1 파워 레일은 금속 1(M1) 층 상호접속부 또는 금속 2(M2) 층 상호접속부 중 적어도 하나를 포함하는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 파워 레일 및 상기 제 2 파워 레일은 서로 평행하게 확장되는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스.
  6. 제 1 항에 있어서,
    상기 금속 x-1 층 상호접속부들의 세트는 상기 금속 x 층 상호접속부 아래에서 확장되고 상기 금속 x 층 상호접속부와 평행하는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스.
  7. 제 1 항에 있어서,
    상기 표준 셀에 걸쳐 확장되는 제 3 파워 레일 ―상기 제 3 파워 레일은 상기 제 1 전압 또는 상기 제 2 전압 중 하나에 연결되고, 상기 제 3 파워 레일은 금속 x 층 상호접속부 또는 금속 x-1 층 상호접속부 중 적어도 하나를 포함함―; 및
    상기 제 2 파워 레일과 상기 p 3 파워 레일 사이에 있고 상기 제 2 파워 레일과 상기 제 3 파워 레일에 의해 파워가 제공되는 CMOS 트랜지스터 디바이스들의 제 2 세트를 더 포함하고,
    상기 x-1 층 상호접속부는 또한 상기 CMOS 트랜지스터 디바이스들의 제 2 세트에 결합되는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스.
  8. 제 1 항에 있어서,
    상기 CMOS 트랜지스터 디바이스들의 세트는 pMOS(p-type metal oxide semiconductor) 트랜지스터 디바이스들의 세트와 nMOS(n-type metal oxide semiconductor) 트랜지스터 디바이스들의 세트를 포함하고, 상기 pMOS 트랜지스터 디바이스들의 폭은 상기 nMOS 트랜지스터 디바이스들의 폭과 대략 동일한, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스.
  9. 제 8 항에 있어서,
    n-타입 웰을 더 포함하고, 상기 pMOS 트랜지스터 디바이스들은 상기 n-타입 웰 상에 있고, 상기 n-타입 웰의 하나의 에지는 상기 제 1 파워 레일과 상기 제 2 파워 레일 사이의 대략 중간에 있는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스.
  10. 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스를 동작시키는 방법으로서,
    제 1 파워 레일 및 제 2 파워 레일을 통해 CMOS 트랜지스터 디바이스들의 세트에 파워를 제공하는 단계 ―상기 제 1 파워 레일은 상기 표준 셀에 걸쳐 확장되고, 상기 제 1 파워 레일은 제 1 전압 또는 상기 제 1 전압보다 낮은 제 2 전압 중 하나에 연결되고, 상기 제 2 파워 레일은 제 1 방향으로 상기 표준 셀에 걸쳐 확장되고, 상기 제 2 파워 레일은 상기 제 1 전압 또는 상기 제 2 전압 중 다른 하나에 연결되고, 상기 제 2 파워 레일은 상기 제 1 방향으로 상기 표준 셀에 걸쳐 확장되는 금속 x 층 상호접속부를 포함하고 그리고 상기 제 1 방향으로 확장되고 상기 금속 x 층 상호접속부에 연결되는 금속 x-1 층 상호접속부들의 세트를 포함하고, 상기 CMOS 트랜지스터 디바이스들의 세트는 상기 제 1 파워 레일과 상기 제 2 파워 레일 사이에 있음―; 및
    상기 제 2 파워 레일 아래에서 확장되고 상기 제 2 파워 레일에 직교하는 x-1 층 상호접속부를 통과하여 전류를 흘리는 단계를 포함하고,
    상기 x-1 층 상호접속부는 CMOS 트랜지스터 디바이스들의 세트에 결합되는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스를 동작시키는 방법.
  11. 제 10 항에 있어서,
    상기 x-1 층 상호접속부는, 상기 제 2 파워 레일의 일부인 상기 금속 x-1 층 상호접속부들의 세트의 2개의 x-1 층 상호접속부들 사이에서 확장되는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스를 동작시키는 방법.
  12. 제 11 항에 있어서,
    x는 2이고, 상기 제 2 파워 레일은 금속 2(M2) 층 상호접속부 및 금속 1(M1) 층 상호접속부들의 세트를 포함하는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스를 동작시키는 방법.
  13. 제 12 항에 있어서,
    상기 제 1 파워 레일은 금속 1(M1) 층 상호접속부 또는 금속 2(M2) 층 상호접속부 중 적어도 하나를 포함하는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스를 동작시키는 방법.
  14. 제 10 항에 있어서,
    상기 제 1 파워 레일 및 상기 제 2 파워 레일은 서로 평행하게 확장되는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스를 동작시키는 방법.
  15. 제 10 항에 있어서,
    상기 금속 x-1 층 상호접속부들의 세트는 상기 금속 x 층 상호접속부 아래에서 확장되고 상기 금속 x 층 상호접속부와 평행하는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스를 동작시키는 방법.
  16. 제 10 항에 있어서,
    상기 제 2 파워 레일과 제 3 파워 레일을 통해 CMOS 트랜지스터 디바이스들의 제 2 세트에 파워를 제공하는 단계를 더 포함하고,
    상기 제 3 파워 레일은 상기 표준 셀에 걸쳐 확장되고, 상기 제 3 파워 레일은 상기 제 1 전압 또는 상기 제 2 전압 중 하나에 연결되고, 상기 제 3 파워 레일은 금속 x 층 상호접속부 또는 금속 x-1 층 상호접속부 중 적어도 하나를 포함하고, 상기 CMOS 트랜지스터 디바이스들의 제 2 세트는 상기 제 2 파워 레일과 상기 제 3 파워 레일 사이에 있고 상기 제 2 파워 레일과 상기 제 3 파워 레일에 의해 파워가 제공되고, 상기 x-1 층 상호접속부는 또한 상기 CMOS 트랜지스터 디바이스들의 제 2 세트에 결합되는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스를 동작시키는 방법.
  17. 제 10 항에 있어서,
    상기 CMOS 트랜지스터 디바이스들의 세트는 pMOS(p-type metal oxide semiconductor) 트랜지스터 디바이스들의 세트와 nMOS(n-type metal oxide semiconductor) 트랜지스터 디바이스들의 세트를 포함하고, 상기 pMOS 트랜지스터 디바이스들의 폭은 상기 nMOS 트랜지스터 디바이스들의 폭과 대략 동일한, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스를 동작시키는 방법.
  18. 제 17 항에 있어서,
    상기 pMOS 트랜지스터 디바이스들이 n-타입 웰 상에 있고, 상기 n-타입 웰의 하나의 에지는 상기 제 1 파워 레일과 상기 제 2 파워 레일 사이의 대략 중간에 있는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스를 동작시키는 방법.
  19. 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스 장치로서,
    제 1 파워 레일 및 제 2 파워 레일을 통해 CMOS 트랜지스터 디바이스들의 세트에 파워를 제공하기 위한 수단 ―상기 제 1 파워 레일은 상기 표준 셀에 걸쳐 확장되고, 상기 제 1 파워 레일은 제 1 전압 또는 상기 제 1 전압보다 낮은 제 2 전압 중 하나에 연결되고, 상기 제 2 파워 레일은 제 1 방향으로 상기 표준 셀에 걸쳐 확장되고, 상기 제 2 파워 레일은 상기 제 1 전압 또는 상기 제 2 전압 중 다른 하나에 연결되고, 상기 제 2 파워 레일은 상기 제 1 방향으로 상기 표준 셀에 걸쳐 확장되는 금속 x 층 상호접속부를 포함하고 그리고 상기 제 1 방향으로 확장되고 상기 금속 x 층 상호접속부에 연결되는 금속 x-1 층 상호접속부들의 세트를 포함하고, 상기 CMOS 트랜지스터 디바이스들의 세트는 상기 제 1 파워 레일과 상기 제 2 파워 레일 사이에 있음―; 및
    상기 제 2 파워 레일 아래에서 확장되고 상기 제 2 파워 레일에 직교하는 x-1 층 상호접속부를 통과하여 전류를 흘리기 위한 수단을 포함하고,
    상기 x-1 층 상호접속부는 CMOS 트랜지스터 디바이스들의 세트에 결합되는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스 장치.
  20. 제 19 항에 있어서,
    상기 x-1 층 상호접속부는, 상기 제 2 파워 레일의 일부인 상기 금속 x-1 층 상호접속부들의 세트의 2개의 x-1 층 상호접속부들 사이에서 확장되는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스 장치.
  21. 제 20 항에 있어서,
    x는 2이고, 상기 제 2 파워 레일은 금속 2(M2) 층 상호접속부 및 금속 1(M1) 층 상호접속부들의 세트를 포함하는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스 장치.
  22. 제 21 항에 있어서,
    상기 제 1 파워 레일은 금속 1(M1) 층 상호접속부 또는 금속 2(M2) 층 상호접속부 중 적어도 하나를 포함하는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스 장치.
  23. 제 19 항에 있어서,
    상기 제 1 파워 레일 및 상기 제 2 파워 레일은 서로 평행하게 확장되는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스 장치.
  24. 제 19 항에 있어서,
    상기 금속 x-1 층 상호접속부들의 세트는 상기 금속 x 층 상호접속부 아래에서 확장되고 상기 금속 x 층 상호접속부와 평행하는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스 장치.
  25. 제 19 항에 있어서,
    상기 제 2 파워 레일과 제 3 파워 레일을 통해 CMOS 트랜지스터 디바이스들의 제 2 세트에 파워를 제공하기 위한 수단을 더 포함하고,
    상기 제 3 파워 레일은 상기 표준 셀에 걸쳐 확장되고, 상기 제 3 파워 레일은 상기 제 1 전압 또는 상기 제 2 전압 중 하나에 연결되고, 상기 제 3 파워 레일은 금속 x 층 상호접속부 또는 금속 x-1 층 상호접속부 중 적어도 하나를 포함하고, 상기 CMOS 트랜지스터 디바이스들의 제 2 세트는 상기 제 2 파워 레일과 상기 제 3 파워 레일 사이에 있고 상기 제 2 파워 레일과 상기 제 3 파워 레일에 의해 파워가 제공되고, 상기 x-1 층 상호접속부는 또한 상기 CMOS 트랜지스터 디바이스들의 제 2 세트에 결합되는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스 장치.
  26. 제 19 항에 있어서,
    상기 CMOS 트랜지스터 디바이스들의 세트는 pMOS(p-type metal oxide semiconductor) 트랜지스터 디바이스들의 세트와 nMOS(n-type metal oxide semiconductor) 트랜지스터 디바이스들의 세트를 포함하고, 상기 pMOS 트랜지스터 디바이스들의 폭은 상기 nMOS 트랜지스터 디바이스들의 폭과 대략 동일한, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스 장치.
  27. 제 26 항에 있어서,
    상기 pMOS 트랜지스터 디바이스들이 n-타입 웰 상에 있고, 상기 n-타입 웰의 하나의 에지는 상기 제 1 파워 레일과 상기 제 2 파워 레일 사이의 대략 중간에 있는, 표준 셀 CMOS(complementary metal oxide semiconductor) 디바이스 장치.
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