JP2023552060A - 追加の酸化物拡散領域を有するセルアーキテクチャ - Google Patents

追加の酸化物拡散領域を有するセルアーキテクチャ Download PDF

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Abstract

ＭＯＳデバイスは、ＩＣの第１の面の上にｐＭＯＳトランジスタのセットを含む。ｐＭＯＳトランジスタのセットは、第２の方向において互いに隣接する。ＭＯＳデバイスは、ＩＣの第２の面の上にｎＭＯＳトランジスタのセットをさらに含む。ｎＭＯＳトランジスタのセットは、第２の方向において互いに隣接する。第２の面は、第２の方向に直交する第１の方向に、第１の面の反対側である。ＭＯＳデバイスは、ｐＭＯＳトランジスタのセットとｎＭＯＳトランジスタのセットとの間にＯＤ領域をさらに含む。ゲート相互接続部の第１のセットは、ＯＤ領域の上で第１の方向に延び得る。接点のセットは、ＯＤ領域に接触し得る。ＯＤ領域、ゲート相互接続部の第１のセット、および接点のセットは、ダミートランジスタまたはデカップリングキャパシタとして構成されたトランジスタのセットを形成し得る。

Description

関連出願の相互参照
本出願は、その全体が参照により本明細書に明確に組み込まれる、２０２０年１２月３日に出願された「ＣＥＬＬ ＡＲＣＨＩＴＥＣＴＵＲＥ ＷＩＴＨ ＡＮ ＡＤＤＩＴＩＯＮＡＬ ＯＸＩＤＥ ＤＩＦＦＵＳＩＯＮ ＲＥＧＩＯＮ」と題する米国特許出願第１７／１１０，８０２号の利益を主張する。
本開示は、一般に、セルアーキテクチャに関し、より詳細には、追加の酸化物拡散（ＯＤ）領域を有するセルアーキテクチャに関する。
セルデバイスは、デジタル論理手段を実装する集積回路（ＩＣ）である。そのようなセルデバイスは、特定用途向けＩＣ（ＡＳＩＣ）の中で複数回再使用され得る。システムオンチップ（ＳｏＣ）デバイスなどのＡＳＩＣは、数千から数百万個のセルデバイスを含み得る。典型的なＩＣは、逐次形成される層のスタックを含む。各層は、前層の上に積み重ねられるかまたはオーバーレイされ、トランジスタ（たとえば、電界効果トランジスタ（ＦＥＴ）、フィンＦＥＴ（ＦｉｎＦＥＴ）、全周ゲート型（ＧＡＡ）ＦＥＴ（ＧＡＡＦＥＴ）、および／または他のマルチゲートＦＥＴ）を画定してトランジスタを回路の中に接続する形状を形成するためにパターニングされる。セルデバイスを改善する必要性が存在する。
本開示の一態様では、ＩＣの上の金属酸化物半導体（ＭＯＳ）デバイスは、ＩＣの第１の面の上にｐ型ＭＯＳ（ｐＭＯＳ）トランジスタのセットを含む。ｐＭＯＳトランジスタのセットは、第２の方向において互いに隣接する。ＭＯＳデバイスは、ＩＣの第２の面の上にｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのセットをさらに含む。ｎＭＯＳトランジスタのセットは、第２の方向において互いに隣接する。第２の面は、第１の方向に第１の面の反対側である。第１の方向は、第２の方向に直交する。ＭＯＳデバイスは、ｐＭＯＳトランジスタのセットとｎＭＯＳトランジスタのセットとの間に酸化物拡散（ＯＤ）領域をさらに含む。ＯＤ領域は、ダミートランジスタまたはデカップリングキャパシタであるように構成されたトランジスタの第１のセットを部分的に形成し得る。
ＩＣのセルの中の様々な層の側面図を示す第１の図である。 ＩＣのセルの中の様々な層の側面図を示す第２の図である。 セルの中のｐＭＯＳトランジスタとｎＭＯＳトランジスタとの間に追加のＯＤ領域を有するセルの上面図を概念的に示す第１の図である。 図３のセルの上面図を概念的に示す第２の図である。 図３のセルを含むＩＣの上面図を概念的に示す第３の図である。
添付の図面に関して以下に記載する詳細な説明は、様々な構成の説明として意図されており、本明細書で説明する概念が実践され得る唯一の構成を表すことは意図されていない。詳細な説明は、様々な概念の完全な理解を与える目的で、具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実践され得ることは、当業者には明らかとなろう。場合によっては、そのような概念を不明瞭にすることを避けるために、よく知られている構造および構成要素がブロック図の形態で示される。装置および方法について、以下の詳細な説明において説明し、様々なブロック、モジュール、構成要素、回路、ステップ、プロセス、アルゴリズム、要素などによって添付の図に示し得る。
図１は、ＩＣのセルの中の様々な層の側面図を示す第１の図１００である。様々な層が、ｙ方向に変化する。図１に示すように、トランジスタは、ゲート１０２（それは、ＰＯＬＹと呼ばれ得るが、金属、ポリシリコン、またはポリシリコンと金属の組合せから形成されることもある）と、ソース１０４と、ドレイン１０６とを有する。ソース１０４およびドレイン１０６は、シリコン基板１３２の上に配置され得る。ナノシート／ナノワイヤ１３０が、ソース１０４とドレイン１０６との間に延びて、ゲート１０２によって４面全部の上を取り囲まれるチャネルを形成する。積み重ねられたナノシート１３０がチャネルを形成すると仮定すると、ナノシート１３０はそれぞれ、上面図１５０に示すように、ＷＮＳの幅を有し得る。ゲート１０２は、第１の方向（たとえば、ページから出るｚ軸に沿った垂直方向）に延び得、ナノシート／ナノワイヤ１３０は、第１の方向に直交する第２の方向（たとえば、ｘ軸に沿った水平方向）に延び得る。接触層相互接続部１０８（金属ＰＯＬＹ（ＭＰ）層相互接続部とも呼ばれる）が、ゲート１０２に接触し得る。接触層相互接続部１１０（金属拡散（ＭＤ）層相互接続部とも呼ばれる）が、ソース１０４および／またはドレイン１０６に接触し得る。ビア１１２が、接触層相互接続部１１０に接触し得る。金属１（Ｍ１）層相互接続部１１４が、ビア１１２に接触し得る。Ｍ１層相互接続部１１４は、たとえば、第１の方向または第２の方向など、一方向のみに単向性に延び得る。Ｍ１層相互接続部１１４は、第１の方向に単向性であるように示されるが、代替的に、第２の方向に単向性であってもよい。ビアＶ１ １１６が、Ｍ１層相互接続部１１４に接触し得る。金属２（Ｍ２）層相互接続部１１８が、ビアＶ１ １１６に接触し得る。Ｍ２層相互接続部１１８は、第１の方向のみに（すなわち、第１の方向に単向性に）延び得る。より高い層が、ビアＶ２を含むビア層と、金属３（Ｍ３）層相互接続部を含むＭ３層とを含む。Ｍ３層相互接続部は、第２の方向に延び得る。
図２は、ＩＣのセルの中の様々な層の側面図を示す第２の図２００である。様々な層が、ｙ方向に変化する。図２に示すように、トランジスタは、ゲート２０２と、ソース２０４と、ドレイン２０６とを有する。ソース２０４およびドレイン２０６は、シリコン基板２３２の上に配置され得る。ナノシート／ナノワイヤ２３０が、ソース２０４とドレイン２０６との間に延びて、ゲート２０２によって４面全部の上を取り囲まれるチャネルを形成する。ゲート２０２は、第１の方向（たとえば、ページから出るｚ軸に沿った垂直方向）に延び得、ナノシート／ナノワイヤ２３０は、第１の方向に直交する第２の方向（たとえば、ｘ軸に沿った水平方向）に延び得る。接触層相互接続部２０８が、ゲート２０２に接触し得る。接触層相互接続部２１０は、ソース２０４および／またはドレイン２０６に接触し得る。ビア２１２が、接触層相互接続部２０８に接触し得る。Ｍ１層相互接続部２１４は、たとえば、第１の方向または第２の方向など、一方向のみに単向性に延び得る。Ｍ１層相互接続部２１４は、第１の方向に単向性であるように示されるが、代替的に、第２の方向に単向性であってもよい。ビアＶ１ ２１６が、Ｍ１層相互接続部２１４に接触し得る。Ｍ２層相互接続部２１８が、ビアＶ１ ２１６に接触し得る。Ｍ２層相互接続部２１８は、第１の方向のみに（すなわち、第１の方向に単向性に）延び得る。より高い層が、ビアＶ２を含むビア層と、Ｍ３層相互接続部を含むＭ３層とを含む。Ｍ３層相互接続部は、第２の方向に延び得る。
ＩＣは、図１および図２のＧＡＡＦＥＴで示されるが、ＩＣは、ＦｉｎＦＥＴ、二重ゲートＦＥＴ、または三重ゲートＦＥＴなど、他の複数ゲートＦＥＴを含み得る。図１および図２のＧＡＡＦＥＴは、積層平面ＧＡＡＦＥＴ（ｘ方向に配向されたソース／ドレインおよびナノシート／ナノワイヤを有する）であるように示されるが、ＧＡＡＦＥＴは、代替的に、垂直ＧＡＡＦＥＴ（ｙ方向に配向されたソース／ドレインおよびナノシート／ナノワイヤを有する）であってもよい。図１および図２のＧＡＡＦＥＴはナノシート／ナノワイヤで示されるが、他のタイプの構造が、チャネルを形成するために可能であり得る。
図３は、セル３９０の中のｐＭＯＳトランジスタ３０２とｎＭＯＳトランジスタ３１２との間に追加のＯＤ領域３２４を有するセル３９０の上面図を概念的に示す第１の図３００である。図４は、図３のセル３９０の上面図を概念的に示す第２の図４００である。セル３９０は、ＩＣのＭＯＳデバイスを含む。ＭＯＳデバイスは、シリアライザー／デシリアライザー（ＳｅｒＤｅｓ）および／またはアナログ混合信号（ＡＭＳ）ＩＣを含む高速ＩＣ（たとえば、１５ＧＨｚより高い）において利用され得る。ＭＯＳデバイスは、ＩＣの第１の面の上にｐＭＯＳトランジスタ３０２のセットを含む。ｐＭＯＳトランジスタ３０２のセットは、第２の方向において互いに隣接する。ｐＭＯＳトランジスタ３０２のセットは、ｐＭＯＳトランジスタの１つまたは複数の行を含み得る。たとえば、ｐＭＯＳトランジスタ３０２は、ｎ行のｐＭＯＳトランジスタと行当たりｍ個のｐＭＯＳトランジスタとを有するｎ×ｍ個であり得る。図示の一例では、ｐＭＯＳトランジスタ３０２は、２行のｐＭＯＳトランジスタと行当たり４個のｐＭＯＳトランジスタとを有する２×４個であり得る。ｐＭＯＳトランジスタ３０２のセットは、ｎ型ウェル（ｎウェル）３８０の上にある。ＭＯＳデバイスは、ＩＣの第２の面の上にｎＭＯＳトランジスタ３１２のセットをさらに含む。ｎＭＯＳトランジスタ３１２のセットは、第２の方向において互いに隣接する。ｎＭＯＳトランジスタ３１２のセットは、ｎＭＯＳトランジスタの１つまたは複数の行を含み得る。たとえば、ｎＭＯＳトランジスタ３１２は、ｎ行のｎＭＯＳトランジスタと行当たりｍ個のｎＭＯＳトランジスタとを有するｎ×ｍ個であり得る。たとえば、図示のように、ｎＭＯＳトランジスタ３１２は、２行のｎＭＯＳトランジスタと行当たり４個のｎＭＯＳトランジスタとを有する２×４個であり得る。第２の面は、第１の方向に第１の面の反対側であり、第１の方向は、第２の方向に直交する。ＭＯＳデバイスは、ｐＭＯＳトランジスタ３０２のセットとｎＭＯＳトランジスタ３１２のセットとの間にＯＤ領域３２４をさらに含む。
ＭＯＳデバイスは、ＯＤ領域３２４の上で第１の方向に延びるゲート相互接続部３２６の第１のセットをさらに含み得る。ゲート相互接続部３２６は、ゲート相互接続部カット３３０（ＰＯＬＹカットと呼ばれることもある）を介してｐＭＯＳゲート相互接続部３０６およびｎＭＯＳゲート相互接続部３１６から分離される。ゲート相互接続部３２６は、ＯＤ領域３２４の上でトランジスタゲート（図１および図２の１０２、２０２参照）を形成し得る。加えて、ＭＯＳデバイスは、ゲート相互接続部３２６の第１のセットの各々に隣接して第１の方向に延びるＯＤ領域３２４に接触する接点３２８（図１および図２の１１０、２１０参照）のセットをさらに含み得る。ＯＤ領域３２４、ゲート相互接続部３２６の第１のセット、および接点３２８のセットは、ｐＭＯＳトランジスタ３０２のセットとｎＭＯＳトランジスタ３１２のセットとの間にトランジスタ３２２の第１のセットを形成し得る。トランジスタ３２２の第１のセットは、４つのトランジスタ３２２ａ、３２２ｂ、３２２ｃ、３２２ｄで示される。トランジスタ３２２の第１のセットの中のトランジスタ３２２ａ、３２２ｂ、３２２ｃ、３２２ｄは、第２の方向において互いに隣接する。トランジスタ３２２の第１のセットのトランジスタ３２２ａ、３２２ｂ、３２２ｃ、３２２ｄの各々は、接点３２８のセットのうちの１つの接点によって接触され、その接点に対応するソースと、接点３２８のセットのうちの１つの接点によって接触され、その接点に対応するドレインと、ゲート相互接続部３２６の第１のセットのうちの１つのゲート相互接続部に対応するゲートとを含む。ＯＤ領域３２４は、セル３９０にわたって連続し得、それゆえ、左／右セルエッジにおいて拡散ブレークはない。他の構成では、ＯＤ領域３２４は、セルエッジにおいて不連続であり得、単一拡散ブレークまたは二重拡散ブレークが、左／右セルエッジにおいて形成され得る。ＯＤ領域３２４は連続するので、トランジスタ３２２ａ、３２２ｄに対するセルエッジにおいて接点３２８に接触するソース／ドレインは、左の隣接セルおよび右の隣接セルと共有され得る。トランジスタ３２２の第１のセットは、ｐＭＯＳトランジスタまたはｎＭＯＳトランジスタであるように形成され得る。トランジスタ３２２の第１のセットがｐＭＯＳトランジスタであるように形成される場合、ｎウェル３８０が第１の方向に延び、それにより、トランジスタ３２２の第１のセットは、ｎウェル３８０の上にあるか、または、トランジスタ３２２の第１のセットは、それ自体のｎウェルを有し得る。
第１の構成では、トランジスタ３２２の第１のセットは、ダミートランジスタであるように構成される。そのような構成では、ダミートランジスタ３２２ａ、３２２ｂ、３２２ｃ、３２２ｄの各々のソース、ドレイン、およびゲートは、フローティングであり、電圧源から絶縁されるように構成される。第２の構成では、トランジスタ３２２の第１のセットは、デカップリングキャパシタであるように構成される。そのような構成では、トランジスタ３２２の第１のセットのソースおよびドレインに結合された接点３２８のセットは、電源電圧（たとえば、Ｖｃｃ）に結合されるように構成され得、トランジスタ３２２の第１のセットのゲート３２６は、接地電圧（たとえば、Ｖｓｓ）に結合されるように構成され得る。代替的に、トランジスタ３２２の第１のセットのソースおよびドレインに結合された接点３２８のセットは、接地電圧に結合されるように構成され得、トランジスタ３２２の第１のセットのゲート３２６は、電源電圧に結合されるように構成され得る。
ＭＯＳデバイスは、第１の方向に延びるゲート相互接続部３０６の第２のセットをさらに含み得、ゲート相互接続部３０６の第２のセットの少なくとも１つのサブセットが、ｐＭＯＳトランジスタ３０２のゲート３０６を形成する。たとえば、ｐＭＯＳトランジスタ３０２のセットは、８個（たとえば、２行×４列）のｐＭＯＳトランジスタを含み得、ゲート相互接続部３０６の各々は、ｐＭＯＳトランジスタ３０２のうちの１つの対応するゲート３０６を形成し得る。ゲート接点３６０（図１および図２の１０８、２０８参照）は、ゲート３０６への接続を提供し得る。ゲート接点３６０は、ｐＭＯＳトランジスタ３０２の性能に影響を及ぼさないように、ｐＭＯＳトランジスタ３０２のセットよりもトランジスタ３２２の第１のセットに近く位置し得る。ｐＭＯＳトランジスタ３０２が、右／左隣接セルに続く連続ＯＤを有する場合、ｐＭＯＳトランジスタドレインであるセルエッジＯＤに対して、対応するセルエッジｐＭＯＳトランジスタは、ｐＭＯＳトランジスタをオフにして隣接セルのｐＭＯＳトランジスタとの実質的な障壁を提供するために（たとえば、隣接するｐＭＯＳトランジスタドレイン間の漏出および／または短絡を防止するために）、そのゲートを電源電圧に接続させ得る。
ＭＯＳデバイスは、第１の方向に延びるゲート相互接続部３１６の第３のセットをさらに含み得、ゲート相互接続部３１６の第３のセットの少なくとも１つのサブセットが、ｎＭＯＳトランジスタ３１２のゲート３１６を形成する。たとえば、ｎＭＯＳトランジスタ３１２のセットは、８個（たとえば、２行×４列）のｎＭＯＳトランジスタを含み得、ゲート相互接続部３１６の各々は、ｎＭＯＳトランジスタ３１２のうちの１つの対応するゲート３１６を形成し得る。ゲート接点３６２（図１および図２の１０８、２０８参照）は、ゲート３１６への接続を提供し得る。ゲート接点３６２は、ｎＭＯＳトランジスタ３１２の性能に影響を及ぼさないように、ｎＭＯＳトランジスタ３１２のセットよりもトランジスタ３２２の第１のセットに近く位置し得る。ｎＭＯＳトランジスタ３１２が、右／左隣接セルに続く連続ＯＤを有する場合、ｎＭＯＳトランジスタドレインであるセルエッジＯＤに対して、対応するセルエッジｎＭＯＳトランジスタは、ｎＭＯＳトランジスタをオフにして隣接セルのｎＭＯＳトランジスタとの実質的な障壁を提供するために（たとえば、隣接するｎＭＯＳトランジスタドレイン間の漏出および／または短絡を防止するために）、そのゲートを接地電圧に接続させ得る。
追加のゲート相互接続部カット３３２が、セル３９０の上部および底部の方に設置され、それにより、ゲート相互接続部３０６、３１６が、セル３９０の上部および底部に隣接する隣接セルのゲート相互接続部から分離される。ゲート相互接続部カット３３０、３３２は、ｐＭＯＳゲート／ｎＭＯＳゲートに対するゲート相互接続部が互いに近すぎる場合に発生することがある金属境界効果（ＭＢＥ）を低減し得る。
図３に示すように、ゲート相互接続部３２６の第１のセット、ゲート相互接続部３０６の第２のセット、およびゲート相互接続部３１６の第３のセットが、互いに絶縁されて同一直線上にある。２つの相互接続部がともに、同じ直線に沿って延びる場合、２つの相互接続部は互いに同一直線上にあると言われ得る。ゲート相互接続部３０６の第２のセットおよびゲート相互接続部３２６の第１のセットは、トランジスタ３２２の第１のセットに隣接するゲート相互接続部カット３３０において互いに遮断される。ゲート相互接続部３０６の第２のセットおよびゲート相互接続部３２６の第１のセットの対応するゲート相互接続部は、互いに同一直線上にある。ゲート相互接続部３１６の第３のセットおよびゲート相互接続部３２６の第１のセットは、トランジスタ３２２の第１のセットに隣接するゲート相互接続部カット３３０において互いに遮断される。ゲート相互接続部３１６の第３のセットおよびゲート相互接続部３２６の第１のセットの対応するゲート相互接続部は、互いに同一直線上にある。
ＭＯＳデバイスは、ｐＭＯＳトランジスタ３０２のうちの少なくとも１つをｎＭＯＳトランジスタ３１２のうちの少なくとも１つに結合するＭ１層相互接続部３４０のセット（１つのＭ１層相互接続部で示す）をさらに含み得る。上記で説明したように、Ｍ１層相互接続部３４０のセットは単向性であり得、特に、第１の方向に単向性であり得る。ＭＯＳデバイスは、Ｍ１層相互接続部３４０のセットのうちの少なくとも１つのＭ１層相互接続部３４０に結合された、Ｍ２層相互接続部３４２のセット（１つのＭ２層相互接続部で示す）をさらに含み得る。上記で説明したように、Ｍ２層相互接続部３４２のセットも、第１の方向に単向性であり得る。図３は、１つのＭ１層相互接続部３４０および１つのＭ２層相互接続部３４２だけで示されるが、セル３９０は、セル３９０の中のＭＯＳデバイスの機能に応じて複数のＭ１／Ｍ２層相互接続部を含む可能性が高い。
ＭＯＳデバイスは、ＩＣの第１の面におけるエッジに隣接するＩＣにわたって第２の方向に延びる電力相互接続部３５０のセットをさらに含み得る。電力相互接続部３５０のセットは、電源電圧（たとえば、Ｖｃｃ）をｐＭＯＳトランジスタ３０２のセットに供給するように構成され得る。電力相互接続部３５０のセットにおいて、ｎタップ（すなわち、ｐサイドタップ）が、ｎウェル３８０を電源電圧に接続するために設置され得る。ＭＯＳデバイスは、ＩＣの第２の面におけるエッジに隣接するＩＣにわたって第２の方向に延びる接地相互接続部３５２のセットをさらに含み得る。接地相互接続部３５２のセットは、接地電圧（たとえば、Ｖｓｓ）をｎＭＯＳトランジスタ３１２のセットに供給するように構成され得る。接地相互接続部３５２のセットにおいて、ｐタップ（すなわち、ｎサイドタップ）が、ｐ型基板１３２、２３２（図１、図２参照）を接地電圧に接続するために設置され得る。トランジスタ３２２の第１のセットは、電力相互接続部３５０のセットと接地相互接続部３５２のセットとの間の中央領域の中にあり得る。
図４に関して下記で説明するように、ＯＤ領域３２４の追加が、ｐＭＯＳトランジスタ３０２およびｎＭＯＳトランジスタ３１２がさらに離隔されることを可能にし、ｐＭＯＳトランジスタ３０２およびｎＭＯＳトランジスタ３１２に対するしきいの電圧Ｖｔｈをさらに改善する（すなわち、低下させる）。
次に図４を参照すると、ｐＭＯＳトランジスタ３０２のセットとｎＭＯＳトランジスタ３１２のセットとの間の距離はＤに等しい。具体的には、ｐＭＯＳトランジスタ３０２に対するナノシートのエッジとｎＭＯＳトランジスタ３１２との間の第１の方向における距離はＤに等しい。距離Ｄは、マルチブリッジチャネル（ＭＢＣ）からＭＢＣまでの間隔と呼ばれ得る。いくつかの半導体製造工場（ファウンドリまたはファブと呼ばれることがある）は、ＭＢＣからＭＢＣまでの間隔に対する設計基準検査（ＤＲＣ）を有し得る。ＤＲＣは、ナノシートの幅ＷＮＳに基づき得る。たとえば、ＤＲＣは、ＷＮＳ＝２５ｎｍに対して、ＭＢＣからＭＢＣまでの間隔は、ＴＭＢＣｔｏＭＢＣのしきいのＭＢＣからＭＢＣまでの間隔以下であるべきであることを規定し得る。Ｄ＞ＴＭＢＣｔｏＭＢＣであるとき、Ｄｐ（それはｐＭＯＳトランジスタ３０２とＯＤ領域３２４（たとえば、ダミートランジスタまたはデカップリングキャパシタ）との間のＭＢＣからＭＢＣまでの間隔である）およびＤｎ（それはｎＭＯＳトランジスタ３１２とＯＤ領域３２４（たとえば、ダミートランジスタまたはデカップリングキャパシタ）との間のＭＢＣからＭＢＣまでの間隔である）もまた、同じＤＲＣに準拠することを仮定すると、ＭＯＳデバイスの中のＯＤ領域３２４の追加は、ＭＯＳデバイスがＤＲＣに合格することを可能にする。ＤｐがＤＲＣに合格するために、ｐＭＯＳトランジスタ３０２とＯＤ領域３２４（たとえば、ダミートランジスタまたはデカップリングキャパシタ）との間のＭＢＣからＭＢＣまでの間隔は、ＴＭＢＣｔｏＭＢＣ以下であるべきである。同様に、ＤｎがＤＲＣに合格するために、ｎＭＯＳトランジスタ３１２とＯＤ領域３２４（たとえば、ダミートランジスタまたはデカップリングキャパシタ）との間のＭＢＣからＭＢＣまでの間隔は、ＴＭＢＣｔｏＭＢＣ以下であるべきである。そのため、Ｄｐ≦ＴＭＢＣｔｏＭＢＣおよびＤｎ≦ＴＭＢＣｔｏＭＢＣである場合、Ｄｐ＋Ｄｎ＋ＷＮＳに等しいＤは、２＊ＴＭＢＣｔｏＭＢＣ＋ＷＮＳと同じ大きさであり得る。一般に、ＴＭＢＣｔｏＭＢＣ＜Ｄ≦２＊ＴＭＢＣｔｏＭＢＣ＋ＷＮＳ、ここで、Ｄ≦２＊ＴＭＢＣｔｏＭＢＣ＋ＷＮＳはＤＲＣの制約であり、ＴＭＢＣｔｏＭＢＣ＜Ｄは、ｐＭＯＳトランジスタ３０２およびｎＭＯＳトランジスタ３１２の性能がこの高速ＩＣの中で損なわれないように、これらのトランジスタを離隔させるための設計上の選択である。それに応じて、ＯＤ領域３２４（たとえば、ダミートランジスタまたはデカップリングキャパシタ）の追加は、ＤがＤ≦２＊ＴＭＢＣｔｏＭＢＣ＋ＷＮＳ以下であることを維持される限り、セル３９０の設計がＴＭＢＣｔｏＭＢＣより大きいＤを有することを可能にする。
数を伴う例は、説明をより明確にし得る。セル３９０が、３９３ｎｍに等しいＤと２５ｎｍのナノシート幅ＷＮＳとで設計されると仮定する。そのような設計は、ナノシート幅ＷＮＳが２５ｎｍに等しいときに１８９ｎｍ（すなわち、ＴＭＢＣｔｏＭＢＣ＝１８９ｎｍ）のＭＢＣからＭＢＣまでの間隔制限を有するＤＲＣに合格しないことになる。ＯＤ領域３２４（たとえば、ダミートランジスタまたはデカップリングキャパシタ）の追加によって、ＤｐおよびＤｎがＤＲＣを満たす限り、設計はＤＲＣに合格することになる。ＯＤ領域３２４が、ｐＭＯＳトランジスタ３０２とｎＭＯＳトランジスタ３１２との間の中央に位置する場合、（Ｄ－ＷＮＳ）／２＝Ｄｎ＝Ｄｐ≦ＴＭＢＣｔｏＭＢＣである限り、設計はＤＲＣに合格することになる。この場合、ＤｎおよびＤｐは１８４ｎｍ（すなわち、（３９３ｎｍ－２５ｎｍ）／２）に等しく、１８９ｎｍのＴＭＢＣｔｏＭＢＣより少しだけ小さくなり、それゆえ、設計はＲＤＲＣに合格することになる。
セル３９０において、ＤＲＣに合格するために、ｐＭＯＳトランジスタ３０２のセットとトランジスタ３２２の第１のセット（たとえば、ダミートランジスタまたはデカップリングキャパシタ）との間の距離Ｄｐが、しきいの距離ＴＭＢＣｔｏＭＢＣより小さくなるように設計されて製造され、ｎＭＯＳトランジスタ３１２のセットとトランジスタ３２２の第１のセットとの間の距離Ｄｎが、しきいの距離ＴＭＢＣｔｏＭＢＣより小さくなるように設計されて製造される。ｐＭＯＳ／ｎＭＯＳトランジスタ３０２、３１２の性能を最適化するために、ｐＭＯＳ／ｎＭＯＳトランジスタ３０２、３１２が、しきいの距離ＴＭＢＣｔｏＭＢＣより大きい距離Ｄを有するように設計されて製造される。すなわち、ｐＭＯＳトランジスタ３０２のセットとｎＭＯＳトランジスタ３１２のセットとの間の距離Ｄは、しきいの距離ＴＭＢＣｔｏＭＢＣより大きくなるように設計されて製造される。そのため、追加のＯＤ領域３２４（たとえば、ダミートランジスタまたはデカップリングキャパシタ）がないと、セル３９０はＤＲＣに合格しないことになる。追加のＯＤ領域３２４（たとえば、ダミートランジスタまたはデカップリングキャパシタ）は、距離Ｄがしきいの距離ＴＭＢＣｔｏＭＢＣより大きくなることを可能にする。一例では、ｐＭＯＳ／ｎＭＯＳトランジスタ３０２、３１２は、しきいの距離ＴＭＢＣｔｏＭＢＣの２倍より大きい距離Ｄを有するように設計されて製造される。そのような例では、ｐＭＯＳトランジスタ３０２のセットとｎＭＯＳトランジスタ３１２のセットとの間の距離Ｄは、しきいの距離ＴＭＢＣｔｏＭＢＣの２倍（２＊ＴＭＢＣｔｏＭＢＣ）より大きく、かつしきいの距離ＴＭＢＣｔｏＭＢＣの２倍プラストランジスタ３２２の第１のセットのトランジスタに関連するナノシート幅ＷＮＳ（２＊ＴＭＢＣｔｏＭＢＣ＋ＷＮＳ）より小さい。制約Ｄ≦２＊ＴＭＢＣｔｏＭＢＣ＋ＷＮＳはＤＲＣの制約であり、制約２＊ＴＭＢＣｔｏＭＢＣ＜Ｄは、ｐＭＯＳトランジスタ３０２およびｎＭＯＳトランジスタ３１２の性能がこの高速ＩＣの中で損なわれないように、これらのトランジスタをさらに離隔させるための設計上の選択である。そのため、一例では、ＴＭＢＣｔｏＭＢＣ＝１８９ｎｍ、ＷＮＳ＝２５ｎｍ、およびＤ＝３９３ｎｍを仮定すると、距離Ｄは３７８ｎｍ（２＊ＴＭＢＣｔｏＭＢＣ）より大きく、かつ４０３ｎｍ（２＊ＴＭＢＣｔｏＭＢＣ＋ＷＮＳ）より小さくなることになり、それは、ＤＲＣを依然として満足することが可能な最大距離Ｄを表す。
図４に関して提供される例では、ＤＲＣは、ナノシート幅ＷＮＳの関数である。チャネルがナノワイヤを介してまたは他の構造を介して形成されるＧＡＡＦＥＴに対して、ＤＲＣは、ナノワイヤ／他の構造に関連する他のパラメータβに基づき得る（そのようなパラメータの関数である）。そのような構成では、ＤＲＣは、制約Ｄ≦２＊ＴＭＢＣｔｏＭＢＣ＋βを提供することになる。
図５は、図３のセル３９０を含むＩＣの上面図を概念的に示す第３の図５００である。図５に示すように、セル３９０は、セル３９０の左におよび右に整列されたエンドキャップセル５０２、５０４を含むより大きいＩＣの一部であり得る。図５に示すように、ＯＤ領域３２４は、セル３９０の中の第２の方向に連続しているが、セル３９０の左／右にエンドキャップセル５０２、５０４の中の第２の方向に不連続である。一例では、セル３９０は、より広く、かつエンドキャップセル５０２、５０４からの部分を含むように設計され得、それゆえ、ＯＤ領域３２４は、セル３９０の中で第２の方向に不連続であり得る。
再び図３～図５を参照すると、セル３９０に対するＤＲＣ制限に基づいて、セル３９０の中のＯＤ領域３２４（たとえば、ダミートランジスタまたはデカップリングキャパシタ）は、ｐＭＯＳ／ｎＭＯＳトランジスタ３０２、３１２が、セル３９０の中のｐＭＯＳ／ｎＭＯＳトランジスタ３０２、３１２の性能の最適化のために十分遠く離れていることを可能にする。さらに、ＯＤ領域３２４（たとえば、ダミートランジスタまたはデカップリングキャパシタ）の追加は、ｐＭＯＳトランジスタ３０２およびｎＭＯＳトランジスタ３１２に対するしきいの電圧Ｖｔｈを改善する（すなわち、引き下げる）。そのため、ＯＤ領域３２４の追加は、ｐＭＯＳ／ｎＭＯＳトランジスタ３０２、３１２の間のより大きい距離を可能にすることを介して、およびｐＭＯＳ／ｎＭＯＳトランジスタ３０２、３１２に対するしきいの電圧Ｖｔｈの低減を介してセル３９０の中のＭＯＳデバイスの性能を改善する。
開示するプロセスにおけるステップの特定の順序または階層が、例示的な手法の例示であることが理解される。設計選好に基づいて、プロセスにおけるステップの特定の順序または階層が並べ替えられてよいことが理解される。さらに、いくつかのステップは、組み合わせられてよく、または省略されてもよい。添付の方法の請求項は、様々なステップの要素を例示的な順序で提示し、提示された特定の順序または階層に限定されることは意図されない。
上記の説明は、本明細書で説明した様々な態様を任意の当業者が実践することを可能にするように提供される。これらの態様に対する様々な修正は当業者には容易に明らかであり、本明細書で定義する一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示される態様に限定することは意図されず、クレーム文言に矛盾しない最大の範囲を与えられるべきであり、単数形での要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「１つまたは複数の」を意味するものである。「例示的」という語は、本明細書において、「例、事例、または例示として働くこと」を意味するために使用される。「例示的」として本明細書において説明されるいかなる態様も、必ずしも他の態様よりも好ましいまたは有利であると解釈されるべきではない。別段に明記されていない限り、「いくつかの」という用語は、１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、「Ａ、Ｂ、Ｃ、またはそれらの任意の組合せ」などの組合せは、Ａ、Ｂ、および／またはＣの任意の組合せを含み、複数のＡ、複数のＢ、または複数のＣを含んでもよい。具体的には、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、「Ａ、Ｂ、Ｃ、またはそれらの任意の組合せ」などの組合せは、Ａのみ、Ｂのみ、Ｃのみ、ＡおよびＢ、ＡおよびＣ、ＢおよびＣ、またはＡおよびＢおよびＣであってもよく、任意のそのような組合せは、Ａ、Ｂ、またはＣのうちの１つまたは複数のメンバーを含んでもよい。当業者に知られている、または後に知られることになる、本開示全体を通じて説明された様々な態様の要素に対するすべての構造的および機能的等価物が、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されることが意図される。その上、本明細書に開示されるものはいずれも、そのような開示が特許請求の範囲において明示的に列挙されているかどうかにかかわらず、公に供されることを意図するものではない。特許請求の範囲のいかなる要素も、要素が「ための手段（ｍｅａｎｓ ｆｏｒ）」という句を使用して明確に記載されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
以下の例は、例示的なものにすぎず、限定なしで、本明細書に記載する他の実施形態または教示の態様と組み合わされてもよい。
態様１は、ＩＣの第１の面の上のｐＭＯＳトランジスタのセットであって、第２の方向において互いに隣接する、ｐＭＯＳトランジスタのセットと、ＩＣの第２の面の上のｎＭＯＳトランジスタのセットであって、ｎＭＯＳトランジスタのセットは第２の方向において互いに隣接し、第２の面は第１の方向に第１の面の反対側にあり、第１の方向は第２の方向に直交する、ｎＭＯＳトランジスタのセットと、ｐＭＯＳトランジスタのセットとｎＭＯＳトランジスタのセットとの間のＯＤ領域とを含む、ＩＣの上のＭＯＳデバイスである。
態様２は、ＯＤ領域の上で第１の方向に延びるゲート相互接続部の第１のセットをさらに含む、態様１のＭＯＳデバイスである。
態様３は、ゲート相互接続部の第１のセットの各々に隣接し、第１の方向に延びるＯＤ領域に接触する接点のセットをさらに含む、態様２のＭＯＳデバイスである。
態様４は、ＯＤ領域、ゲート相互接続部の第１のセット、および接点のセットがｐＭＯＳトランジスタのセットとｎＭＯＳトランジスタのセットとの間にトランジスタの第１のセットを形成し、トランジスタの第１のセットが第２の方向において互いに隣接し、トランジスタの第１のセットのうちのトランジスタの各々が、接点のセットのうちの１つの接点に対応するソースと、接点のセットのうちの１つの接点に対応するドレインと、ゲート相互接続部の第１のセットのうちの１つのゲート相互接続部に対応するゲートとを含む、態様３のＭＯＳデバイスである。
態様５は、トランジスタの第１のセットが、ダミートランジスタであるように構成される、態様４のＭＯＳデバイスである。
態様６は、ダミートランジスタの各々のソース、ドレイン、およびゲートがフローティングであり、電圧源から絶縁されるように構成される、態様５のＭＯＳデバイスである。
態様７は、トランジスタの第１のセットが、デカップリングキャパシタであるように構成される、態様４のＭＯＳデバイスである。
態様８は、トランジスタの第１のセットのソースおよびドレインに結合された接点のセットは、電源電圧に結合されるように構成され、トランジスタの第１のセットのゲートは、接地電圧に結合されるように構成される、態様７のＭＯＳデバイスである。
態様９は、トランジスタの第１のセットのソースおよびドレインに結合された接点のセットは、接地電圧に結合されるように構成され、トランジスタの第１のセットのゲートは、電源電圧に結合されるように構成される、態様７のＭＯＳデバイスである。
態様１０は、第１の方向に延びるゲート相互接続部の第２のセットであって、ゲート相互接続部の第２のセットのうちの少なくとも１つのサブセットがｐＭＯＳトランジスタのゲートを形成する、ゲート相互接続部の第２のセットと、第１の方向に延びるゲート相互接続部の第３のセットであって、ゲート相互接続部の第３のセットのうちの少なくとも１つのサブセットがｎＭＯＳトランジスタのゲートを形成する、ゲート相互接続部の第３のセットとをさらに含み、ゲート相互接続部の第１のセット、ゲート相互接続部の第２のセット、およびゲート相互接続部の第３のセットが、互いに絶縁されて同一直線上にある、態様４から９のいずれかのＭＯＳデバイスである。
態様１１は、ゲート相互接続部の第２のセットおよびゲート相互接続部の第１のセットが、トランジスタの第１のセットに隣接する第１の領域の中で互いに不連続であり、ゲート相互接続部の第２のセットおよびゲート相互接続部の第１のセットの対応するゲート相互接続部が、互いに同一直線上にあり、ゲート相互接続部の第３のセットおよびゲート相互接続部の第１のセットが、トランジスタの第１のセットに隣接する第２の領域の中で互いに不連続であり、ゲート相互接続部の第３のセットおよびゲート相互接続部の第１のセットの対応するゲート相互接続部が、互いに同一直線上にある、態様１０のＭＯＳデバイスである。
態様１２は、ｐＭＯＳトランジスタのうちの少なくとも１つをｎＭＯＳトランジスタのうちの少なくとも１つに結合するＭ１層相互接続部のセットをさらに含み、Ｍ１層相互接続部のセットは単向性である、態様４から１１のいずれかのＭＯＳデバイスである。
態様１３は、Ｍ１層相互接続部のセットは、第１の方向に単向性である、態様１２のＭＯＳデバイスである。
態様１４は、Ｍ１層相互接続部のセットのうちの少なくとも１つのＭ１層相互接続部に結合されたＭ２層相互接続部のセットをさらに含み、Ｍ２層相互接続部のセットは第１の方向に単向性である、態様１３のＭＯＳデバイスである。
態様１５は、ＩＣの第１の面におけるエッジに隣接するＩＣにわたって第２の方向に延びる電力相互接続部のセットであって、電源電圧をｐＭＯＳトランジスタのセットに供給するように構成された、電力相互接続部のセットと、ＩＣの第２の面におけるエッジに隣接するＩＣにわたって第２の方向に延びる接地相互接続部のセットであって、接地電圧をｎＭＯＳトランジスタのセットに供給するように構成された、接地相互接続部のセットとをさらに含み、トランジスタの第１のセットは、電力相互接続部のセットと接地相互接続部のセットとの間の中央領域にある、態様４から１４のいずれかのＭＯＳデバイスである。
態様１６は、ｐＭＯＳトランジスタのセットとトランジスタの第１のセットとの間の距離がしきいの距離より小さく、ｎＭＯＳトランジスタのセットとトランジスタの第１のセットとの間の距離がしきいの距離より小さい、態様４から１５のいずれかのＭＯＳデバイスである。
態様１７は、ｐＭＯＳトランジスタのセットとｎＭＯＳトランジスタのセットとの間の距離がしきいの距離より大きい、態様１６のＭＯＳデバイスである。
態様１８は、ｐＭＯＳトランジスタのセットとｎＭＯＳトランジスタのセットとの間の距離が、しきいの距離の２倍より大きく、かつしきいの距離の２倍プラストランジスタの第１のセットのトランジスタに関連するナノシート幅ＷＮＳより小さい、態様１７のＭＯＳデバイスである。
態様１９は、ＭＯＳデバイスがＩＣの上のセルである、態様１から１８のいずれかのＭＯＳデバイスである。
態様２０は、ｐＭＯＳトランジスタのセットとｎＭＯＳトランジスタのセットとの間のＯＤ領域が、ＩＣにわたって第２の方向に連続する、態様１から１９のいずれかのＭＯＳデバイスである。
態様２１は、ｐＭＯＳトランジスタのセットとｎＭＯＳトランジスタのセットとの間のＯＤ領域が、ＩＣにわたって第２の方向に不連続である、態様１から１９のいずれかのＭＯＳデバイスである。
１００ 第１の図
１０２ ゲート
１０４ ソース
１０６ ドレイン
１０８ 接触層相互接続部
１１０ 接触層相互接続部
１１２ ビア
１１４ 金属１（Ｍ１）層相互接続部
１１６ ビアＶ１
１１８ 金属２（Ｍ２）層相互接続部
１３０ ナノシート／ナノワイヤ
１３２ シリコン基板
１５０ 上面図
２００ 第２の図
２０２ ゲート
２０４ ソース
２０６ ドレイン
２０８ 接触層相互接続部
２１０ 接触層相互接続部
２１２ ビア
２１４ Ｍ１層相互接続部
２１６ ビアＶ１
２１８ Ｍ２層相互接続部
２３０ ナノシート／ナノワイヤ
２３２ シリコン基板
３００ 第１の図
３０２ ｐＭＯＳトランジスタ
３０６ ｐＭＯＳゲート相互接続部
３１２ ｎＭＯＳトランジスタ
３１６ ｎＭＯＳゲート相互接続部
３２２ トランジスタ
３２２ａ トランジスタ
３２２ｂ トランジスタ
３２２ｃ トランジスタ
３２２ｄ トランジスタ
３２４ 追加の酸化物拡散（ＯＤ）領域
３２６ ゲート相互接続部
３２８ 接点
３３０ ゲート相互接続部カット
３３２ 追加のゲート相互接続部カット
３４０ Ｍ１層相互接続部
３４２ Ｍ２層相互接続部
３５０ 電力相互接続部
３５２ 接地相互接続部
３６０ ゲート接点
３６２ ゲート接点
３８０ ｎ型ウェル（ｎウェル）
３９０ セル
４００ 第２の図
５００ 第３の図
５０２ エンドキャップセル
５０４ エンドキャップセル

Claims (21)

  1. 集積回路（ＩＣ）の上の金属酸化物半導体（ＭＯＳ）デバイスであって、
    前記ＩＣの第１の面の上のｐ型ＭＯＳ（ｐＭＯＳ）トランジスタのセットであって、第２の方向において互いに隣接する、ｐＭＯＳトランジスタのセットと、
    前記ＩＣの第２の面の上のｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのセットであって、ｎＭＯＳトランジスタの前記セットは前記第２の方向において互いに隣接し、前記第２の面は第１の方向において前記第１の面の反対側にあり、前記第１の方向は前記第２の方向に直交する、ｎＭＯＳトランジスタのセットと、
    ｐＭＯＳトランジスタの前記セットとｎＭＯＳトランジスタの前記セットとの間の酸化物拡散（ＯＤ）領域とを含む、金属酸化物半導体（ＭＯＳ）デバイス。
  2. 前記酸化物拡散（ＯＤ）領域の上で前記第１の方向に延びるゲート相互接続部の第１のセットをさらに含む、請求項１に記載のＭＯＳデバイス。
  3. ゲート相互接続部の前記第１のセットの各々に隣接し、前記第１の方向に延びる前記ＯＤ領域に接触する接点のセットをさらに含む、請求項２に記載のＭＯＳデバイス。
  4. 前記ＯＤ領域、ゲート相互接続部の前記第１のセット、および接点の前記セットが、ｐＭＯＳトランジスタの前記セットとｎＭＯＳトランジスタの前記セットとの間にトランジスタの第１のセットを形成し、トランジスタの前記第１のセットが前記第２の方向において互いに隣接し、トランジスタの前記第１のセットのうちの前記トランジスタの各々が、接点の前記セットのうちの１つの接点に対応するソースと、接点の前記セットのうちの１つの接点に対応するドレインと、ゲート相互接続部の前記第１のセットのうちの１つのゲート相互接続部に対応するゲートとを含む、請求項３に記載のＭＯＳデバイス。
  5. トランジスタの前記第１のセットが、ダミートランジスタであるように構成される、請求項４に記載のＭＯＳデバイス。
  6. 前記ダミートランジスタの各々の前記ソース、ドレイン、およびゲートが、フローティングであり、電圧源から絶縁されるように構成される、請求項５に記載のＭＯＳデバイス。
  7. トランジスタの前記第１のセットが、デカップリングキャパシタであるように構成される、請求項４に記載のＭＯＳデバイス。
  8. トランジスタの前記第１のセットの前記ソースおよび前記ドレインに結合された接点の前記セットは、電源電圧に結合されるように構成され、トランジスタの前記第１のセットの前記ゲートは、接地電圧に結合されるように構成される、請求項７に記載のＭＯＳデバイス。
  9. トランジスタの前記第１のセットの前記ソースおよび前記ドレインに結合された接点の前記セットは、接地電圧に結合されるように構成され、トランジスタの前記第１のセットの前記ゲートは、電源電圧に結合されるように構成される、請求項７に記載のＭＯＳデバイス。
  10. 前記第１の方向に延びるゲート相互接続部の第２のセットであって、ゲート相互接続部の前記第２のセットのうちの少なくとも１つのサブセットが前記ｐＭＯＳトランジスタのゲートを形成する、ゲート相互接続部の第２のセットと、
    前記第１の方向に延びるゲート相互接続部の第３のセットであって、ゲート相互接続部の前記第３のセットのうちの少なくとも１つのサブセットが前記ｎＭＯＳトランジスタのゲートを形成する、ゲート相互接続部の第３のセットとをさらに含み、
    ゲート相互接続部の前記第１のセット、ゲート相互接続部の前記第２のセット、およびゲート相互接続部の前記第３のセットが、互いに絶縁されて同一直線上にある、請求項４に記載のＭＯＳデバイス。
  11. ゲート相互接続部の前記第２のセットおよびゲート相互接続部の前記第１のセットが、トランジスタの前記第１のセットに隣接する第１の領域の中で互いに不連続であり、ゲート相互接続部の前記第２のセットおよびゲート相互接続部の前記第１のセットの対応するゲート相互接続部が、互いに同一直線上にあり、
    ゲート相互接続部の前記第３のセットおよびゲート相互接続部の前記第１のセットが、トランジスタの前記第１のセットに隣接する第２の領域の中で互いに不連続であり、ゲート相互接続部の前記第３のセットおよびゲート相互接続部の前記第１のセットの対応するゲート相互接続部が、互いに同一直線上にある、請求項１０に記載のＭＯＳデバイス。
  12. 前記ｐＭＯＳトランジスタのうちの少なくとも１つを前記ｎＭＯＳトランジスタのうちの少なくとも１つに結合する金属１（Ｍ１）層相互接続部のセットをさらに含み、Ｍ１層相互接続部の前記セットは単向性である、請求項４に記載のＭＯＳデバイス。
  13. Ｍ１層相互接続部の前記セットは、前記第１の方向に単向性である、請求項１２に記載のＭＯＳデバイス。
  14. Ｍ１層相互接続部の前記セットのうちの少なくとも１つのＭ１層相互接続部に結合された金属２（Ｍ２）層相互接続部のセットをさらに含み、Ｍ２層相互接続部の前記セットは前記第１の方向に単向性である、請求項１３に記載のＭＯＳデバイス。
  15. 前記ＩＣの前記第１の面におけるエッジに隣接する前記ＩＣにわたって前記第２の方向に延びる電力相互接続部のセットであって、電源電圧をｐＭＯＳトランジスタの前記セットに供給するように構成された、電力相互接続部のセットと、
    前記ＩＣの前記第２の面におけるエッジに隣接する前記ＩＣにわたって前記第２の方向に延びる接地相互接続部のセットであって、接地電圧をｎＭＯＳトランジスタの前記セットに供給するように構成された、接地相互接続部のセットとをさらに含み、
    トランジスタの前記第１のセットは、電力相互接続部の前記セットと接地相互接続部の前記セットとの間の中央領域にある、請求項４に記載のＭＯＳデバイス。
  16. ｐＭＯＳトランジスタの前記セットとトランジスタの前記第１のセットとの間の距離がしきいの距離より小さく、ｎＭＯＳトランジスタの前記セットとトランジスタの前記第１のセットとの間の距離が前記しきいの距離より小さい、請求項４に記載のＭＯＳデバイス。
  17. ｐＭＯＳトランジスタの前記セットとｎＭＯＳトランジスタの前記セットとの間の距離がしきいの距離より大きい、請求項１４に記載のＭＯＳデバイス。
  18. ｐＭＯＳトランジスタの前記セットとｎＭＯＳトランジスタの前記セットとの間の前記距離が、前記しきいの距離の２倍より大きく、かつ前記しきいの距離の２倍プラストランジスタの前記第１のセットの前記トランジスタに関連するナノシート幅ＷＮＳより小さい、請求項１７に記載のＭＯＳデバイス。
  19. 前記ＭＯＳデバイスが前記ＩＣの上のセルである、請求項１に記載のＭＯＳデバイス。
  20. ｐＭＯＳトランジスタの前記セットとｎＭＯＳトランジスタの前記セットとの間の前記ＯＤ領域が、前記ＩＣにわたって前記第２の方向に連続する、請求項１に記載のＭＯＳデバイス。
  21. ｐＭＯＳトランジスタの前記セットとｎＭＯＳトランジスタの前記セットとの間の前記ＯＤ領域が、前記ＩＣにわたって前記第２の方向に不連続である、請求項１に記載のＭＯＳデバイス。
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