KR101898510B1 - 고밀도 안테나 보호 다이오드를 위한 회로 및 레이아웃 - Google Patents

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Abstract

안테나 효과를 감소시키기 위한 MOS 디바이스가 제공된다. MOS 디바이스는, 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 1 nMOS 트랜지스터 게이트 및 nMOS 트랜지스터 바디를 갖는 제 1 nMOS 트랜지스터를 포함하는 다이오드를 포함한다. nMOS 트랜지스터 바디는 제 1 전압 소스에 커플링되고 다이오드의 애노드이다. 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인 및 제 1 nMOS 트랜지스터 게이트는 함께 커플링되고 다이오드의 캐소드이다. MOS 디바이스는 드라이버 출력과 부하 입력 사이에서 연장되는 상호연결부를 더 포함한다. 상호연결부는 다이오드의 캐소드에 커플링된다. 상호연결부는 드라이버 출력과 부하 입력 사이의 하나의 금속층 상에서만 연장될 수 있다.

Description

고밀도 안테나 보호 다이오드를 위한 회로 및 레이아웃
[0001] 본 출원은 2015년 6월 19일 출원되고 발명의 명칭이 "CIRCUIT AND LAYOUT FOR A HIGH DENSITY ANTENNA PROTECTION DIODE"인 미국 특허 출원 번호 제14/744,703호를 우선권으로 주장하며, 이는 그 전체가 인용에 의해 본원에 명시적으로 포함된다.
[0002] 본 개시는 일반적으로 회로들 및 레이아웃 구성에 관한 것으로, 보다 상세하게는, 고밀도 안테나 보호 다이오드를 위한 회로 및 레이아웃에 관한 것이다.
[0003] 안테나 효과는 플라즈마 유도 게이트 유전체 손상으로 인해 금속 산화물 반도체(MOS) 집적 회로들의 제조 동안 수율 및 신뢰성 문제들을 야기할 수 있는 효과이다. 안테나 효과의 결과로서의 수율/신뢰성 문제들을 방지하기 위해, 안테나 규칙들의 세트를 따를 수 있다. 이러한 규칙들의 위반은 안테나 위반이라 불릴 수 있다. 안테나 위반들은 게이트의 게이트 유전체를 보호하기 위해 게이트 근처에 다이오드를 추가함으로써 방지될 수 있다. 이러한 다이오드는 "안테나 다이오드"로서 지칭될 수 있다. 현재, 안테나 위반들을 방지하기 위한 개선된 보호를 제공하고 컴팩트(compact)한 레이아웃을 갖는 개선된 안테나 다이오드에 대한 필요성이 존재한다.
[0004] 본 개시의 양상에서, 안테나 효과를 감소시키기 위한 MOS 디바이스가 제공된다. MOS 디바이스는 다이오드 및 상호연결부를 포함한다. 다이오드는 제 1 nMOS(n-type MOS) 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 1 nMOS 트랜지스터 게이트 및 nMOS 트랜지스터 바디를 갖는 제 1 nMOS 트랜지스터를 포함한다. nMOS 트랜지스터 바디는 제 1 전압 소스에 커플링되고 다이오드의 애노드이다. 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인 및 제 1 nMOS 트랜지스터 게이트는 함께 커플링되고 다이오드의 캐소드이다. 상호연결부는 드라이버 출력과 부하 입력 사이에서 연장된다. 상호연결부는 다이오드의 캐소드에 커플링된다.
[0005] 본 개시의 양상에서, MOS 다이오드는 pMOS(p-type MOS) 트랜지스터 및 nMOS 트랜지스터를 포함한다. pMOS 트랜지스터는 pMOS 트랜지스터 소스, pMOS 트랜지스터 드레인, pMOS 트랜지스터 게이트 및 pMOS 트랜지스터 바디를 갖는다. pMOS 트랜지스터 드레인, pMOS 트랜지스터 소스 및 pMOS 트랜지스터 바디는 함께 그리고 제 1 전압 소스에 커플링된다. nMOS 트랜지스터는 nMOS 트랜지스터 소스, nMOS 트랜지스터 드레인, nMOS 트랜지스터 게이트 및 nMOS 트랜지스터 바디를 갖는다. nMOS 트랜지스터 바디는 제 2 전압 소스에 커플링되고 다이오드의 애노드이다. 제 2 전압 소스는 제 1 전압 소스보다 낮다. nMOS 트랜지스터 게이트, nMOS 트랜지스터 소스, nMOS 트랜지스터 드레인 및 pMOS 트랜지스터 게이트는 함께 커플링되고 다이오드의 캐소드이다.
[0006] 도 1a는 안테나 효과 및 안테나 위반을 예시하기 위한 도면이다.
[0007] 도 1b는 안테나 위반을 방지하기 위한 제 1 접근법을 예시하기 위한 도면이다.
[0008] 도 1c는 안테나 위반을 방지하기 위한 제 2 접근법을 예시하기 위한 도면이다.
[0009] 도 2는 안테나 다이오드의 회로도이다.
[0010] 도 3은 도 2의 안테나 다이오드의 셀 레이아웃이다.
[0011] 도 4는 예시적인 안테나 다이오드의 회로도이다.
[0012] 도 5는 도 4의 예시적인 안테나 다이오드의 예시적인 셀 레이아웃이다.
[0013] 도 6은 도 4 및 도 5의 예시적인 안테나 다이오드의 예시적인 방법의 흐름도이다.
[0014] 첨부된 도면들과 관련하여 아래에서 기술되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며 본원에서 설명되는 개념들이 실시될 수 있는 유일한 구성들만을 나타내도록 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공하기 위해서 특정 세부사항들을 포함한다. 그러나 이들 개념들은 이들 특정 세부사항들 없이 실시될 수 있다는 것이 당업자에게 명백해질 것이다. 일부 사례들에서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 모호하게 하는 것을 방지하기 위해 블록도 형태로 도시된다. 장치들 및 방법들은 다음의 상세한 설명에서 설명될 것이며 첨부 도면들에서 다양한 블록들, 모듈들, 컴포넌트들, 회로들, 단계들, 프로세스들, 알고리즘들, 엘리먼트들 등에 의해 예시될 수 있다.
[0015] 표준 셀은 디지털 로직으로 구현될 수 있는 집적 회로이다. SoC(System-on-a-Chip) 디바이스와 같은 ASIC(Application-Specific Integrated Circuit)는 수천 내지 수백만 개의 표준 셀들을 포함할 수 있다. ASIC들의 크기/지역 풋프린트를 감소시키는 것이 유리하다. 위에서 논의된 바와 같이, 안테나 효과는 플라즈마 유도 게이트 유전체 손상으로 인해 MOS 집적 회로들의 제조 동안 수율 및 신뢰성 문제들을 야기할 수 있는 효과이다. 안테나 효과의 결과로서의 수율/신뢰성 문제들을 방지하기 위해, 안테나 규칙들의 세트를 따를 수 있다. 이러한 규칙들의 위반은 안테나 위반이라 불릴 수 있다. 안테나 위반들은 게이트의 게이트 유전체를 보호하기 위해 게이트 근처에 안테나 다이오드를 추가함으로써 방지될 수 있다. 안테나 위반들을 방지하기 위한 안테나 다이오드들의 추가는 이러한 안테나 다이오드들을 포함하는 ASIC들의 지역 풋프린트를 증가시킨다. 따라서, 컴팩트한 레이아웃을 가지면서 안테나 위반들을 방지하기 위한 개선된 보호를 제공하는 안테나 다이오드에 대한 필요성이 존재한다.
[0016] 도 1a는 안테나 효과 및 안테나 위반을 예시하기 위한 도면(100)이다. 도 1b는 안테나 위반을 방지하기 위한 제 1 접근법을 예시하기 위한 도면(130)이다. 도 1c는 안테나 위반을 방지하기 위한 제 2 접근법을 예시하기 위한 도면(160)이다. 도 1a을 참조하면, 네트(net)는 드라이버(소스/드레인 확산 영역)(드라이버 출력으로서 또한 지칭됨)(104) 및 로드(게이트)(로드 입력으로서 또한 지칭됨)(102)를 포함할 수 있다. 소스/드레인 확산 영역(104)은 금속 1(M1) 층 상호연결부(108), 금속 2(M2) 층 상호연결부(110), M1 층 상호연결부(106), 및 소스/드레인 확산 영역(104), 게이트(102), 및 상호연결부들(106, 108, 110)을 상호연결하기 위한 비아들(V0, V1)을 통해 게이트(102)에 커플링될 수 있다. 네트의 제조/구성 프로세스 동안, 게이트(102)가 소스/드레인 확산 영역(104)에 커플링되기 전에, 전압이 M1 층 상호연결부(106) 상에서 (예를 들어, 에칭 프로세스를 통해) 증강(build up)될 수 있다. M1 층 상호연결부(106) 상의 전압은 게이트(102)에 정상적으로 공급되는 전압보다 높을 수 있다. 게이트(102)에 공급되는 정상 전압보다 높은 전압은 게이트 바로 아래의 게이트 유전체가 파괴(breakdown)되게 할 수 있다. 이 프로세스는 게이트 유전체 파괴로서 지칭될 수 있다. 게이트 유전체가 실리콘 이산화물인 경우, 그러한 프로세스는 게이트 산화물 파괴로서 지칭될 수 있다. 도 1b를 참조하면, M1 층 상호연결부(106)를 단축시킴으로써 안테나 위반이 방지될 수 있다. 단축된 M1 층 상호연결부(106)는 제조/구성 프로세스 동안 전하를 수집할 가능성이 적다. 도 1c를 참조하면, 대안적으로, 안테나 위반은 M1 층 상호연결부(106)에 다이오드(112)(본원에서 "안테나 다이오드"로서 지칭됨)를 커플링함으로써 방지될 수 있다. 안테나 다이오드(112)는, 게이트(102)에 공급되는 정상 전압보다 높은 전압이지만 게이트 유전체에 대한 손상을 야기하는데 필요한 전압보다 낮은 전압으로만 전류를 전도시키도록 구성된다. 예를 들어, 게이트에 공급되는 정상 전압이 Vdd이고 게이트 유전체가 VB에서 파괴되기 시작하는 경우, 안테나 다이오드(112)는 안테나 다이오드(112)에 걸친 전압(V)이 Vdd < V < VB일 때 전류를 전도하도록 구성될 수 있다. 안테나 다이오드(112)의 추가가 안테나 위반들을 방지하지만, 안테나 다이오드(112)는 커패시턴스를 네트에 추가하고, 그러한 안테나 다이오드들(112)을 포함하는 ASIC들의 지역 풋프린트를 증가시킨다. 따라서, 컴팩트한 레이아웃 및 최소 커패시턴스를 갖는 안테나 다이오드 셀이 유리할 것이다.
[0017] 도 2는 안테나 다이오드의 회로도(200)이다. 안테나 다이오드는 nMOS 트랜지스터(202)에 의해 형성된다. nMOS 트랜지스터(202)의 게이트(204)는 nMOS 트랜지스터(202)의 소스(206)에 연결되고, 게이트/소스(204/206)는 Vss에 연결된다. 안테나 다이오드가 셀(예를 들어, 표준 셀)에 있을 때, 대응하는 pMOS 트랜지스터(212)는 연결해제되고 동작 불가능하다. 특히, pMOS 트랜지스터(212)의 드레인(218)은 pMOS 트랜지스터(212)의 소스(216)에 연결되고, 드레인/소스(218/216)는 Vdd에 연결된다. pMOS 트랜지스터의 게이트(214)는 플로팅(floating)일 수 있다. nMOS 트랜지스터(202)의 드레인(208)은 캐소드이고, nMOS 트랜지스터(202)의 소스/게이트(206/204)는 애노드이다. 안테나 다이오드의 캐소드는 상호연결부(예를 들어, 상호연결부(106))에 커플링되어 상호연결부에 커플링된 게이트의 게이트 유전체 상의 안테나 효과를 감소시킬 수 있다.
[0018] 도 3은 도 2의 안테나 다이오드의 셀 레이아웃이다. 도 3에 도시된 바와 같이, pMOS 게이트 상호연결부들 각각은 플로팅이고, pMOS 소스/드레인들은 Vdd에 연결되고, 이에 따라 pMOS 트랜지스터들은 안테나 다이오드 셀 내에서 동작 불가능하다. 안테나 다이오드 셀은 nMOS 트랜지스터(302), nMOS 트랜지스터(304), nMOS 트랜지스터(306) 및 nMOS 트랜지스터(308)를 포함한다. nMOS 트랜지스터들(304, 306, 308)의 게이트 상호연결부들("POLY" 상호연결부들로서 또한 지칭됨)(316, 320, 324)은 각각 금속 POLY(MP) 층 상호연결부(350)에 의해 함께 연결된다. 게이트들(316, 320, 324)은 제조 프로세싱 동안 게이트 상호연결부들(316, 320, 324)을 절단하는 절단 POLY 마스크(340)에 의해 pMOS 트랜지스터로부터 분리된다. nMOS 트랜지스터(308)의 소스(326)는 Vss에 커플링된다. nMOS 트랜지스터들(304, 306)의 소스(318)는 또한 Vss에 커플링된다. nMOS 트랜지스터들(306, 308)의 드레인(322)은 M1 층 상호연결부(360)에 의해 nMOS 트랜지스터(304)의 드레인(314)에 커플링된다. M1 층 상호연결부(360)는 또한 nMOS 트랜지스터(302)의 확산 영역(310)에 커플링된다. 구체적으로, 금속 확산(MD) 층 상호연결부는 드레인들(310, 314, 322) 각각과 접촉하고, M1 층 상호연결부(360)는 MD 층 상호연결부들 각각에 커플링된다. nMOS 트랜지스터의 게이트(312)는 플로팅이다. 도 3의 안테나 다이오드 셀에서, 확산 영역들(310, 314, 322)은 안테나 다이오드의 드레인으로서 역할을 한다. 안테나 다이오드 셀의 입력(캐소드)은 상호연결부(370)에 커플링된다. 출력(애노드)은 Vss이다.
[0019] 도 3의 안테나 다이오드 셀은, 6개의 그리드들의 폭을 갖는다. 개선된 안테나 보호를 제공하는 보다 작은 폭을 갖는 안테나 다이오드 셀이 도 4 및 도 5와 관련하여 이하에 제공된다.
[0020] 도 4는 예시적인 안테나 다이오드를 예시하는 회로도(400)이다. 안테나 다이오드는 pMOS 트랜지스터(402) 및 nMOS 트랜지스터(412)를 포함한다. pMOS 트랜지스터(402)의 드레인(408), 소스(406) 및 바디(410)는 모두 함께 그리고 Vdd에 연결된다. pMOS 트랜지스터(402)의 게이트(404)는 nMOS 트랜지스터의 게이트(414)에 커플링된다. nMOS 트랜지스터의 소스(416) 및 드레인(418)은 pMOS 트랜지스터 게이트(404)와 nMOS 트랜지스터 게이트(414) 사이의 공통 게이트 연결에 그리고 함께 커플링된다. nMOS 트랜지스터의 바디(420)는 Vss에 커플링된다. 안테나 다이오드의 입력(캐소드)은 소스(416), 드레인(418), pMOS 트랜지스터 게이트(404) 및 nMOS 트랜지스터 게이트(414) 사이의 공통 연결이다. 안테나 다이오드의 캐소드는 상호연결부(예를 들어, 상호연결부(106))에 커플링되어 상호연결부에 커플링된 게이트의 게이트 유전체 상의 안테나 효과를 감소시킬 수 있다. 출력(애노드)은 Vss이다.
[0021] 도 5는 도 4의 예시적인 안테나 다이오드의 예시적인 셀 레이아웃이다. 도 5에 도시된 바와 같이, 안테나 다이오드 셀은 pMOS 트랜지스터(502), pMOS 트랜지스터(504), nMOS 트랜지스터(520) 및 nMOS 트랜지스터(522)를 포함한다. pMOS 트랜지스터들(502, 504)의 확산 영역들(506, 510, 514) 각각은 Vdd에 커플링된다. pMOS 트랜지스터(502)에 대해, 소스/드레인(506/510)은 상호 교환 가능한 것으로 간주될 수 있다. pMOS 트랜지스터(504)에 대해, 소스/드레인(510/514)은 상호 교환 가능한 것으로 간주될 수 있다. nMOS 트랜지스터들(520, 522)의 확산 영역들(524, 528, 532) 각각은 M1 층 상호연결부(540)에 의해 서로 커플링된다. 구체적으로, MD 층 상호연결부는 확산 영역들(524, 528, 532) 각각과 접촉하고, M1 층 상호연결부(540)는 MD 층 상호연결부들 각각에 커플링된다. nMOS 트랜지스터(520)에 대해, 소스/드레인(524/528)은 상호 교환 가능한 것으로 간주될 수 있다. nMOS 트랜지스터(522)에 대해, 소스/드레인(528/532)은 상호 교환 가능한 것으로 간주될 수 있다. pMOS 트랜지스터(502)의 게이트(508) 및 nMOS 트랜지스터(520)의 게이트(526)는 동일한 게이트 상호연결부에 의해 형성되고, pMOS 트랜지스터(504)의 게이트(512) 및 nMOS 트랜지스터(522)의 게이트(530)는 동일한 게이트 상호연결부에 의해 형성된다. 게이트 상호연결부들(508/526 및 512/530)은 제 1 방향으로 연장되고, 제 1 방향과 직교하는 제 2 방향으로 연장되는 MP 층 상호연결부(550)에 의해 함께 커플링된다. MP 층 상호연결부(550)는 M1 층 상호연결부(540)에 커플링된다. 따라서, 게이트 상호연결부(508/526), 게이트 상호연결부(512/530) 및 nMOS 트랜지스터들(520, 522)의 소스/드레인은 모두 함께 연결된다. nMOS 트랜지스터들(520, 522)에 대한 바디 연결은 위에서 논의된 바와 같이 Vss에 연결된다. 안테나 다이오드 셀의 입력(캐소드)은 M1 층 상호연결부(540) 또는 MP 층 상호연결부(550)에 커플링될 수 있다. 출력(애노드)은 Vss이다.
[0022] 안테나 다이오드에 의해 제공되는 안테나 보호의 양은 다음 수식에 의해 결정될 수 있다:
금속 지역/(게이트 산화물 지역 + 2*RX 안테나 지역) = 1500.
[0023] 도 3의 안테나 다이오드 셀은, 6개의 그리드의 셀 폭을 갖는다. 도 3의 안테나 다이오드의 수신(RX) 안테나 지역은 0.01411 um2라고 가정한다. 캐소드는 어떠한 게이트 상호연결부들에도 연결되지 않고, 따라서 게이트 산화물 지역은 0이다. 위의 수식에 따라, 도 3의 안테나 다이오드는, 약 42.33 um2의 금속 지역을 보호할 수 있는데, 이는 안테나 다이오드의 캐소드에 커플링된 M1 층 상호연결부의 폭이 32nm인 경우 M1 층 상호연결부가 1323um의 최대 길이를 갖도록 허용한다. 따라서, 도 2 및 도 3의 안테나 다이오드는, 길이 1323um까지의 M1 층 상호연결부 상의 안테나 위반을 방지하는 안테나 보호를 제공할 수 있다.
[0024] 도 5의 안테나 다이오드 셀은 3개의 그리드의 셀 폭을 갖고, 이에 따라 도 3의 안테나 다이오드 셀 보다 지역 면에서 50% 더 작다. 도 5의 안테나 다이오드의 RX 안테나 지역은 0.0132 um2라고 가정한다. 캐소드는 2개의 게이트 상호연결부들에 연결된다. 게이트 산화물 지역은 0.0123 um2라고 가정한다. 위의 수식에 따라, 도 5의 안테나 다이오드는, 약 58.1 um2의 금속 지역을 보호할 수 있으며, 이는 도 3의 안테나 다이오드에 의해 보호될 수 있는 금속 지역보다 37% 더 크다. 도 5의 안테나 다이오드의 캐소드에 커플링된 M1 층 상호연결부의 폭이 32nm인 경우, 도 5의 안테나 다이오드는 M1 층 상호연결부가 1816 um의 최대 길이를 갖도록 허용할 것이다. 따라서, 도 4 및 도 5의 안테나 다이오드는, 길이 1816 um까지의 M1 층 상호연결부 상의 안테나 위반을 방지하도록 안테나 보호를 제공할 수 있다.
[0025] 위에서 논의된 바와 같이, 도 5의 안테나 다이오드는, 도 3의 안테나 다이오드의 절반(지역 면에서 50% 더 작음)의 풋프린트를 갖는다. 또한, 도 5의 안테나 다이오드는, 도 3의 안테나 다이오드보다 37% 더 큰 안테나 보호를 제공한다. 추가로, 도 5의 안테나 다이오드는 또한 도 3의 안테나 다이오드의 누설 전류의 단지 20%의 실질적으로 감소된 누설 전류를 갖는다. 지역, 안테나 보호 및 누설 전류 면에서 혜택들에 대한 대가로, 도 5의 안테나 다이오드는, 게이트 연결들로 인해, 도 3의 안테나 다이오드와 비교하여 증가된 입력 커패시턴스(36%)를 갖는다. 증가된 입력 커패시턴스는 안테나 다이오드가 연결된 네트를 느리게 할 수 있다. 그러나 전체 입력 커패시턴스가 여전히 비교적 작기 때문에, 입력 커패시턴스의 증가는 무시될 수 있을 정도다. 예를 들어, 도 3의 안테나 다이오드는 0.61 fF의 입력 커패시턴스를 가질 수 있고, 도 5의 안테나 다이오드는 0.83 fF의 입력 커패시턴스를 가질 수 있다. 추가 0.22 fF는 비교적 작으며 무시할만한 효과를 갖는다.
[0026] 도 6은 도 4 및 도 5의 예시적인 안테나 다이오드의 예시적인 방법의 흐름도(600)이다. 602에서, 전류는 드라이버 출력과 부하 입력 사이에 연장되는 상호연결부로부터 다이오드의 캐소드로 흐른다. 604에서, 전류는 다이오드의 캐소드로부터 다이오드의 애노드로 흐른다. 다이오드는 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 1 nMOS 트랜지스터 게이트 및 nMOS 트랜지스터 바디를 갖는 제 1 nMOS 트랜지스터를 포함한다. nMOS 트랜지스터 바디는 제 1 전압 소스에 커플링되고 다이오드의 애노드이다. 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인 및 제 1 nMOS 트랜지스터 게이트는 함께 커플링되고 다이오드의 캐소드이다.
[0027] 다시 도 1c, 도 4 및 도 5를 참조하면, 안테나 효과를 감소시키기 위한 MOS 디바이스는, 제 1 nMOS 트랜지스터 소스(416), 제 1 nMOS 트랜지스터 드레인(418), 제 1 nMOS 트랜지스터 게이트(414) 및 nMOS 트랜지스터 바디(420)를 갖는 제 1 nMOS 트랜지스터(412)를 포함하는 다이오드(112)를 포함한다. nMOS 트랜지스터 바디(420)는 제 1 전압 소스(Vss)에 커플링되고 다이오드(112)의 애노드이다. 제 1 nMOS 트랜지스터 소스(416), 제 1 nMOS 트랜지스터 드레인(418) 및 제 1 nMOS 트랜지스터 게이트(414)는 함께 커플링되고 다이오드(112)의 캐소드이다. MOS 디바이스는 드라이버 출력(104)과 부하 입력(102) 사이에서 연장되는 상호연결부(106)를 더 포함한다. 상호연결부(106)는 다이오드(112)의 캐소드에 커플링된다. 일 구성에서, 상호연결부(106)는 드라이버 출력과 부하 입력 사이의 하나의 금속층(예를 들어, M1 층) 상에서만 연장된다.
[0028] 일 구성에서, 다이오드(112)는 제 2 nMOS 트랜지스터 소스, 제 2 nMOS 트랜지스터 드레인, 제 2 nMOS 트랜지스터 게이트 및 nMOS 트랜지스터 바디를 갖는 제 2 nMOS 트랜지스터를 더 포함한다. 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 1 nMOS 트랜지스터 게이트, 제 2 nMOS 트랜지스터 소스, 제 2 nMOS 트랜지스터 드레인 및 제 2 nMOS 트랜지스터 게이트는 함께 커플링되고 다이오드의 캐소드이다. 예를 들어, 도 5를 참조하면, 제 1 nMOS 트랜지스터는 nMOS 트랜지스터(520)일 수 있고, 제 2 nMOS 트랜지스터는 nMOS 트랜지스터(522)일 수 있거나, 또는 제 1 nMOS 트랜지스터는 nMOS 트랜지스터(522)일 수 있고, 제 2 nMOS 트랜지스터는 nMOS 트랜지스터(520)일 수 있다. 일 구성에서, 확산 영역(528)은 nMOS 트랜지스터(520, 522)의 소스로 간주될 수 있고, 확산 영역들(524, 532)은 각각 nMOS 트랜지스터들(520, 522)의 드레인들로 간주될 수 있다. 다른 구성에서, 확산 영역들(524, 532)은 각각 nMOS 트랜지스터들(520, 522)의 소스들로 간주될 수 있고, 확산 영역(528)은 nMOS 트랜지스터들(520, 522)의 드레인으로 간주될 수 있다. 자명한 바와 같이, 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 1 nMOS 트랜지스터 게이트, 제 2 nMOS 트랜지스터 소스, 제 2 nMOS 트랜지스터 드레인 및 제 2 nMOS 트랜지스터 게이트는 모두 함께 커플링되고 다이오드의 캐소드이다.
[0029] 일 구성에서, 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 2 nMOS 트랜지스터 소스 및 제 2 nMOS 트랜지스터 드레인은 제 1 및 제 2 nMOS 트랜지스터 게이트들(526, 530)에 의해 분리되는 적어도 3개의 별개의 영역들(524, 528, 532)을 점유한다.
[0030] 일 구성에서, MOS 디바이스는 제 1 pMOS 트랜지스터 소스, 제 1 pMOS 트랜지스터 드레인, 제 1 pMOS 트랜지스터 게이트 및 pMOS 트랜지스터 바디 갖는 제 1 pMOS 트랜지스터를 더 포함하고; 제 2 pMOS 트랜지스터 소스, 제 2 pMOS 트랜지스터 드레인, 제 2 pMOS 트랜지스터 게이트 및 pMOS 트랜지스터 바디를 갖는 제 2 pMOS 트랜지스터를 포함한다. 예를 들어, 제 1 pMOS 트랜지스터는 pMOS 트랜지스터(502)일 수 있고 제 2 pMOS 트랜지스터는 pMOS 트랜지스터(504)일 수 있거나, 또는 제 1 pMOS 트랜지스터는 pMOS 트랜지스터(504)일 수 있고 제 2 pMOS 트랜지스터는 pMOS 트랜지스터(502)일 수 있다. pMOS 트랜지스터 바디는 제 1 전압 소스(Vss)보다 높은 제 2 전압 소스(Vdd)에 커플링된다. 제 1 pMOS 트랜지스터 소스, 제 1 pMOS 트랜지스터 드레인, 제 2 pMOS 트랜지스터 소스 및 제 2 pMOS 트랜지스터 드레인은 제 2 전압 소스(Vdd)에 함께 커플링된다. 제 1 pMOS 트랜지스터 게이트, 제 2 pMOS 트랜지스터 게이트, 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 1 nMOS 트랜지스터 게이트, 제 2 nMOS 트랜지스터 소스, 제 2 nMOS 트랜지스터 드레인 및 제 2 nMOS 트랜지스터 게이트는 함께 커플링되고 다이오드의 캐소드이다.
[0031] 일 구성에서, 제 1 pMOS 트랜지스터 소스, 제 1 pMOS 트랜지스터 드레인, 제 2 pMOS 트랜지스터 소스 및 제 2 pMOS 트랜지스터 드레인은 제 1 및 제 2 pMOS 트랜지스터 게이트들(508, 512)에 의해 분리되는 적어도 3개의 별개의 영역들(506, 510, 514)을 점유한다.
[0032] 일 구성에서, 제 1 pMOS 트랜지스터 게이트 및 제 1 nMOS 트랜지스터 게이트는 제 1 방향으로 연장되는 제 1 게이트 상호연결부로 형성되고, 제 2 pMOS 트랜지스터 게이트 및 제 2 nMOS 트랜지스터 게이트는 제 1 방향으로 제 1 게이트 상호연결부와 병렬로 연장되는 제 2 게이트 상호연결부로 형성된다. 예를 들어, 게이트들(508/526)은 동일한 게이트 상호연결부에 의해 형성되고, 게이트들(512/530)은 동일한 게이트 상호연결부에 의해 형성된다. 일 구성에서, 제 1 pMOS 트랜지스터 게이트 및 제 2 pMOS 트랜지스터 게이트는 제 1 방향에 직교하는 제 2 방향으로 연장되는 MP 층 상호연결부(550)에 함께 커플링된다.
[0033] 일 구성에서, 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 2 nMOS 트랜지스터 소스 및 제 2 nMOS 트랜지스터 드레인은 M1 층 상호연결부(540)에 의해 제 1 nMOS 트랜지스터 게이트, 제 2 nMOS 트랜지스터 게이트, 제 1 pMOS 트랜지스터 게이트 및 제 2 pMOS 트랜지스터 게이트에 커플링된다.
[0034] 도 1c, 도 4 및 도 5를 다시 참조하면, MOS 다이오드는 pMOS 트랜지스터 소스(406), pMOS 트랜지스터 드레인(408), pMOS 트랜지스터 게이트(404) 및 pMOS 트랜지스터 바디(410)를 갖는 pMOS 트랜지스터(402)를 포함한다. pMOS 트랜지스터 드레인(408), pMOS 트랜지스터 소스(406) 및 pMOS 트랜지스터 바디(410)는 함께 그리고 제 1 전압 소스(Vdd)에 커플링된다. MOS 다이오드는 nMOS 트랜지스터 소스(416), nMOS 트랜지스터 드레인(418), nMOS 트랜지스터 게이트(414) 및 nMOS 트랜지스터 바디(420)를 갖는 nMOS 트랜지스터(412)를 더 포함한다. nMOS 트랜지스터 바디는 제 2 전압 소스(Vss)에 커플링되고 다이오드의 애노드이다. 제 2 전압 소스(Vss)는 제 1 전압 소스(Vdd)보다 낮다. nMOS 트랜지스터 게이트(414), nMOS 트랜지스터 소스(416), nMOS 트랜지스터 드레인(418) 및 pMOS 트랜지스터 게이트(404)는 함께 커플링되고 다이오드의 캐소드이다.
[0035] 일 구성에서, nMOS 트랜지스터(412)는 제 1 nMOS 트랜지스터(520) 및 제 2 nMOS 트랜지스터(522)를 포함한다. 제 1 nMOS 트랜지스터(520)는 제 1 nMOS 트랜지스터 소스(524 또는 528), 제 1 nMOS 트랜지스터 드레인(524 또는 528) 및 제 1 nMOS 트랜지스터 게이트(526)를 갖는다. 제 2 nMOS 트랜지스터(522)는 제 2 nMOS 트랜지스터 소스(528 또는 532), 제 2 nMOS 트랜지스터 드레인(528 또는 532) 및 제 2 nMOS 트랜지스터 게이트(530)를 갖는다. 일 구성에서, 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 2 nMOS 트랜지스터 소스 및 제 2 nMOS 트랜지스터 드레인은 제 1 nMOS 트랜지스터 게이트(526) 및 제 2 nMOS 트랜지스터 게이트(530)에 의해 분리되는 적어도 3개의 별개의 영역들(524, 528, 532)을 점유한다.
[0036] 일 구성에서, pMOS 트랜지스터(402)는 제 1 pMOS 트랜지스터(502) 및 제 2 pMOS 트랜지스터(504)를 포함한다. 제 1 pMOS 트랜지스터(502)는 제 1 pMOS 트랜지스터 소스(506 또는 510), 제 1 pMOS 트랜지스터 드레인(506 또는 510) 및 제 1 pMOS 트랜지스터 게이트(508)를 갖는다. 제 2 pMOS 트랜지스터(504)는 제 2 pMOS 트랜지스터 소스(510 또는 514), 제 2 pMOS 트랜지스터 드레인(510 또는 514) 및 제 2 pMOS 트랜지스터 게이트(512)를 갖는다. 일 구성에서, 제 1 pMOS 트랜지스터 소스, 제 1 pMOS 트랜지스터 드레인, 제 2 pMOS 트랜지스터 소스 및 제 2 pMOS 트랜지스터 드레인은 제 1 pMOS 트랜지스터 게이트(508) 및 제 2 pMOS 트랜지스터 게이트(512)에 의해 분리되는 적어도 3개의 별개의 영역들(506, 510, 514)을 점유한다.
[0037] 일 구성에서, 제 1 pMOS 트랜지스터 게이트(508) 및 제 1 nMOS 트랜지스터 게이트(526)는 제 1 방향으로 연장되는 제 1 게이트 상호연결부(508/526)로 형성되고, 제 2 pMOS 트랜지스터 게이트(512) 및 제 2 nMOS 트랜지스터 게이트(530)는 제 1 방향으로 제 1 게이트 상호연결부와 병렬로 연장되는 제 2 게이트 상호연결부(512/530)로 형성된다. 일 구성에서, 제 1 pMOS 트랜지스터 게이트(508) 및 제 2 pMOS 트랜지스터 게이트(512)는 제 1 방향에 직교하는 제 2 방향으로 연장되는 MP 층 상호연결부(550)에 함께 커플링된다. 일 구성에서, 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 2 nMOS 트랜지스터 소스 및 제 2 nMOS 트랜지스터 드레인은 M1 층 상호연결부(540)에 의해 제 1 nMOS 트랜지스터 게이트, 제 2 nMOS 트랜지스터 게이트, 제 1 pMOS 트랜지스터 게이트 및 제 2 pMOS 트랜지스터 게이트에 커플링된다.
[0038] 일 구성에서, 안테나 효과를 감소시키기 위한 MOS 디바이스가 제공된다. MOS 디바이스는, 드라이버 출력과 부하 입력 사이에 연장되는 상호연결부로부터 다이오드의 캐소드로 전류를 흐르게 하기 위한 수단을 포함한다. 이러한 수단은 상호연결부(106)일 수 있다. MOS 디바이스는 다이오드의 캐소드로부터 다이오드의 애노드로 전류를 흐르게 하기 위한 수단을 더 포함한다. 이러한 수단은 도 4 및 도 5의 안테나 다이오드이다. 다이오드는 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 1 nMOS 트랜지스터 게이트 및 nMOS 트랜지스터 바디를 갖는 제 1 nMOS 트랜지스터를 포함한다. nMOS 트랜지스터 바디는 제 1 전압 소스에 커플링되고 다이오드의 애노드이다. 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인 및 제 1 nMOS 트랜지스터 게이트는 함께 커플링되고 다이오드의 캐소드이다.
[0039] 개시된 프로세스들에서의 단계들의 특정 순서 또는 계층은 예시적인 접근법들의 예시라는 것이 이해된다. 설계 선호도들에 기초하여, 프로세스들에서의 단계들의 특정 순서 또는 계층은 재배열될 수 있다는 것이 이해된다. 또한, 일부 단계들은 조합되거나 생략될 수 있다. 첨부되는 방법 청구항들은 샘플 순서로 다양한 단계들의 엘리먼트들을 제시하며, 제시되는 특정 순서 또는 계층으로 제한되는 것으로 의도되는 것은 아니다.
[0040] 이전의 설명은 임의의 당업자가 본원에서 설명되는 다양한 양상들을 실시하는 것을 가능하게 하도록 제공된다. 이들 양상들에 대한 다양한 수정들은 당업자들에게 쉽게 자명하게 될 것이며, 본원에서 정의되는 일반적인 원리들은 다른 양상들에 적용될 수 있다. 따라서 청구항들은 본원에서 도시된 양상들로 제한되는 것으로 의도되는 것이 아니라, 청구항 문언과 일치하는 전체 범위와 부합할 것이며, 여기서 엘리먼트에 대한 단수 언급은, 구체적으로 그렇게 언급되지 않는 한 "하나 및 단 하나"를 의미하는 것으로 의도되는 것이 아니라, 오히려 "하나 또는 그 초과"를 의미하는 것으로 의도된다. "예시적인"인 이란 단어는, "예, 경우 또는 예시로서 기능하는" 것을 의미하도록 본원에서 사용된다. 본원에서 "예시적인" 것으로 설명되는 임의의 양상은 반드시 다른 양상들보다 선호되거나 유리한 것으로 해석될 필요는 없다. 구체적으로 달리 언급되지 않는 한, "일부"라는 용어는 하나 또는 그 초과를 지칭한다. "A, B 또는 C 중 적어도 하나", "A, B 및 C 중 적어도 하나" 및 "A, B, C 또는 이들의 임의의 조합"과 같은 조합들은 A, B 및/또는 C의 임의의 조합을 포함하고, 다수의 A, 다수의 B 또는 다수의 C를 포함할 수 있다. 구체적으로는, "A, B 또는 C 중 적어도 하나," "A, B 및 C 중 적어도 하나," 그리고 "A, B, C, 또는 이들의 임의의 조합"과 같은 조합들은 A만, B만, C만, A와 B, A와 C, B와 C, 또는 A와 B와 C일 수 있으며, 여기서 이러한 임의의 조합들은 A, B 또는 C 중 하나 또는 그 초과의 멤버 또는 멤버들을 포함할 수 있다. "연결됨"이라는 용어는 "직접 연결됨"을 의미한다. "커플링됨"이라는 용어는 다른 엘리먼트들을 통해 "연결됨" 또는 "간접적으로 연결됨"을 의미한다. 당업자에게 알려졌거나 이후에 알려지게 될 본 개시 전반에 걸쳐 설명되는 다양한 양상들의 엘리먼트들에 대한 모든 구조적 및 기능적 등가물들은 명시적으로 인용에 의해 본원에 포함되며 청구항들에 의해 포함되는 것으로 의도된다. 또한, 본원에서 개시된 어떠한 것도, 그와 같은 개시가 청구항들에 명시적으로 인용되는지 여부에 관계없이 공중에 전용되도록 의도되지 않는다. 청구항 엘리먼트가 명백히 "~을 위한 수단"이라는 문구를 사용하여 기재되지 않는 한, 어떠한 청구항 엘리먼트도 수단 + 기능으로서 해석되지 않아야 한다.

Claims (30)

  1. 안테나 효과를 감소시키기 위한 MOS(metal oxide semiconductor) 디바이스로서,
    제 1 nMOS(n-type MOS) 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 1 nMOS 트랜지스터 게이트 및 nMOS 트랜지스터 바디를 갖는 제 1 nMOS 트랜지스터를 포함하는 다이오드 ― 상기 nMOS 트랜지스터 바디는 제 1 전압 소스에 커플링되고 그리고 상기 다이오드의 애노드이고, 상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인 및 상기 제 1 nMOS 트랜지스터 게이트는 함께 커플링되고 그리고 상기 다이오드의 캐소드임 ―; 및
    드라이버 출력과 부하 입력 사이에서 연장되는 상호연결부(interconnect)를 포함하고,
    상기 상호연결부는 상기 다이오드의 캐소드에 커플링되는,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  2. 제 1 항에 있어서,
    상기 다이오드는 제 2 nMOS 트랜지스터 소스, 제 2 nMOS 트랜지스터 드레인, 제 2 nMOS 트랜지스터 게이트 및 nMOS 트랜지스터 바디를 갖는 제 2 nMOS 트랜지스터를 더 포함하고, 상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인, 상기 제 1 nMOS 트랜지스터 게이트, 상기 제 2 nMOS 트랜지스터 소스, 상기 제 2 nMOS 트랜지스터 드레인 및 상기 제 2 nMOS 트랜지스터 게이트는 함께 커플링되고 그리고 상기 다이오드의 캐소드인,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  3. 제 2 항에 있어서,
    상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인, 상기 제 2 nMOS 트랜지스터 소스 및 상기 제 2 nMOS 트랜지스터 드레인은 상기 제 1 nMOS 트랜지스터 게이트 및 상기 제 2 nMOS 트랜지스터 게이트에 의해 분리되는 적어도 3개의 별개의 영역들을 포함하는,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  4. 제 2 항에 있어서,
    제 1 pMOS(p-type MOS) 트랜지스터 소스, 제 1 pMOS 트랜지스터 드레인, 제 1 pMOS 트랜지스터 게이트 및 pMOS 트랜지스터 바디를 갖는 제 1 pMOS 트랜지스터; 및
    제 2 pMOS 트랜지스터 소스, 제 2 pMOS 트랜지스터 드레인, 제 2 pMOS 트랜지스터 게이트 및 상기 pMOS 트랜지스터 바디를 갖는 제 2 pMOS 트랜지스터를 더 포함하고,
    상기 pMOS 트랜지스터 바디는 상기 제 1 전압 소스보다 높은 제 2 전압 소스에 커플링되고,
    상기 제 1 pMOS 트랜지스터 소스, 상기 제 1 pMOS 트랜지스터 드레인, 상기 제 2 pMOS 트랜지스터 소스 및 상기 제 2 pMOS 트랜지스터 드레인은 상기 제 2 전압 소스에 함께 커플링되고, 그리고
    상기 제 1 pMOS 트랜지스터 게이트, 상기 제 2 pMOS 트랜지스터 게이트, 상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인, 상기 제 1 nMOS 트랜지스터 게이트, 상기 제 2 nMOS 트랜지스터 소스, 상기 제 2 nMOS 트랜지스터 드레인 및 상기 제 2 nMOS 트랜지스터 게이트는 함께 커플링되고 그리고 상기 다이오드의 캐소드인,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  5. 제 4 항에 있어서,
    상기 제 1 pMOS 트랜지스터 소스, 상기 제 1 pMOS 트랜지스터 드레인, 상기 제 2 pMOS 트랜지스터 소스 및 상기 제 2 pMOS 트랜지스터 드레인은 상기 제 1 pMOS 트랜지스터 게이트 및 상기 제 2 pMOS 트랜지스터 게이트에 의해 분리되는 적어도 3개의 별개의 영역들을 포함하는,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  6. 제 4 항에 있어서,
    상기 제 1 pMOS 트랜지스터 게이트 및 상기 제 1 nMOS 트랜지스터 게이트는 제 1 방향으로 연장되는 제 1 게이트 상호연결부로 형성되고, 그리고 상기 제 2 pMOS 트랜지스터 게이트 및 상기 제 2 nMOS 트랜지스터 게이트는 상기 제 1 방향으로 상기 제 1 게이트 상호연결부와 병렬로 연장되는 제 2 게이트 상호연결부로 형성되는,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 pMOS 트랜지스터 게이트 및 상기 제 2 pMOS 트랜지스터 게이트는 상기 제 1 방향에 직교하는 제 2 방향으로 연장되는 MP(metal POLY) 층 상호연결부와 함께 커플링되는,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  8. 제 4 항에 있어서,
    상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인, 상기 제 2 nMOS 트랜지스터 소스 및 상기 제 2 nMOS 트랜지스터 드레인은 M1(metal one) 층 상호연결부에 의해 상기 제 1 nMOS 트랜지스터 게이트, 상기 제 2 nMOS 트랜지스터 게이트, 상기 제 1 pMOS 트랜지스터 게이트 및 상기 제 2 pMOS 트랜지스터 게이트에 커플링되는,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  9. 제 1 항에 있어서,
    상기 상호연결부는 상기 드라이버 출력과 상기 부하 입력 사이에서만 하나의 금속층 상에서 연장되는,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  10. MOS(metal oxide semiconductor) 다이오드로서,
    pMOS(p-type MOS) 트랜지스터 소스, pMOS 트랜지스터 드레인, pMOS 트랜지스터 게이트 및 pMOS 트랜지스터 바디를 갖는 pMOS 트랜지스터 ― 상기 pMOS 트랜지스터 드레인, 상기 pMOS 트랜지스터 소스 및 상기 pMOS 트랜지스터 바디는 함께 그리고 제 1 전압 소스에 커플링됨 ―; 및
    nMOS(n-type MOS) 트랜지스터 소스, nMOS 트랜지스터 드레인, nMOS 트랜지스터 게이트, 및 nMOS 트랜지스터 바디를 갖는 nMOS 트랜지스터를 포함하고,
    상기 nMOS 트랜지스터 바디는 제 2 전압 소스에 커플링되고 그리고 다이오드의 애노드이고, 상기 제 2 전압 소스는 상기 제 1 전압 소스보다 낮으며, 상기 nMOS 트랜지스터 게이트, 상기 nMOS 트랜지스터 소스, 상기 nMOS 트랜지스터 드레인 및 상기 pMOS 트랜지스터 게이트는 함께 커플링되고 그리고 상기 다이오드의 캐소드인,
    MOS 다이오드.
  11. 제 10 항에 있어서,
    상기 nMOS 트랜지스터는 제 1 nMOS 트랜지스터 및 제 2 nMOS 트랜지스터를 포함하고, 상기 제 1 nMOS 트랜지스터는 제 1 nMOS 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인 및 제 1 nMOS 트랜지스터 게이트를 갖고, 상기 제 2 nMOS 트랜지스터는 제 2 nMOS 트랜지스터 소스, 제 2 nMOS 트랜지스터 드레인 및 제 2 nMOS 트랜지스터 게이트를 갖는,
    MOS 다이오드.
  12. 제 11 항에 있어서,
    상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인, 상기 제 2 nMOS 트랜지스터 소스 및 상기 제 2 nMOS 트랜지스터 드레인은 상기 제 1 nMOS 트랜지스터 게이트 및 상기 제 2 nMOS 트랜지스터 게이트에 의해 분리되는 적어도 3개의 별개의 영역들을 포함하는,
    MOS 다이오드.
  13. 제 11 항에 있어서,
    상기 pMOS 트랜지스터는 제 1 pMOS 트랜지스터 및 제 2 pMOS 트랜지스터를 포함하고, 상기 제 1 pMOS 트랜지스터는 제 1 pMOS 트랜지스터 소스, 제 1 pMOS 트랜지스터 드레인 및 제 1 pMOS 트랜지스터 게이트를 갖고, 상기 제 2 pMOS 트랜지스터는 제 2 pMOS 트랜지스터 소스, 제 2 pMOS 트랜지스터 드레인 및 제 2 pMOS 트랜지스터 게이트를 갖는,
    MOS 다이오드.
  14. 제 13 항에 있어서,
    상기 제 1 pMOS 트랜지스터 소스, 상기 제 1 pMOS 트랜지스터 드레인, 상기 제 2 pMOS 트랜지스터 소스 및 상기 제 2 pMOS 트랜지스터 드레인은 상기 제 1 pMOS 트랜지스터 게이트 및 상기 제 2 pMOS 트랜지스터 게이트에 의해 분리되는 적어도 3개의 별개의 영역들을 포함하는,
    MOS 다이오드.
  15. 제 13 항에 있어서,
    상기 제 1 pMOS 트랜지스터 게이트 및 상기 제 1 nMOS 트랜지스터 게이트는 제 1 방향으로 연장되는 제 1 게이트 상호연결부로 형성되고, 그리고 상기 제 2 pMOS 트랜지스터 게이트 및 상기 제 2 nMOS 트랜지스터 게이트는 상기 제 1 방향으로 상기 제 1 게이트 상호연결부와 병렬로 연장되는 제 2 게이트 상호연결부로 형성되는,
    MOS 다이오드.
  16. 제 15 항에 있어서,
    상기 제 1 pMOS 트랜지스터 게이트 및 상기 제 2 pMOS 트랜지스터 게이트는 상기 제 1 방향에 직교하는 제 2 방향으로 연장되는 MP(metal POLY) 층 상호연결부와 함께 커플링되는,
    MOS 다이오드.
  17. 제 13 항에 있어서,
    상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인, 상기 제 2 nMOS 트랜지스터 소스 및 상기 제 2 nMOS 트랜지스터 드레인은 M1(metal one) 층 상호연결부에 의해 상기 제 1 nMOS 트랜지스터 게이트, 상기 제 2 nMOS 트랜지스터 게이트, 상기 제 1 pMOS 트랜지스터 게이트 및 상기 제 2 pMOS 트랜지스터 게이트에 커플링되는,
    MOS 다이오드.
  18. 안테나 효과를 감소시키기 위한 MOS(metal oxide semiconductor) 디바이스의 동작의 방법으로서,
    드라이버 출력과 부하 입력 사이에 연장되는 상호연결부로부터 다이오드의 캐소드로 전류를 흐르게 하는 단계; 및
    상기 다이오드의 캐소드로부터 상기 다이오드의 애노드로 상기 전류를 흐르게 하는 단계를 포함하고,
    상기 다이오드는 제 1 nMOS(n-type MOS) 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 1 nMOS 트랜지스터 게이트 및 nMOS 트랜지스터 바디를 갖는 제 1 nMOS 트랜지스터를 포함하고, 상기 nMOS 트랜지스터 바디는 제 1 전압 소스에 커플링되고 그리고 상기 다이오드의 애노드이고, 상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인 및 상기 제 1 nMOS 트랜지스터 게이트는 함께 커플링되고 그리고 상기 다이오드의 캐소드인,
    안테나 효과를 감소시키기 위한 MOS 디바이스의 동작의 방법.
  19. 제 18 항에 있어서,
    상기 다이오드는 제 2 nMOS 트랜지스터 소스, 제 2 nMOS 트랜지스터 드레인, 제 2 nMOS 트랜지스터 게이트 및 nMOS 트랜지스터 바디를 갖는 제 2 nMOS 트랜지스터를 더 포함하고, 상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인, 상기 제 1 nMOS 트랜지스터 게이트, 상기 제 2 nMOS 트랜지스터 소스, 상기 제 2 nMOS 트랜지스터 드레인 및 상기 제 2 nMOS 트랜지스터 게이트는 함께 커플링되고 그리고 상기 다이오드의 캐소드인,
    안테나 효과를 감소시키기 위한 MOS 디바이스의 동작의 방법.
  20. 제 19 항에 있어서,
    상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인, 상기 제 2 nMOS 트랜지스터 소스 및 상기 제 2 nMOS 트랜지스터 드레인은 상기 제 1 nMOS 트랜지스터 게이트 및 상기 제 2 nMOS 트랜지스터 게이트에 의해 분리되는 적어도 3개의 별개의 영역들을 포함하는,
    안테나 효과를 감소시키기 위한 MOS 디바이스의 동작의 방법.
  21. 제 19 항에 있어서,
    상기 다이오드는,
    제 1 pMOS(p-type MOS) 트랜지스터 소스, 제 1 pMOS 트랜지스터 드레인, 제 1 pMOS 트랜지스터 게이트 및 pMOS 트랜지스터 바디를 갖는 제 1 pMOS 트랜지스터; 및
    제 2 pMOS 트랜지스터 소스, 제 2 pMOS 트랜지스터 드레인, 제 2 pMOS 트랜지스터 게이트 및 상기 pMOS 트랜지스터 바디를 갖는 제 2 pMOS 트랜지스터를 더 포함하고,
    상기 pMOS 트랜지스터 바디는 상기 제 1 전압 소스보다 높은 제 2 전압 소스에 커플링되고,
    상기 제 1 pMOS 트랜지스터 소스, 상기 제 1 pMOS 트랜지스터 드레인, 상기 제 2 pMOS 트랜지스터 소스 및 상기 제 2 pMOS 트랜지스터 드레인은 상기 제 2 전압 소스에 함께 커플링되고, 그리고
    상기 제 1 pMOS 트랜지스터 게이트, 상기 제 2 pMOS 트랜지스터 게이트, 상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인, 상기 제 1 nMOS 트랜지스터 게이트, 상기 제 2 nMOS 트랜지스터 소스, 상기 제 2 nMOS 트랜지스터 드레인 및 상기 제 2 nMOS 트랜지스터 게이트는 함께 커플링되고 그리고 상기 다이오드의 캐소드인,
    안테나 효과를 감소시키기 위한 MOS 디바이스의 동작의 방법.
  22. 제 21 항에 있어서,
    상기 제 1 pMOS 트랜지스터 소스, 상기 제 1 pMOS 트랜지스터 드레인, 상기 제 2 pMOS 트랜지스터 소스 및 상기 제 2 pMOS 트랜지스터 드레인은 상기 제 1 pMOS 트랜지스터 게이트 및 상기 제 2 pMOS 트랜지스터 게이트에 의해 분리되는 적어도 3개의 별개의 영역들을 포함하는,
    안테나 효과를 감소시키기 위한 MOS 디바이스의 동작의 방법.
  23. 제 21 항에 있어서,
    상기 제 1 pMOS 트랜지스터 게이트 및 상기 제 1 nMOS 트랜지스터 게이트는 제 1 방향으로 연장되는 제 1 게이트 상호연결부로 형성되고, 그리고 상기 제 2 pMOS 트랜지스터 게이트 및 상기 제 2 nMOS 트랜지스터 게이트는 상기 제 1 방향으로 상기 제 1 게이트 상호연결부와 병렬로 연장되는 제 2 게이트 상호연결부로 형성되는,
    안테나 효과를 감소시키기 위한 MOS 디바이스의 동작의 방법.
  24. 안테나 효과를 감소시키기 위한 MOS(metal oxide semiconductor) 디바이스로서,
    드라이버 출력과 부하 입력 사이에 연장되는 상호연결부로부터 다이오드의 캐소드로 전류를 흐르게 하기 위한 수단; 및
    상기 다이오드의 캐소드로부터 상기 다이오드의 애노드로 상기 전류를 흐르게 하기 위한 수단을 포함하고,
    상기 다이오드는 제 1 nMOS(n-type MOS) 트랜지스터 소스, 제 1 nMOS 트랜지스터 드레인, 제 1 nMOS 트랜지스터 게이트 및 nMOS 트랜지스터 바디를 갖는 제 1 nMOS 트랜지스터를 포함하고, 상기 nMOS 트랜지스터 바디는 제 1 전압 소스에 커플링되고 그리고 상기 다이오드의 애노드이고, 상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인 및 상기 제 1 nMOS 트랜지스터 게이트는 함께 커플링되고 그리고 상기 다이오드의 캐소드인,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  25. 제 24 항에 있어서,
    상기 다이오드는 제 2 nMOS 트랜지스터 소스, 제 2 nMOS 트랜지스터 드레인, 제 2 nMOS 트랜지스터 게이트 및 nMOS 트랜지스터 바디를 갖는 제 2 nMOS 트랜지스터를 더 포함하고, 상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인, 상기 제 1 nMOS 트랜지스터 게이트, 상기 제 2 nMOS 트랜지스터 소스, 상기 제 2 nMOS 트랜지스터 드레인 및 상기 제 2 nMOS 트랜지스터 게이트는 함께 커플링되고 그리고 상기 다이오드의 캐소드인,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  26. 제 25 항에 있어서,
    상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인, 상기 제 2 nMOS 트랜지스터 소스 및 상기 제 2 nMOS 트랜지스터 드레인은 상기 제 1 nMOS 트랜지스터 게이트 및 상기 제 2 nMOS 트랜지스터 게이트에 의해 분리되는 적어도 3개의 별개의 영역들을 포함하는,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  27. 제 25 항에 있어서,
    상기 다이오드는,
    제 1 pMOS(p-type MOS) 트랜지스터 소스, 제 1 pMOS 트랜지스터 드레인, 제 1 pMOS 트랜지스터 게이트 및 pMOS 트랜지스터 바디를 갖는 제 1 pMOS 트랜지스터; 및
    제 2 pMOS 트랜지스터 소스, 제 2 pMOS 트랜지스터 드레인, 제 2 pMOS 트랜지스터 게이트 및 상기 pMOS 트랜지스터 바디를 갖는 제 2 pMOS 트랜지스터를 더 포함하고,
    상기 pMOS 트랜지스터 바디는 상기 제 1 전압 소스보다 높은 제 2 전압 소스에 커플링되고,
    상기 제 1 pMOS 트랜지스터 소스, 상기 제 1 pMOS 트랜지스터 드레인, 상기 제 2 pMOS 트랜지스터 소스 및 상기 제 2 pMOS 트랜지스터 드레인은 상기 제 2 전압 소스에 함께 커플링되고, 그리고
    상기 제 1 pMOS 트랜지스터 게이트, 상기 제 2 pMOS 트랜지스터 게이트, 상기 제 1 nMOS 트랜지스터 소스, 상기 제 1 nMOS 트랜지스터 드레인, 상기 제 1 nMOS 트랜지스터 게이트, 상기 제 2 nMOS 트랜지스터 소스, 상기 제 2 nMOS 트랜지스터 드레인 및 상기 제 2 nMOS 트랜지스터 게이트는 함께 커플링되고 그리고 상기 다이오드의 캐소드인,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  28. 제 27 항에 있어서,
    상기 제 1 pMOS 트랜지스터 소스, 상기 제 1 pMOS 트랜지스터 드레인, 상기 제 2 pMOS 트랜지스터 소스 및 상기 제 2 pMOS 트랜지스터 드레인은 상기 제 1 pMOS 트랜지스터 게이트 및 상기 제 2 pMOS 트랜지스터 게이트에 의해 분리되는 적어도 3개의 별개의 영역들을 포함하는,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  29. 제 27 항에 있어서,
    상기 제 1 pMOS 트랜지스터 게이트 및 상기 제 1 nMOS 트랜지스터 게이트는 제 1 방향으로 연장되는 제 1 게이트 상호연결부로 형성되고, 그리고 상기 제 2 pMOS 트랜지스터 게이트 및 상기 제 2 nMOS 트랜지스터 게이트는 상기 제 1 방향으로 상기 제 1 게이트 상호연결부와 병렬로 연장되는 제 2 게이트 상호연결부로 형성되는,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
  30. 제 24 항에 있어서,
    상기 상호연결부는 상기 드라이버 출력과 상기 부하 입력 사이에서만 하나의 금속층 상에서 연장되는,
    안테나 효과를 감소시키기 위한 MOS 디바이스.
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