CN107750395A - 用于高密度天线保护二极管的电路和布图 - Google Patents

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Abstract

提供了一种用于减小天线效应的MOS器件。MOS器件包括二极管，包含第一nMOS晶体管，具有第一nMOS晶体管源极、第一nMOS晶体管漏极、第一nMOS晶体管栅极和nMOS晶体管本体。nMOS晶体管本体耦合至第一电压源并且是二极管的阳极。第一nMOS晶体管源极、第一nMOS晶体管漏极和第一nMOS晶体管栅极耦合在一起并且是二极管的阴极。MOS器件进一步包括延伸在驱动区输出端和负载输入端之间的互连。互连耦合至二极管的阴极。互连可以延伸在仅在驱动区输出端和负载输入端之间的一个金属层上。

Description

用于高密度天线保护二极管的电路和布图
相关申请的交叉引用
本申请要求享有2015年6月19日提交的美国专利申请No.14/744,703的、主题为“CIRCUIT AND LAYOUT FOR A HIGH DENSITY ANTENNA PROTECTION DIODE”的优先权，该申请在此通过全文引用的方式将其内容并入本文。
技术领域
本公开总体涉及电路和布图构造，并且更特别地涉及用于高密度天线保护二极管的电路和布图。
背景技术
天线效应是可以由于等离子体诱导的栅极电介质损伤而在金属氧化物半导体(MOS)集成电路的制造期间引起良率和可靠性问题的效应。为了避免作为天线效应的结果的良率/可靠性问题，可以遵循一套天线规则。对该规则的违背可以称作天线违背。可以通过在栅极附近添加二极管以保护栅极的栅极电介质而避免天线违背。该二极管可以称作“天线二极管”。当前需要提供改进保护以避免天线违背并具有紧凑性布图的改进天线二极管。
发明内容
在本公开的一个方面中，提供了一种用于减小天线效应的MOS器件。MOS器件包括二极管和互连。二极管包括第一n型MOS(nMOS)晶体管，具有第一nMOS晶体管源极、第一nMOS晶体管漏极、第一nMOS晶体管栅极、以及nMOS晶体管本体。nMOS晶体管本体耦合至第一电压源并且是二极管的阳极。第一nMOS晶体管源极、第一nMOS晶体管漏极、和第一nMOS晶体管栅极耦合在一起并且是二极管的阴极。互连延伸在驱动器输出端与负载输入端之间。互连耦合至二极管的阴极。
在本公开的一个方面中，MOS二极管包括p型MOS(pMOS)晶体管和nMOS晶体管。pMOS晶体管具有pMOS晶体管源极、pMOS晶体管漏极、pMOS晶体管栅极、和pMOS晶体管本体。pMOS晶体管漏极、pMOS晶体管源极和pMOS晶体管本体耦合在一起并且耦合至第一电压源。nMOS晶体管具有nMOS晶体管源极、nMOS晶体管漏极、nMOS晶体管栅极、和nMOS晶体管本体。nMOS晶体管本体耦合至第二电压源并且是二极管的阳极。第二电压源低于第一电压源。nMOS晶体管栅极、nMOS晶体管源极、nMOS晶体管漏极和pMOS晶体管栅极耦合在一起并且是二极管的阴极。
附图说明
图1A是用于说明天线效应和天线违背的示意图。
图1B是用于说明用于避免天线违背的第一方案的示意图。
图1C是用于说明用于避免天线违背的第二方向的示意图。
图2是用于天线二极管的电路图。
图3是图2的天线二极管的单元布图。
图4是用于示例性天线阳极的电路图。
图5是图4的示例性天线二极管的示例性单元布图。
图6是图4和图5的示例性天线二极管的示例性方法的流程图。
具体实施方式
结合附图以下阐述的详细说明书意在作为各个配置的说明并且并非意在仅代表其中可以实施在此所述概念的配置。详细说明书为了提供对各个概念的全面理解的目的而包括具体细节。然而，对于本领域技术人员将明显的是可以不采用这些具体细节而实践这些概念。在一些情形中，以方框图形式示出广泛已知的结构和部件以便于避免模糊这些概念。将在以下详细说明书中描述设备和方法并且可以由各种组块、模块、部件、电路、步骤、工艺、算法、元件等在附图中示出。
标准单元是可以采用数字逻辑实施的集成电路。专用集成电路(ASIC)诸如芯片上系统(SoC)装置可以包含数千至数百万个标准单元。减小ASICs的大小/占地面积是有利的。如上文所述，天线效应是可以由于等离子诱导栅极电介质损伤而在MOS集成电路的制造期间引起良率和可靠性问题的效应。为了避免作为天线效应结果的良率/可靠性问题，可以遵循一套天线规则。这些规则的违背可以称作天线违背。可以通过在栅极附近添加二极管以保护栅极的栅极电介质而避免天线违背。添加天线二极管以避免天线违背增加了包括这些天线二极管的ASICs的占地面积。因此，需要具有紧凑性布图而同时提供改进的保护以用于避免天线违背的天线二极管。
图1A是用于说明天线效应和天线违背的示意图100。图1B是用于说明用于避免天线违背的第一方案的示意图130。图1C是用于说明用于避免天线违背的第二方案的示意图160。参照图1A，网络可以包括驱动器(源极/漏极扩散区域)(也称作驱动器输出)104和负载(栅极)(也称作负载输入)102。源极/漏极扩散区域104可以通过金属一(M1)层互连108、金属二(M2)层互连110、M1层互连106、以及用于互连源极/漏极扩散区域104、栅极102和互连106、108、110的通孔(V0，V1)而耦合至栅极102。在网络的制造/构造过程期间，在栅极102耦合至源极/漏极扩散区域104之前，可以在M1层互连106上构建(例如通过刻蚀工艺)电压。M1层互连106上电压可以高于通常提供至栅极102的电压。比提供至栅极102的额定电压更高可以使得紧贴栅极下方的栅极电介质击穿。该过程可以称作栅极电介质击穿。如果栅极电介质是二氧化硅，该过程可以称作栅极氧化物击穿。参照图1B，可以通过缩短M1层互连106而避免天线违背。已缩短的M1层互连106不太可能在制造/构造过程期间收集电荷。参照图1C，备选地，可以通过将二极管112(在此称作“天线二极管”)耦合至M1层互连106而避免天线违背。天线二极管112被配置为仅在比提供至栅极102的额定电压较高的电压下、但是在比引起对栅极电介质损伤所需的电压较低的电压下传导电流。例如，如果提供至栅极的额定电压是Vdd并且栅极电介质开始在VB下击穿，则可以配置天线二极管112以当跨越天线二极管112的电压V是Vdd<V<VB时传导电流。尽管天线二极管112的添加的确防止了天线违背，但是天线二极管112的确添加电容至网络，并且增加了包括这些天线二极管112的ASIC的占地面积。因此，具有紧凑性布局和最小电容的天线二极管单元将是有益的。
图2是用于天线二极管的电路图200。天线二极管由nMOS晶体管202形成。nMOS晶体管202的栅极204连接至nMOS晶体管202的源极206，并且栅极/源极204/206连接至Vss。当天线二极管在单元(例如标准单元)中时，对应的pMOS晶体管212被断开并且不可操作。具体地，pMOS晶体管212的漏极218连接至pMOS晶体管212的源极216，并且漏极/源极218/216连接至Vdd。pMOS晶体管的栅极214可以浮置。nMOS晶体管202的漏极208是阴极，并且nMOS晶体管202的源极/栅极206/204是阳极。天线二极管的阴极可以耦合至互连(例如互连106)以减小在耦合至互连的栅极的栅极电介质上的天线效应。
图3是图2的天线二极管的单元布局。如图3中所示，pMOS栅极互连中的每一个是浮置的，并且pMOS源极/漏极连接至Vdd，并且因此pMOS晶体管在天线二极管单元内是不可操作的。天线二极管单元包括nMOS晶体管302、nMOS晶体管304、nMOS晶体管306、以及nMOS晶体管308。nMOS晶体管304、306、308的栅极互连(也称作“多晶硅”互连)316、320、324分别由金属POLY(MP)层互连350连接在一起。栅极316、320、324通过切割多晶硅掩模340而与pMOS晶体管分离，这在制造处理期间切割了栅极互连316、320、324。nMOS晶体管308的源极326耦合至Vss。nMOS晶体管304、306的源极318也耦合至Vss。nMOS晶体管306、308的漏极322由M1层互连360而耦合至nMOS晶体管304的漏极314。M1层互连360也耦合至nMOS晶体管302的扩散区域310。具体地，金属扩散(MD)层互连接触每个漏极310、314、322，并且M1层互连360耦合至每个MD层互连。nMOS晶体管的栅极312是浮置的。在图3的天线二极管单元中，扩散区域310、314、322用作天线二极管的漏极。天线二极管单元的输入端(阴极)耦合至互连370。输出端(阳极)是Vss。
图3的天线二极管单元具有六个栅格的宽度。以下参照图4、图5提供具有较小宽度的天线二极管单元，这提供了改进的天线保护。
图4是说明了示例性天线二极管的电路图400。天线二极管包括pMOS晶体管402和nMOS晶体管412。pMOS晶体管402的漏极408、源极406和本体410均连接在一起并连接至Vdd。pMOS晶体管402的栅极404耦合至nMOS晶体管的栅极414。nMOS晶体管的源极416和漏极418耦合在一起并耦合至在pMOS晶体管栅极404与nMOS晶体管栅极414之间的公共栅极连接。nMOS晶体管的本体420耦合至Vss。天线二极管的输入端(阴极)是在源极416、漏极418、pMOS晶体管栅极404、以及nMOS晶体管栅极414之间的公共连接。天线二极管的阴极可以耦合至互连(例如互连106)以减小在耦合至互连的栅极的栅极电介质上的天线效应。输出端(阳极)是Vss。
图5是图4的示例性天线二极管的示例性单元布局。如图5中所示，天线二极管单元包括pMOS晶体管502、pMOS晶体管504、nMOS晶体管520、和nMOS晶体管522。pMOS晶体管502、504的扩散区域506、510、514中的每一个耦合至Vdd。对于pMOS晶体管502而言，源极/漏极506/510可以视作是可互换的。对于pMOS晶体管504而言，源极/漏极510/514可以视作是可互换的。nMOS晶体管520、522的扩散区域524、528、532中的每一个由M1层互连540相互耦合。具体地，MD层互连接触扩散区域524、528、532中的每一个，并且M1层互连540耦合至每个MD层互连。对于nMOS晶体管520而言，源极/漏极524/528可以视作是可互换的。对于nMOS晶体管522而言，源极/漏极528/532可以视作是可互换的。pMOS晶体管502的栅极508和nMOS晶体管520的栅极526由相同的栅极互连形成，并且pMOS晶体管504的栅极512和nMOS晶体管522的栅极530由相同栅极互连形成。栅极互连508/526和512/530沿第一方向延伸并且由MP层互连550耦合在一起，其沿与第一方向正交的第二方向延伸。MP层互连550耦合至M1层互连540。就此而言，nMOS晶体管520、522的栅极互连508/526、栅极互连512/530以及源极/漏极均连接在一起。用于nMOS晶体管520、522的本体连接被连接至Vss，如上文所述。天线二极管单元的输入端(阴极)可以耦合至M1层互连540或MP层互连550。输出端(阳极)是Vss。
可以由以下等式确定由天线二极管所提供的天线保护的量：
金属面积/(栅极氧化物面积+2*RX天线面积)＝1500。
图3的天线二极管单元具有六个栅格的宽度。假设图3的天线二极管的接收(RX)天线面积是0.01411um2。阴极并未连接至任何栅极互连，因此栅极氧化物面积是0。根据以上等式，图3的天线二极管可以保护近似42.33um2的金属面积，如果耦合至天线二极管的阴极的M1层互连宽度为32nm，这将允许M1层互连具有1323um的最大长度。同样，图2、图3的天线二极管可以提供天线保护以/防止在高达长度1323um的M1层互连上的天线违背。
图5的天线二极管单元具有三个栅格的单元宽度，并且因此面积比图3的天线二极管单元小50％。假设图5的天线二极管的RX天线面积是0.0132um2。阴极连接至两个栅极互连。假设栅极氧化物面积是0.0123um2。根据以上等式，图5的天线二极管可以保护近似58.1um2的金属面积，这比可以由图3的天线二极管所保护的金属面积大37％。如果耦合至图5的天线二极管的阴极的M1层互连宽度为32nm，图5的天线二极管将允许M1层互连具有1816um的最大长度。就此而言，图4、图5的天线二极管可以提供天线保护以/防止在高达长度1816um的M1层互连上的天线违背。
如上文所述，图5的天线二极管具有图3的天线二极管的占地面积的一半(面积小于其50％)。此外，图5的天线二极管提供了比图3的天线二极管大37％的天线保护。进一步，图5的天线二极管也具有基本上显著减小的泄漏电流，其仅为图3的天线二极管的泄漏电流的20％。出于对面积、天线保护和泄漏电流的益处的交换，图5的天线二极管与图3的天线二极管相比由于栅极连接而具有增加的输入电容(36％)。增加的输入电容可以减缓天线二极管所连接的网络。然而，因为总的输入电容仍然相对较小，因此输入电容的增加可以是可忽略的。例如，图3的天线二极管可以具有0.64fF的输入电容，以及图5的天线二极管可以具有0.83fF的输入电容。额外的0.22fF是相对较小的并且具有可忽略的效应。
图6是图4和图5的示例性天线二极管的示例性方法的流程图600。在602处，电流从在驱动器输出端和负载输入端之间延伸的互连流动至二极管的阴极。在604处，电流从二极管的阴极流动至二极管的阳极。二极管包括第一nMOS晶体管，具有第一nMOS晶体管元件、第一nMOS晶体管漏极、第一nMOS晶体管栅极、以及nMOS晶体管本体。nMOS晶体管本体耦合至第一电压源并且是二极管的阳极。第一nMOS晶体管源极、第一nMOS晶体管漏极以及第一nMOS晶体管栅极耦合在一起并且是二极管的阴极。
再次参照图1C、图4和图5，用于减小天线效应的MOS器件包括二极管112，二极管112包括第一nMOS晶体管412，具有第一nMOS晶体管源极416、第一nMOS晶体管漏极418、第一nMOS晶体管栅极414、和nMOS晶体管本体420。nMOS晶体管本体420耦合至第一电压源Vss并且是二极管112的阳极。第一nMOS晶体管源极416、第一nMOS晶体管漏极418、和第一nMOS晶体管栅极414耦合在一起并且是二极管112的阴极。MOS器件进一步包括延伸在驱动器输出端104和负载输入端102之间的互连106。互连106耦合至二极管112的阴极。在一个配置中，互连106延伸在仅在驱动器输出端和负载输入端之间的一个金属层(例如M1层)上。
在一个配置中，二极管112进一步包括第二nMOS晶体管，具有第二nMOS晶体管源极、第二nMOS晶体管漏极、第二nMOS晶体管栅极、以及nMOS晶体管本体。第一nMOS晶体管源极、第一nMOS晶体管漏极、第一nMOS晶体管栅极、第二nMOS晶体管源极、第二nMOS晶体管漏极、以及第二nMOS晶体管栅极耦合在一起并且是二极管的阴极。例如，参照图5，第一nMOS晶体管可以是nMOS晶体管520、并且第二nMOS晶体管可以是nMOS晶体管522，或者第一nMOS晶体管可以是nMOS晶体管522、并且第二nMOS晶体管可以是nMOS晶体管520。在一个配置中，扩散区域528可以视作是nMOS晶体管520、522的源极，并且扩散区域524、532可以视作分别是nMOS晶体管520、522的漏极。在另一配置中，扩散区域524、532可以视作分别是nMOS晶体管520、522的源极，以及扩散区域528可以视作是nMOS晶体管520、522的漏极。清楚的，第一nMOS晶体管源极、第一nMOS晶体管漏极、第一nMOS晶体管栅极、第二nMOS晶体管源极、第二nMOS晶体管漏极、和第二nMOS晶体管栅极均耦合在一起并且是二极管的阴极。
在一个配置中，第一nMOS晶体管源极、第一nMOS晶体管漏极、第二nMOS晶体管源极、和第二nMOS晶体管漏极占据了由第一和第二nMOS晶体管栅极526、530所分离的至少三个分离区域524、528、532。
在一个配置中，MOS器件进一步包括第一pMOS晶体管，具有第一pMOS晶体管源极、第一pMOS晶体管漏极、第一pMOS晶体管栅极、和pMOS晶体管本体；并且包括第二pMOS晶体管，具有第二pMOS晶体管源极、第二pMOS晶体管漏极、第二pMOS晶体管栅极、和pMOS晶体管本体。例如，第一pMOS晶体管可以是pMOS晶体管502，并且第二pMOS晶体管可以是pMOS晶体管504，或者第一pMOS晶体管可以是pMOS晶体管504并且第二pMOS晶体管可以是pMOS晶体管502。pMOS晶体管本体耦合至比第一电压源Vss较高的第二电压源Vdd。第一pMOS晶体管源极、第一pMOS晶体管漏极、第二pMOS晶体管源极和第二pMOS晶体管漏极一起耦合至第二电压源Vdd。第一pMOS晶体管栅极、第二pMOS晶体管栅极、第一nMOS晶体管源极、第一nMOS晶体管漏极、第一nMOS晶体管栅极、第二nMOS晶体管源极、第二nMOS晶体管漏极和第二nMOS晶体管栅极耦合在一起并且是二极管的阴极。
在一个配置中，第一pMOS晶体管源极、第一pMOS晶体管漏极、第二pMOS晶体管源极和第二pMOS晶体管漏极占据了由第一和第二pMOS晶体管栅极508、512所分离的至少三个分离区域506、510、514。
在一个配置中，第一pMOS晶体管栅极和第一nMOS晶体管栅极由沿第一方向延伸的第一栅极互连形成，并且第二pMOS晶体管栅极和第二nMOS晶体管栅极由平行于沿第一方向的第一栅极互连而延伸的第二栅极互连形成。例如，栅极508/526由相同的栅极互连形成，并且栅极512/530由相同的栅极互连形成。在一个配置中，第一pMOS晶体管栅极和第二pMOS晶体管栅极与沿正交于第一方向的第二方向延伸的MP层互连550耦合在一起。
在一个配置中，第一nMOS晶体管源极、第一nMOS晶体管漏极、第二nMOS晶体管源极、和第二nMOS晶体管漏极由M1层互连540耦合至第一nMOS晶体管栅极、第二nMOS晶体管栅极、第一pMOS晶体管栅极和第二pMOS晶体管栅极。
再次参照图1C、图4和图5，MOS二极管包括pMOS晶体管402，具有pMOS晶体管源极406、pMOS晶体管漏极408、pMOS晶体管栅极404、和pMOS晶体管本体410。pMOS晶体管漏极408、pMOS晶体管源极406和pMOS晶体管本体410耦合在一起并耦合至第一电压源Vdd。MOS二极管进一步包括nMOS晶体管412，具有nMOS晶体管源极416、nMOS晶体管漏极418、nMOS晶体管栅极414和nMOS晶体管本体420。nMOS晶体管本体耦合至第二电压源Vss并且是二极管的阳极。第二电压源Vss低于第一电压源Vdd。nMOS晶体管栅极414、nMOS晶体管源极416、nMOS晶体管漏极418和pMOS晶体管栅极404耦合在一起并且是二极管的阴极。
在一个配置中，nMOS晶体管412包括第一nMOS晶体管520和第二nMOS晶体管522。第一nMOS晶体管520具有第一nMOS晶体管源极(524和528)、第一nMOS晶体管漏极(524和528)、和第一nMOS晶体管栅极526。第二nMOS晶体管522具有第二nMOS晶体管源极(528和532)、第二nMOS晶体管漏极(528和532)、和第二nMOS晶体管栅极530。在一个配置中，第一nMOS晶体管源极、第一nMOS晶体管漏极、第二nMOS晶体管源极和第二nMOS晶体管漏极占据了由第一nMOS晶体管栅极526和第二nMOS晶体管栅极530所分离的至少三个分离区域524、528、532。
在一个配置中，pMOS晶体管402包括第一pMOS晶体管502和第二pMOS晶体管504。第一pMOS晶体管502具有第一pMOS晶体管源极(506和510)、第一pMOS晶体管漏极(506和510)和第一pMOS晶体管栅极508。第二pMOS晶体管504具有第二pMOS晶体管源极(510和514)、第二pMOS晶体管漏极(510和514)、和第二pMOS晶体管栅极512。在一个配置中，第一pMOS晶体管源极、第一pMOS晶体管漏极、第二pMOS晶体管源极和第二pMOS晶体管漏极占据了由第一pMOS晶体管栅极508和第二pMOS晶体管栅极512所分离的至少三个分离区域506、510、514。
在一个配置中，第一pMOS晶体管栅极508和第一nMOS晶体管栅极526由沿第一方向延伸的第一栅极互连58/526形成，并且第二pMOS晶体管栅极512和第二nMOS晶体管栅极530由平行于沿第一方向的第一栅极互连而延伸的第二栅极互连512/530形成。在一个配置中，第一pMOS晶体管栅极508和第二pMOS晶体管栅极512与沿正交于第一方向的第二方向延伸的MP层互连550耦合在一起。在一个配置中，第一nMOS晶体管源极、第一nMOS晶体管漏极、第二nMOS晶体管源极和第二nMOS晶体管漏极由M1层互连540耦合至第一nMOS晶体管栅极、第二nMOS晶体管栅极、第一pMOS晶体管栅极和第二pMOS晶体管栅极。
在一个配置中，提供了一种用于减小天线效应的MOS器件。MOS器件包括用于将电流从在驱动器输出端和负载输入端之间延伸的互连流动至二极管阴极的装置。该装置可以是互连106。MOS器件进一步包括用于将电流从二极管阴极流动至二极管阳极的装置。该装置在图4、图5的天线二极管中。二极管包括第一nMOS晶体管，具有第一nMOS晶体管源极、第一nMOS晶体管漏极、第一nMOS晶体管栅极和nMOS晶体管本体。nMOS晶体管本体耦合至第一电压源并且是二极管的阳极。第一nMOS晶体管源极、第一nMOS晶体管漏极和第一nMOS晶体管栅极耦合在一起并且是二极管的阴极。
应该理解的是在所公开方法过程中具体顺序或层级是示例性方案的示意说明。基于设计优选，应该理解的是可以重新设置方法中具体顺序或层级。进一步，可以组合或省略一些步骤。所附方法权利要求以样本顺序展示了各个步骤的要素，并且并非意在限定于所展示的具体顺序或层级。
提供之前说明书以使得本领域任何技术人员实施在此所述的各个一个方面。对于这些一个方面的各种修改将对于本领域技术人员是显而易见的，并且在此所限定的普通原理可以适用于其他一个方面。因此，权利要求并非意在限定于在此所示的一个方面，而是应该符合与权利要求一致的全部范围，其中对于单数形式要素的参考并非意在意味着“一个且仅一个”，除非明确如此申明，而是相反地意味着“一个或多个”。词语“示例性”在此用于意味着“用作示例、实例或说明”。在此描述为“示例性”的任何一个方面不必构造为在其他一个方面之上优选或有利的。除非另外明确规定，术语“一些”涉及一个或多个。组合诸如“A、B、或C的至少一个”、“A、B、和C的至少一个”以及“A、B、C、或其任意组合”包括A、B、和/或C的任意组合，并且可以包括多个A、多个B或多个C。具体地，组合诸如“A、B、或C的至少一个”、“A、B、和C的至少一个”以及“A、B、C、或其任意组合”可以是仅A、仅B、仅C、A和B、A和C、B和C、或者A和B和C，其中任何这种组合可以包含A、B或C的一个或多个组元。术语“连接”意味着“直接地连接”。术语“耦合”意味着“连接”或通过其他元件“间接地连接”。通过参考明确地在此包括对于本领域技术人员已知或稍后变为已知的、对于遍及本公开所述各个一个方面的要素的所有结构和功能上的等价形式，并且有意设计由权利要求所包含。此外，在此所公开的内容并非意在献给公众而不论本公开是否明确地陈述在权利要求中。权利要求的要素不必使用短语“用于……的装置”构造为装置加功能，除非明确地陈述该要素。

Claims (30)

1.一种用于减小天线效应的金属氧化物半导体(MOS)器件，包括：
二极管，包括第一n型MOS(nMOS)晶体管，具有第一nMOS晶体管源极、第一nMOS晶体管漏极、第一nMOS晶体管栅极和nMOS晶体管本体，所述nMOS晶体管本体耦合至第一电压源并且是所述二极管的阳极，其中所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极和所述第一nMOS晶体管栅极耦合在一起并且是所述二极管的阴极；以及
互连，延伸在驱动器输出端和负载输入端之间，所述互连耦合至所述二极管的阴极。
2.根据权利要求1所述的MOS器件，其中，所述二极管进一步包括第二nMOS晶体管，具有第二nMOS晶体管源极、第二nMOS晶体管漏极、第二nMOS晶体管栅极和所述nMOS晶体管本体，其中所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第一nMOS晶体管栅极、所述第二nMOS晶体管源极、所述第二nMOS晶体管漏极和所述第二nMOS晶体管栅极耦合在一起并且是所述二极管的所述阴极。
3.根据权利要求2所述的MOS器件，其中，所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第二nMOS晶体管源极和所述第二nMOS晶体管漏极包括由所述第一nMOS晶体管栅极和所述第二nMOS晶体管栅极所分离的至少三个分离区域。
4.根据权利要求2所述的MOS器件，进一步包括：
第一p型MOS(pMOS)晶体管，具有第一pMOS晶体管源极、第一pMOS晶体管漏极、第一pMOS晶体管栅极和pMOS晶体管本体；以及
第二pMOS晶体管，具有第二pMOS晶体管源极、第二pMOS晶体管漏极、第二pMOS晶体管栅极和pMOS晶体管本体，所述pMOS晶体管本体耦合至比所述第一电压源高的第二电压源，
其中所述第一pMOS晶体管源极、所述第一pMOS晶体管漏极、所述第二pMOS晶体管源极和所述第二pMOS晶体管漏极一起耦合至所述第二电压源，以及
其中所述第一pMOS晶体管栅极、所述第二pMOS晶体管栅极、所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第一nMOS晶体管栅极、所述第二nMOS晶体管源极、所述第二nMOS晶体管漏极和所述第二nMOS晶体管栅极耦合在一起并且是所述二极管的所述阴极。
5.根据权利要求4所述的MOS器件，其中，所述第一pMOS晶体管源极、所述第一pMOS晶体管漏极、所述第二pMOS晶体管源极、和所述第二pMOS晶体管漏极包括由所述第一pMOS晶体管栅极和所述第二pMOS晶体管栅极所分离的至少三个分离区域。
6.根据权利要求4所述的MOS器件，其中，所述第一pMOS晶体管栅极和所述第一nMOS晶体管栅极由沿第一方向延伸的第一栅极互连形成，以及所述第二pMOS晶体管栅极和所述第二nMOS晶体管栅极由平行于沿所述第一方向的所述第一栅极互连而延伸的第二栅极互连形成。
7.根据权利要求6所述的MOS器件，其中，所述第一pMOS晶体管栅极和所述第二pMOS晶体管栅极与沿正交于所述第一方向的第二方向延伸的金属POLY(MP)层互连耦合在一起。
8.根据权利要求4所述的MOS器件，其中，所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第二nMOS晶体管源极、和所述第二nMOS晶体管漏极由金属一(M1)层互连耦合至所述第一nMOS晶体管栅极、所述第二nMOS晶体管栅极、所述第一pMOS晶体管栅极和所述第二pMOS晶体管栅极。
9.根据权利要求1所述的MOS器件，其中，所述互连在仅在所述驱动器输出端和所述负载输入端之间的一个金属层上延伸。
10.一种金属氧化物半导体(MOS)二极管，包括：
p型MOS(pMOS)晶体管，具有pMOS晶体管源极、pMOS晶体管漏极、pMOS晶体管栅极和pMOS晶体管本体，其中所述pMOS晶体管漏极、所述pMOS晶体管源极和所述pMOS晶体管本体耦合在一起并且耦合至第一电压源；以及
n型MOS(nMOS)晶体管，具有nMOS晶体管源极、nMOS晶体管漏极、nMOS晶体管栅极和nMOS晶体管本体，所述nMOS晶体管本体耦合至第二电压源并且是所述二极管的阳极，所述第二电压源低于所述第一电压源，其中所述nMOS晶体管栅极、所述nMOS晶体管源极、所述nMOS晶体管漏极和所述pMOS晶体管栅极耦合在一起并且是所述二极管的阴极。
11.根据权利要求10所述的MOS二极管，其中，所述nMOS晶体管包括第一nMOS晶体管和第二nMOS晶体管，所述第一nMOS晶体管具有第一nMOS晶体管源极、第一nMOS晶体管漏极和第一nMOS晶体管栅极，所述第二nMOS晶体管具有第二nMOS晶体管源极、第二nMOS晶体管漏极和第二nMOS晶体管栅极。
12.根据权利要求11所述的MOS二极管，其中，所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第二nMOS晶体管源极和所述第二nMOS晶体管漏极包括由所述第一nMOS晶体管栅极和所述第二nMOS晶体管栅极所分离的至少三个分离区域。
13.根据权利要求11所述的MOS二极管，其中，所述pMOS晶体管包括第一pMOS晶体管和第二pMOS晶体管，所述第一pMOS晶体管具有第一pMOS晶体管源极、第一pMOS晶体管漏极和第一pMOS晶体管栅极，所述第二pMOS晶体管具有第二pMOS晶体管源极、第二pMOS晶体管漏极和第二pMOS晶体管栅极。
14.根据权利要求13所述的MOS二极管，其中，所述第一pMOS晶体管源极、所述第一pMOS晶体管漏极、所述第二pMOS晶体管源极和所述第二pMOS晶体管漏极包括由所述第一pMOS晶体管栅极和所述第二pMOS晶体管栅极所分离的至少三个分离区域。
15.根据权利要求13所述的MOS二极管，其中，所述第一pMOS晶体管栅极和所述第一nMOS晶体管栅极由沿第一方向延伸的第一栅极互连形成，以及所述第二pMOS晶体管栅极和所述第二nMOS晶体管栅极由平行于沿所述第一方向的所述第一栅极互连而延伸的第二栅极互连形成。
16.根据权利要求15所述的MOS二极管，其中，所述第一pMOS晶体管栅极和所述第二pMOS晶体管栅极与沿正交于所述第一方向的第二方向延伸的金属POLY(MP)层互连耦合在一起。
17.根据权利要求13所述的MOS二极管，其中，所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第二nMOS晶体管源极和所述第二nMOS晶体管漏极由金属一(M1)层互连耦合至所述第一nMOS晶体管栅极、所述第二nMOS晶体管栅极、所述第一pMOS晶体管栅极和所述第二pMOS晶体管栅极。
18.一种用于减小天线效应的金属氧化物半导体(MOS)器件的操作方法，包括：
将电流从在驱动器输出端和负载输入端之间延伸的互连流动至二极管的阴极；以及
将所述电流从所述二极管的阴极流动至所述二极管的阳极，所述二极管包括第一n型MOS(nMOS)晶体管，具有第一nMOS晶体管源极、第一nMOS晶体管漏极、第一nMOS晶体管栅极和nMOS晶体管本体，所述nMOS晶体管本体耦合至第一电压源并且是所述二极管的阳极，其中所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极和所述第一nMOS晶体管栅极耦合在一起并且是所述二极管的阴极。
19.根据权利要求18所述的方法，其中，所述二极管进一步包括第二nMOS晶体管，具有第二nMOS晶体管源极、第二nMOS晶体管漏极、第二nMOS晶体管栅极和所述nMOS晶体管本体，其中所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第一nMOS晶体管栅极、所述第二nMOS晶体管源极、所述第二nMOS晶体管漏极和所述第二nMOS晶体管栅极耦合在一起并且是所述二极管的阴极。
20.根据权利要求19所述的方法，其中，所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第二nMOS晶体管源极和所述第二nMOS晶体管漏极包括由所述第一nMOS晶体管栅极和所述第二nMOS晶体管栅极所分离的至少三个分离区域。
21.根据权利要求19所述的方法，其中，所述二极管进一步包括：
第一p型MOS(pMOS)晶体管，具有第一pMOS晶体管源极、第一pMOS晶体管漏极、第一pMOS晶体管栅极和pMOS晶体管本体；以及
第二pMOS晶体管，具有第二pMOS晶体管源极、第二pMOS晶体管漏极、第二pMOS晶体管栅极和所述pMOS晶体管本体，所述pMOS晶体管本体耦合至比所述第一电压源高的第二电压源，
其中所述第一pMOS晶体管源极、所述第一pMOS晶体管漏极、所述第二pMOS晶体管源极和所述第二pMOS晶体管漏极一起耦合至所述第二电压源，以及
其中所述第一pMOS晶体管栅极、所述第二pMOS晶体管栅极、所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第一nMOS晶体管栅极、所述第二nMOS晶体管源极、所述第二nMOS晶体管漏极和所述第二nMOS晶体管栅极耦合在一起并且是所述二极管的阴极。
22.根据权利要求21所述的方法，其中，所述第一pMOS晶体管源极、所述第一pMOS晶体管漏极、所述第二pMOS晶体管源极和所述第二pMOS晶体管漏极包括由所述第一pMOS晶体管栅极和所述第二pMOS晶体管栅极所分离的至少三个分离区域。
23.根据权利要求21所述的方法，其中，所述第一pMOS晶体管栅极和所述第一nMOS晶体管栅极由沿第一方向延伸的第一栅极互连形成，以及所述第二pMOS晶体管栅极和所述第二nMOS晶体管栅极由平行于沿所述第一方向的所述第一栅极互连而延伸的第二栅极互连形成。
24.一种用于减小天线效应的金属氧化物半导体(MOS)器件，包括：
用于将电流从在驱动器输出端和负载输入端之间延伸的互连流动至二极管的阴极的装置；以及
用于将所述电流从所述二极管的阴极流动至所述二极管的阳极的装置，所述二极管包括第一n型MOS(nMOS)晶体管，具有第一nMOS晶体管源极、第一nMOS晶体管漏极、第一nMOS晶体管栅极和nMOS晶体管本体，所述nMOS晶体管本体耦合至第一电压源并且是所述二极管的阳极，其中所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极和所述第一nMOS晶体管栅极耦合在一起并且是所述二极管的阴极。
25.根据权利要求24所述的MOS器件，其中，所述二极管进一步包括第二nMOS晶体管，具有第二nMOS晶体管源极、第二nMOS晶体管漏极、第二nMOS晶体管栅极和所述nMOS晶体管本体，其中所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第一nMOS晶体管栅极、所述第二nMOS晶体管源极、所述第二nMOS晶体管漏极和所述第二nMOS晶体管栅极耦合在一起并且是所述二极管的阴极。
26.根据权利要求25所述的MOS器件，其中，所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第二nMOS晶体管源极和所述第二nMOS晶体管漏极包括由所述第一nMOS晶体管栅极和所述第二nMOS晶体管栅极所分离的至少三个分离区域。
27.根据权利要求25所述的MOS器件，其中，所述二极管进一步包括：
第一p型MOS(pMOS)晶体管，具有第一pMOS晶体管源极、第一pMOS晶体管漏极、第一pMOS晶体管栅极和pMOS晶体管本体；以及
第二pMOS晶体管，具有第二pMOS晶体管源极、第二pMOS晶体管漏极、第二pMOS晶体管栅极和所述pMOS晶体管本体，所述pMOS晶体管本体耦合至比所述第一电压源较高的第二电压源，
其中所述第一pMOS晶体管源极、所述第一pMOS晶体管漏极、所述第二pMOS晶体管源极和所述第二pMOS晶体管漏极一起耦合至所述第二电压源，以及
其中所述第一pMOS晶体管栅极、所述第二pMOS晶体管栅极、所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第一nMOS晶体管栅极、所述第二nMOS晶体管源极、所述第二nMOS晶体管漏极和所述第二nMOS晶体管栅极耦合在一起并且是所述二极管的阴极。
28.根据权利要求27所述的MOS器件，其中，所述第一pMOS晶体管源极、所述第一pMOS晶体管漏极、所述第二pMOS晶体管源极和所述第二pMOS晶体管漏极包括由所述第一pMOS晶体管栅极和所述第二pMOS晶体管栅极所分离的至少三个分离区域。
29.根据权利要求27所述的MOS器件，其中，所述第一pMOS晶体管栅极和所述第一nMOS晶体管栅极由沿第一方向延伸的第一栅极互连形成，以及所述第二pMOS晶体管栅极和所述第二nMOS晶体管栅极由平行于沿所述第一方向的所述第一栅极互连而延伸的第二栅极互连形成。
30.根据权利要求24所述的MOS器件，其中，所述互连在仅在所述驱动器输出端和所述负载输入端之间延伸的一个金属层上。
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