CN101025535A - 液晶显示装置 - Google Patents

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Abstract

本发明的目的是提供一种数字电路，它具有：有被供给电源电位(VDD、VSS)的第1晶体管(32、33)的开关电路(31)；以及连接在被施加输入信号的输入端(IN)与第1晶体管的控制端子(栅)之间的校正电路(34、36)，并具有：连接在上述控制端子与输入端之间的电容(C2、C3)；被设置在该电容与上述控制端子之间的节点(N5、N6)与电源电位之间的、与第1晶体管有大致相同的阈值的被连接成二极管的第2晶体管(35、37)；以及与第2晶体管串联连接的开关(SW2、SW3)。

Description

液晶显示装置
本申请是下述申请的分案申请：
发明名称：配备了校正电路的数字电路及具有该数字电路的电子装置
国际申请日：2003年12月18日
申请号：200380107645.5
技术领域
本发明涉及使用了晶体管的数字电路。特别是，在输入信号的振幅小于电源电压的情况及相对于所使用的晶体管的阈值电压，电源电压不充分大的情况下，涉及用于校正输入信号的DC电平、实现恰当的电路工作的配备了校正电路的数字电路。
背景技术
以往，一直广泛使用采用了双极晶体管及场效应晶体管(FET)的倒相电路。在图36a中，示出采用了MOSFET作为晶体管的现有的CMOS倒相电路的典型的例子。该CMOS倒相电路200具有被串联连接在高电平电源电位VDD与低电平电源电位VSS之间的有阈值电压VTHP的P型MOSFET201和有阈值电压VTHN的N型MOSFET202(通常，VTHP为负，VTHN为正)。P型MOSFET201的源与高电平电源电位VDD连接，N型MOSFET201的源与低电平电源电位VSS连接。两MOSFET201、202的漏相互连接，其连接点N(节点)与输出端OUT连接。另外，这些MOSFET201、202的栅与施加其振幅在高电平输入电位VINH与低电平输入电位VINL之间的输入信号的输入端IN连接。再有，在本说明书中，除非特别说明，电路元件的“连接”就意味着“电连接”。
在图36b和图36c中示出了具有这样的结构的CMOS倒相电路200的通常的工作。再有，在图36b和36c中，为了表示MOSFET201、202的通/断状态，用开关的符号表示这些MOSFET201、202。如图36b所示，如果向输入端IN输入等于或高于从高电平电源电位VDD减去P型MOSFET的阈值电压的绝对值|VTHP|后的值的高电平输入电位VINH，则P型MOSFET201关断，N型MOSFET202导通，向输出端OUT供给大致等于低电平电源电位VSS的电位作为输出信号。另外，如图36c所示，如果向输入端IN输入等于或低于将N型MOSFET的阈值电压的绝对值|VTHN|加上低电平电源电位VSS后的值的低电平输入电位VINL，则P型MOSFET201导通，N型MOSFET202关断，向输出端OUT供给大致等于高电平电源电位VDD的电位作为输出信号。
但是，在例如从工作电压低的IC等供给输入信号的情况下，可发生以下问题。如图37a所示，在加到输入端IN的高电平输入电位VINH低于从高电平电源电位VDD减去P型MOSFET201的阈值电压的绝对值|VTHP|后的值的情况下，在P型MOSFET201中，栅·源间电压VGS(＝栅电位VG-源电位VS)＜-|VTHP|，不使P型MOSFET201关断，其结果是，两MOSFET201、202均为导通状态，向输出端OUT输出按P型MOSFET201与N型MOSFET202的导通状态电阻分压后的电位，不输出低电平电源电位VSS。同样，在加到输入端IN的低电平输入电位VINL高于N型MOSFET202的阈值电压的绝对值|VTHN|加上低电平电源电位VSS后的值的情况下，不使N型MOSFET202关断，两MOSFET201、202均为导通状态，不向输出端OUT输出高电平电源电位VDD。这样，在输入电位VINH、VINL与电源电位VDD、VSS之间的电平变得不同，确实不使倒相电路200的MOSFET201、202通·断，输出得不到所希望的值的情况下，产生无法驱动倒相电路200的后级的电路，或者这样的电路的工作变得不可靠的问题。另外，因为两MOSFET201、202同时导通，流过短路电流，故产生功耗增大的问题。
为了解决上述那样的问题，提出了在具有第1输入用倒相器和第2输出用倒相器的电平移位电路中，利用电容和偏置单元来变换从第1倒相器向第2倒相器输入的信号的DC电平(特开平9-172367号公报)。但是，在该电路中，因为连接在构成第2倒相器的各晶体管的栅与第1倒相器的输出之间DC电平变换用电容利用偏置单元总是与高电平电源电位或低电平电源电位连接，可产生这些电容的充放电对电路的动态特性给予恶劣影响(即招致电路工作速度的降低)，或者与这些电容的充放电相伴的功耗增大至无法忽视的程度这样的问题。另外，在晶体管的阈值电压有分散性的情况下，使各电容的静电电容与对应的晶体管一致是困难的，因此，还可产生DC电平变换用电容的两端的电压与对应的晶体管的阈值电压不匹配，无法准确地进行晶体管的通·断这样的问题。
另外，在图36a所示的倒相电路200中，在例如为抑制功耗而电源电压(VDD-VSS)小、电源电压相对于MOSFET201、202的阈值电压的绝对值不充分大的情况下，往往产生即使施加到输入端IN的输入信号的振幅与电源电压相同，还无法向MOSFET201、202流过充分的电流进行高速驱动这样的问题。这是因为对流过MOSFET的电流有贡献的不是栅·源间电压VGS，而是VGS-VTH的缘故。例如，在图36a的倒相电路200中，假定VDD＝3.3V，VSS＝0V(地)，P型MOSFET201的阈值电压VTHP＝-2V，N型MOSFET202的阈值电压VTHN＝3V，高电平输入电位VINH＝VDD＝3.3V，低电平输入电位VINL＝VSS＝0。在向输入端IN施加低电平输入电位VINL的情况下，在P型MOSFET201中，VGS-VTHP＝-3.3-(-2)＝-1.3V，P型MOSFET201导通，在N型MOSFET202中，VGS-VTHP＝0-3＝-3V，N型MOSFET202关断。此时，由于P型MOSFET202的阈值电压(-2V)的绝对值相对于电源电压(即输入信号的振幅)充分地小，可将VGS-VTHP的绝对值取得较大(1.3V)，问题不会发生。另一方面，在向输入端IN施加高电平输入电位VINH的情况下，在P型MOSFET201中，VGS-VTHP＝0-(-2)＝2V，P型MOSFET201关断，在N型MOSFET202中，VGS-VTHP＝3.3-3＝0.3V，N型MOSFET202导通，但由于VGS-VTHP非常小，小至0.3V，流过的电流变小，无法使N型MOSFET202高速地工作(导通)。不言而喻，如果增高电源电压和输入信号的振幅，则可使高速工作成为可能，但功耗也增大了。
发明内容
本发明就是为了解决上述那样的现有技术的问题的发明，本发明的主要目的在于，提供具有使用了晶体管的开关电路的数字电路，即根据电源电压、输入信号的振幅、晶体管的阈值电压的关系适当地校正输入信号，可实现最佳的电路工作的数字电路。
本发明的第2目的在于，提供具有使用了晶体管的开关电路的数字电路，即使在输入信号的振幅小于电源电压(高电平电源电位与低电平电源电位之差)的情况下，也可提供能可靠地使晶体管通断的数字电路。
本发明的第3目的在于，提供具有使用了晶体管的开关电路的数字电路，即使在输入信号的振幅小于电源电压的情况下，也可提供不使动态特性恶化、能可靠地使晶体管通断的数字电路。
本发明的第4目的在于，提供具有使用了晶体管的开关电路的数字电路，即使在输入信号的振幅小于电源电压的情况下，也可提供对与开关电路中所包含的晶体管的控制端子连接了的DC电平变换用电容充电到对应晶体管的与阈值电压对应的恰当的值、能使晶体管可靠地工作的数字电路。
本发明的第5目的在于，提供具有使用了晶体管的开关电路的数字电路，即使在电源电压相对于晶体管的阈值电压的绝对值不充分大的情况下，也可提供能让充分的电流流入晶体管使之高速工作的数字电路。
为了达到上述目的，根据本发明，提供一种数字电路，它是具有连接在输入端与输出端之间的开关电路，该开关电路具备第1端子、第2端子和控制端子，包含可通过改变控制端子对第1端子的电位来控制通/断的第1晶体管，对第1晶体管的第1端子，至少在通常工作中施加第1电源电位，第1晶体管的通/断状态可对上述输出端上的信号产生影响的数字电路，其特征在于：在通常工作中，振幅在用于关断第1晶体管的第1输入电位与用于接通第1晶体管的第2输入电位之间的输入信号被施加于输入端，该数字电路具有连接在输入端与第1晶体管的控制端子之间的校正电路，该校正电路具有：a)一个端子与输入端连接，另一端子与第1晶体管的控制端子连接的电容；以及b)在通常工作之前的设定工作中，具有用于确定设定蓄积在电容中的电荷使电容两端的电压达到规定的值用的导电路径的至少1个开关，在通常工作中，至少1个开关的状态以保存电容两端的电压的方式被设定。
按照这样的结构，在通常工作之前的设定工作中，根据电源电压、输入信号的振幅、第1晶体管的阈值电压等，恰当地设定电容两端的电压，从而可在通常工作中校正输入信号的DC电平，实现最佳的电路工作。在通常工作中，由于进行了开关的设定以便保持所设定的电容的两端的电压(或电荷)，故不担心电容对数字电路的动态特性产生恶劣影响(即，使工作速度降低)。直捷地说，因为电容与晶体管的寄生电容串联连接，使总电容降低，故可对动态特性的提高作出贡献。进而，由于没有必要频繁地进行设定工作，故伴随设定工作的功耗也仅用少许即可。
理想情况是，校正电路是具备第1端子、第2端子和控制端子，可通过改变控制端子对第1端子的电位来控制通/断的具有与第1晶体管相同的导电类型并且具有大致相同的阈值电压的第2晶体管，还具有该第2晶体管的第1端子与第1电源电位连接、该第2晶体管的第2端子与控制端子相互连接并且被连接在上述电容与第1晶体管的控制端子之间的节点上的第2晶体管，至少1个开关包含与第2晶体管串联连接的第1开关，在通常工作中，第1开关是关断的。
典型情况是，第1和第2晶体管由TFT构成，第1和第2晶体管的第1端子、第2端子和控制端子分别由源、漏和栅构成。作为电源电位供给高电源电位和低电源电位，当输入信号的振幅在高电平输入电位与低电平输入电位时，例如第1晶体管为P型MOSFET的情况下，可假定第1电源电位为高电平电源电位，第1输入电位为高电平输入电位。另外，当第1晶体管例如为N型MOSFET的情况下，可假定第1电源电位为低电平电源电位，第1输入电位为低电平输入电位。
按照本发明的一个最佳实施形态，即使在输入信号的振幅小于电源电压的情况下，为了可靠地使第1晶体管通断，也要进行设定工作。即，在设定工作中，在第1开关为导通的状态下，在第2晶体管关断之前向电容的一个端子施加大致等于第1输入电位的电位。此处，如第2晶体管关断，则意味着基本上关断，不一定必须完全关断(即流过第2晶体管的电流完全为零)，只要流过第2晶体管的电流变为充分的小即可。这样，在设定工作中，通过第2端子与控制端子相互连接了的(即连接成二极管的)第2晶体管，向连接在第1晶体管的控制端子与输入端之间的电容在第2晶体管关断之前或者在电流值变得非常小之前流过电流，以此可将电容充电成电容两端的电压成为反映了第1电源电位与第1输入电位之差和第1晶体管的阈值电压的恰当的电压。由此，在通常工作中，将充电后的电容的电压与输入信号相加，施加在第1晶体管的控制端子上，从而使第1晶体管可靠地通断成为可能。之所以能将第1晶体管的阈值电压反映为电容的电压，是因为第1晶体管的阈值电压与第2晶体管的阈值电压大体相等的缘故。再有，虽然希望第1晶体管与第2晶体管的阈值电压相等，但即便稍许不同，只要在设定工作中能将输入信号校正用的电容恰当地充电、使数字电路正常地工作即可。另外，在将FET用作晶体管的情况下，阈值电压虽然以N型为正，P型为负的情况居多，但阈值电压即使是除此以外的值，应用本发明也是可能的。
另外，最佳情况是，将整流元件与第2晶体管并联连接，而且使其正向成为与上述第2晶体管的正向相反的方向。由此，即使在将连接成二极管的第1晶体管反向偏置那样的电荷例如因噪声等而蓄积在电容内的情况下，在设定工作中使第1开关导通时，通过整流元件流过电流成为可能，可使电容两端的电压收敛成恰当的值。整流元件可以是例如由与第2晶体管相同导电类型的被连接成二极管的晶体管构成的整流元件。
另外，电容与第1晶体管的控制端子之间的节点经另一开关与不同于第1电源电位的电位连接，在设定工作之前通过使另一开关导通，可使节点的电位成为规定的电位。此处，规定的电位是，使节点的电位成为规定的电位后，在使另一开关关断的状态下所进行的设定工作中，在使第1开关导通时利用第1电源电位与规定的电位的电位差使第2晶体管导通那样的电位。通过这样做，例如即使在因噪声等而以不希望的方式使电荷滞留在电容内的情况下，在设定工作之前，通过将电容与第1晶体管的控制端子之间的节点的电位定为恰当的值，能可靠地进行设定工作，使电容两端的电压收敛成第1电源电位与第1输入电位之差和与第1晶体管的阈值电压对应的恰当的值。如将上述另一电位设定为与第1电源电位不同的第2电源电位，则由于能容易地提供另一电位，因而是合适的。
此外，电容的一个端子在经第2开关与输入端连接的同时，经第3开关与大致等于第1输入电位的电位连接，在通常工作中，第2开关是导通，第1和第3开关是关断的，在设定工作中，第2开关是关断，第1和第3开关是导通的。通过这样做，无需控制输入电位，仅通过转换开关就能容易地进行设定工作。另外，例如即使在具有极性不同的2个晶体管作为第1晶体管的情况下，这些晶体管的设定工作也可同时进行。
按照本发明的另一优选实施例，例如即使在电源电压低、电源电压相对于晶体管的阈值电压的绝对值不成分大的情况下，也有充分的电流流过晶体管，为了使高速工作进行，提供可进行设定工作的数字电路。在这样的数字电路中，电容与第1晶体管的控制端子之间的节点经第2开关与规定的电位连接。设定工作包含第1设定工作和第2设定工作，在第1设定工作中，在使第2开关导通的同时，向输入端施加第1输入电位，对电容充电，在第2设定工作中，通过向输入端施加第1输入电位，又使第2开关关断并且使第1开关导通，通过第2晶体管使电容放电。通过了第2晶体管的电容的放电在流过第2晶体管的电流基本上为零之前，即电容两端的电压成为大致等于第2晶体管的阈值电压之前进行。再有，上述规定的电位是第2设定工作中使第1开关导通时使第2晶体管导通那样的电位，例如可以是与第1电源电位不同的第2电源电位。另外，典型情况是，第1输入电位等于第1电源电位，第2输入电位等于第2电源电位。
如上所述，通过设定电容两端的电压，在通常工作中，在第1输入电位被施加到输入端时，第1晶体管的控制端子与第1端子的电位差变得等于第1晶体管的阈值电压，第1晶体管关断，在施加了第2输入电位时，电容两端的电压被重叠在第2输入电位上，以促进第1晶体管的导通，有足够的电流流到第1晶体管中，使之高速工作成为可能。
另外，电容的一个端子在经第3开关与输入端连接的同时，经第4开关与大致等于第1输入电位的电位连接，在通常工作中，第3开关是导通，第1、第2和第4开关是关断的，在第1设定工作中，第2和第4开关是导通，第3开关是关断的，在第2设定工作中，第2和第3开关是关断，第1和第4开关是导通的。通过这样做，无需控制输入电位，仅通过转换开关就能容易地进行设定工作。另外，例如即使在具有极性不同的2个晶体管作为第1晶体管的情况下，这些晶体管的设定工作也可同时进行。
开关电路可以取倒相电路、钟控倒相电路、NAND及NOR之类的逻辑电路，或者电平移位电路及传输门等各种形态。在倒相电路的情况下，可以是使用了晶体管和电阻的倒相电路，也可以是将使用相同极性的晶体管的一方连接成二极管使之作为电阻工作，或者还可以是使用了极性不同的2个MOSFET的CMOS倒相器。在钟控倒相电路的情况下，设置校正电路的晶体管无论是构成倒相器主体的晶体管，还是时钟信号同步用的晶体管，或者是这两者的晶体管均可。
上述开关(与连接成二极管的第2晶体管串联连接的第1开关等)无论是电开关还是机械开关，可控制电流的流动的任何一种开关均可。是晶体管也可，是二极管也可，是将它们组合在一起的逻辑电路也可。如果开关是由MOSFET等半导体元件构成的开关，则由于可用半导体工艺形成数字电路整体，从而是合适的。再有，在开关由晶体管构成的情况下，由于仅仅用作开关，故对晶体管的导电类型不特别加以限制。但是，在关断电流少的一方是所希望的情况下，希望采用关断电流少的一方的极性的晶体管。作为关断电流少的晶体管，有设置LDD区的晶体管等。另外，在作为开关工作的晶体管的源端子的电位接近于低电位侧电源(Vss、Vgnd、0V等)的状态下进行工作的情况下，希望采用n沟道型，反之，在源端子的电位接近于高电位侧电源(Vdd等)的状态下进行工作的情况下，希望采用p沟道型。为什么呢？这是因为可增大栅·源间电压的绝对值，作为开关可容易地工作的缘故。再有，也可采用n沟道型和p沟道型两者形成CMOS型的开关。
另外，为了防止因噪声等而以不希望的方式滞留在电容内的电荷在设定工作中产生恶劣影响，也可连接与电容并联的另一开关。通过在设定工作之前使该开关导通，可使滞留在电容内的电荷放电。
采用具有使用了上述那样的晶体管的开关电路的数字电路，可最佳地实现以集成电路及半导体显示装置为代表的各种半导体装置(或电子装置)。对这样的半导体装置来说，例如有将液晶显示装置、有机EL显示发光元件配备在各像素中的自发光型显示装置、DMD(数字微镜器件)、PDP(等离子体显示面板)、FED(场发射显示器)等，本发明的数字电路可用于这些驱动电路等中。通过将本发明的数字电路应用于使用玻璃基板而形成的半导体装置中，即使不用升压电路控制从IC输入的信号的振幅也可，从而可使半导体装置小型化，抑制装置本身的成本。
本发明的特征、目的和作用效果可通过参照附图来说明优选实施例而变得更加明白。
附图说明
图1是表示本发明的概略结构的方框图。
图2是表示基于本发明的数字电路的一个实施例的电路图。
图3a表示图2所示的数字电路的设定工作，图3b表示通常工作。
图4是表示基于本发明的数字电路的另一实施例的电路图。
图5是表示将本发明应用于CMOS倒相电路而形成的基于本发明的数字电路的另一实施例的电路图。
图6a和图6b表示图5所示的数字电路的设定工作
图7是表示分别用P型MOSFET38、N型MOSFET39实现了图5所示的开关SW2、SW3的数字电路的电路图。
图8是表示图5所示的数字电路的变形实施例的电路图。
图9是表示图5所示的数字电路的另一变形实施例的电路图。
图10是表示图5所示的数字电路的又一变形实施例的电路图。
图11a和图11b表示图10所示的数字电路中的初始化工作。
图12是表示作为MOSFET实现了图10所示的开关的数字电路的电路图。
图13是表示图5所示的数字电路的又一变形实施例的电路图。
图14是表示应用了本发明的钟控倒相电路的一个实施例的电路图。
图15是表示图14所示的钟控倒相电路的变形实施例的电路图。
图16是表示图14所示的基于本发明的钟控倒相电路的另一变形实施例的电路图。
图17是示意地表示在液晶显示器等中所使用的有源矩阵装置的驱动电路的主要部分，同时表示驱动电路的移位寄存器中的典型的单位电路的图。
图18是表示将本发明应用于图17所示的移位寄存器的单位电路中的左侧的钟控倒相器的实施例的电路图。
图19是表示图18所示的包含钟控倒相电路的移位寄存器的初始化、设定工作和通常工作中的各部的信号(电位)的时序图。
图20是表示图18所示的实施例的变形实施例的电路图。
图21是表示图20所示的包含钟控倒相电路的移位寄存器的初始化、设定工作和通常工作中的各部的信号(电位)的时序图。
图22是表示图18所示的钟控倒相器的另一实施例的电路图。
图23是表示图17所示的第1闩锁电路中的典型的单位电路的电路图。
图24是表示将本发明应用于图23所示的第1闩锁电路的钟控倒相器的实施例的电路图。
图25是表示图24所示的钟控倒相器的初始化工作、设定工作和通常工作中的各部的信号(电位)的时序图。
图26a示意性地表示回扫期间，图26b示意性地表示驱动停止期间。
图27是表示将本发明应用于构成NAND电路的晶体管的实施例的电路图。
图28是表示将本发明应用于构成NOR电路的晶体管的实施例的电路图。
图29是表示基于本发明的数字电路的又一变形实施例的电路图。
图30a和图30b表示图29所示的数字电路的设定工作。
图31a和图31b表示图29所示的数字电路的设定工作。
图32a和图32b表示图29所示的数字电路的通常工作。
图33是表示基于本发明的数字电路的又一变形实施例的电路图。
图34a和图34b表示图33所示的数字电路的设定工作。
图35是表示图33所示的数字电路的通常工作的电路图。
图36a是表示现有的CMOS倒相电路的典型的例子的电路图，图36b和图36c表示图36a所示的CMOS倒相电路的通常的工作。
图37a和图37b是说明图36所示的CMOS倒相电路的问题的图。
图38a～图38h是应用了本发明的电子装置的图。
具体实施方式
以下，参照附图说明本发明的优选实施例。
图1是表示基于本发明的数字电路的概略结构的方框图。如图所示，基于本发明的数字电路1具有开关电路2和校正电路3，该开关电路2具有连接在输入端IN与输出端OUT之间、根据施加于输入端的输入信号的值在输出端输出不同的信号(例如高电平电源电位VDD或低电平电源电位VSS)的MOSFET等的晶体管，该校正电路3被连接在输入端IN与开关电路2之间。
图2是表示基于本发明的数字电路的一个实施例的电路图。该数字电路10作为开关电路，具有由1个P型MOSFET11和电阻R1构成的倒相电路12。P型MOSFET11具有阈值电压VTHP，其源与高电平电源电位VDD连接，其漏经电阻R1与低电平电源电位VSS(例如地电位VGND)连接。作为P型MOSFET11的控制端子而工作的栅与施加振幅在高电平输入电位VINH与低电平输入电位VINL之间的输入信号的输入端IN连接，漏与电阻R1之间的节点N1与输出端OUT连接。
在P型MOSFET11的栅与输入端IN之间连接校正电路13。该校正电路13具有被连接在P型MOSFET11的栅与输入端IN之间的电容C1、具有与P型MOSFET11相同的P型并且具有大致相同的阈值电压VTHP的设定工作用的P型MOSFET14和开关SW1。P型MOSFET14的漏被连接在电容C1与P型MOSFET11的栅之间的节点N2上，其源经开关SW1与高电平电源电位VDD连接。开关SW1可以被设置在P型MOSFET14的漏与节点N2之间，也可以与P型MOSFET14串联连接。此外，P型MOSFET14的栅与漏连接，成为所谓的“二极管连接”。由此，P型MOSFET14的栅·源间电压VGS变得等于源·漏间电压VDS。
以下说明如此构成了的数字电路10的工作。再有，为了说明，在本实施例中，假定施加于输入端I N的输入信号的高电平输入电位VINH比从高电平电源电位VDD减去阈值电压的绝对值|VTHP|后的差值低(即，在现有电路中，输入信号为高电平输入电位VINH时P型MOSFET11不会关断那样的值)，低电平输入电位VINL等于地电位VGND(即，为使P型MOSFET11导通的充分低的值)。
首先，在设定工作中，如图3a所示，使开关导通，在该状态下，向输入端IN施加高电平输入电位VINH。由此，如图中的箭头所示，通过P型MOSFET14流过电流，电容C1被充电。如具有充分的时间，则电容C1两端的电压上升，由此，P型MOSFET11的栅·源间电压VGS的绝对值减小，最终，P型MOSFET14关断，电流停止。此时，电容C1两端的电压为VDD-VINH-|VTHP|。
这样，在设定工作中，在恰当地对电容C1充电后，在通常工作中，如图3b所示，使开关SW1关断，向输入端IN施加其振幅在高电平输入电位VINH与低电平输入电位VINL之间的输入信号。此时，因为开关SW1变为关断，保存蓄积在电容C1内的电荷，电容C1两端的电压保持恒定。从而，在向输入端IN施加了高电平输入电位VINH的情况下，电容C1两端的电压VDD-VINH-|VTHP|与此值相加，得到P型MOSFET11的栅电位为VDD-|VTHP|，栅·源间电压VGS＝-|VTHP|，从而能可靠地使P型MOSFET11关断，没有漏泄电流。由此，在输出端OUT输出地电位VGND。再有，设定工作在P型MOSFET14变得完全关断之前(即，流过P型MOSFET14的电流完全变为零之前)无需进行。即使只有微少电流流过P型MOSFET14，只要电容C1在通常工作中被充分地充电至可恰当地校正输入信号的程度(即，只要P型MOSFET14基本上被关断)，即使在该时刻结束设定工作，在实际工作方面也没有问题。
另一方面，在向输入端IN施加了低电平输入电位VINL的情况下，P型MOSFET11的栅电位低于向输入端IN施加了高电平输入电位VINH时，得到VGS＝-|VTHP|-(VINH-VINL)，从而，VGS＜-|VTHP|，P型MOSFET11成为导通状态，输出端OUT的电位大致为高电平电源电位VDD。再有，在电容C1相对于P型MOSFET11的栅电容不是充分大的情况下，输入电压(VINH、VINL)被电容C1和栅电容分压，就没有充分的电压施加在P型MOSFET11的栅上。因而，电容C1的大小希望在考虑到连接电容C1的P型MOSFET11等的晶体管的栅电容后确定。例如，希望假定电容C1为P型MOSFET11的栅电容的5倍以上的大小。
这样，在上述的实施例中，即使在高电平输入电位VINH低于作为第1电源电位的高电平电源电位VDD的情况下，对连接在构成倒相电路12的P型MOSFET11的栅与输入端IN之间的电容C1在设定工作中通过具有与P型MOSFET11大致相同的阈值电压并且被连接成二极管的设定工作用P型MOSFET14预先充电至恰当的电压，从而能使P型MOSFET11可靠地关断。按照本发明，由于无需另行设置升压装置，故对成本削减及装置的小型化作出贡献。另外，即使在向玻璃基板上形成了的数字电路输入来自IC的信号的情况下，也不用升压电路，可直接向数字电路输入信号。再有，在上述实施例中，即使在高电平输入电位VINH等于或大于高电平电源电位VDD的情况下，在设定工作中正因为没有对电容C1充电，故通常工作变为正常是可能的。在将这样的多个数字电路10用于例如液晶显示器或有机EL显示器的驱动装置的情况下，往往包含构成各倒相电路12的多个P型MOSFET11，例如因杂质浓度或沟道部分的结晶状态等不同致使这些阈值电压产生分散性。但是，按照本发明，通过使与各P型MOSFET11对应的校正电路13中所包含的被连接成二极管的P型MOSFET14的阈值电压与构成倒相电路12的P型MOSFET11大致相同，可对校正电路13中所包含的DC电平变换用电容C1充电，以供给与对应的P型MOSFET11的阈值电压一致的恰当的电压。这样，假定构成倒相电路12的P型MOSFET11与设定工作用P型MOSFET14的阈值电压大致相同，在实际的半导体电路中，可通过将这些MOSFET11、14相互接近地设置，使之不产生杂质浓度差等来实现。另外，在包含通过激光照射使沟道部分结晶的制造工序的情况下，如果利用相同脉冲的激光束点使P型MOSFET11和P型MOSFET14的沟道部分结晶，则由于可使阈值电压成为更接近的值，从而是所希望的。再有，为了使大致相等的阈值电压容易实现，最好使P型MOSFET11、14的沟道长度L及沟道宽度W等尺寸大致相同，但如果阈值电压大致相同，则也可以使P型MOSFET11与P型MOSFET14的尺寸不同。例如，为了抑制布局面积，可减小P型MOSFET14的沟道长度L及/或沟道宽度W。或者，也可增大P型MOSFET14的沟道宽度W，使之能在较短时间内进行设定工作。
另外，在上述实施例中，由于在通常工作中与连接成二极管的P型MOSFET14串联连接了的开关SW1成为关断状态，故在设定工作中蓄积在校正电路13的电容C1内的电荷被保存，不担心在通常工作中电容C1对数字电路10的动态特性产生恶劣影响(即，使工作速度降低)。直接地说，因为电容C1与P型MOSFET11的栅与漏或源之间所形成的寄生电容串联连接，使总电容降低，故可对动态特性的提高作出贡献。设定工作只要在蓄积在电容C1内的电荷漏泄，无法确保正常的工作之前进行即可，从而，由于也没有必要频繁地进行设定工作，故伴随设定工作的功耗也仅用少许即可。在与本数字电路10的输入侧连接的电路中，由于可降低工作电压(电源电压或信号电压)，从这一点看，也对抑制功耗作出贡献。
图4是表示包含使用了1个P型MOSFET作为开关电路的电平移位电路的基于本发明的数字电路的另一实施例的电路图。在本图中，对与图2相同的部分标以相同的符号而省略其详细的说明。图4的数字电路20具有与图2所示的数字电路大致相同的结构，但P型MOSFET11的漏与作为低电平电源电位VSS的地电位VGND连接，其源经电阻R1与高电平电源电位VDD连接，输出端OUT被连接在P型MOSFET11的源与电阻之间的节点N3上，由此形成电平移位电路21作为开关电路，在这一点上两图的数字电路是不同的。其说明予以省略，但在本实施例中，通过进行与上述实施例同样的设定工作，预先对电容C1恰当地充电，在通常工作中使P型MOSFET11可靠地通/断而没有误动作是可能的。在本例中，如果向输入端IN施加高电平输入电位VINH，则P型MOSFET11关断，在输出端OUT输出高电平电源电位VDD，如果施加低电平输入电位VINL，则P型MOSFET11导通，在输出端OUT输出低电平电源电位VSS。这样，可考虑根据晶体管的通/断状态对输出端OUT供给不同的信号那样的各种各样状态的开关电路，但要理解，为了可靠地进行开关电路中所包含的晶体管的通/断，将本发明应用于这些电路是可能的。
图5是表示基于本发明的数字电路的又一实施例，将本发明应用于CMOS倒相电路的例子的电路图。该数字电路30具有CMOS倒相电路31作为开关电路。CMOS倒相电路31与以往一样，具有串联连接在作为电源电位的高电平电源电位VDD与低电平电源电位VSS之间的、阈值电压为VTHP的P型MOSFET32和阈值电压为VTHN的N型MOSFET33。P型MOSFET32的源与高电平电源电位VDD连接，N型MOSFET33的源与低电平电源电位VSS(在本例中，为地电位VGND)连接。两MOSFET32、33的漏互相连接，其连接点(节点)N4与输出端OUT连接。另外，这些MOSFET32、33的栅共同连接在施加其振幅在高电平输入电位VINH与低电平输入电位VINL之间的输入信号的输入端IN上。
基于本发明，校正电路34被连接在P型MOSFET32的栅与输入端IN之间。该校正电路34与图2所示的实施例的校正电路13一样，具有被连接在P型MOSFET32的栅与输入端IN之间的电容C2、具有与P型MOSFET32相同的导电类型并且具有大致相同的阈值电压VTHP的设定工作用的P型MOSFET35和开关SW2。P型MOSFET35的漏被连接在电容C2与P型MOSFET32的栅之间的节点N5上，其源经开关SW2与高电平电源电位VDD连接。此外，P型MOSFET35的栅与漏连接，形成二极管连接。再有，开关SW2与图2的情况一样，只要与P型MOSFET35串联连接即可。
另外，校正电路36被连接在N型MOSFET33的栅与输入端IN之间。该校正电路36具有被连接在N型MOSFET33的栅与输入端IN之间的电容C3、具有与N型MOSFET33相同的导电类型并且具有大致相同的阈值电压VTHN的设定工作用的N型MOSFET37和开关SW3。N型MOSFET37的漏被连接在电容C3与N型MOSFET33的栅之间的节点N6上，其源经开关SW3与低电平电源电位VSS连接。此外，N型MOSFET37的栅与漏连接，形成二极管连接。再有，开关SW3被设置在N型MOSFET37与节点N6之间即可。
以下参照图6说明如此构成了的数字电路30的工作。再有，为了说明，假定施加于输入端IN的输入信号的高电平输入电位VINH比从VDD减去P型MOSFET32的阈值电压的绝对值|VTHP|后的差值低，低电平输入电位VINL比将N型MOSFET33的阈值电压的绝对值|VTHN|与低电平电源电位VSS(VGND)相加后的值高。
如图6a所示，在使开关SW2导通、使开关SW3关断的状态下，如果向输入端IN施加高电平输入电位VINH，则在箭头所示的方向，通过连接成二极管的P型MOSFET35流过电流，与P型MOSFET32的栅连接的电容C2被充电，当电容C2两端的电压变为VDD-VINH-|VTHP|时，P型MOSFET35关断，电流停止(P沟道设定工作)。接着，如图6b所示，在使开关SW2关断、使开关SW3导通的状态下，如果向输入端IN施加低电平输入电位VINL，则在箭头所示的方向，通过连接成二极管的N型MOSFET37流过电流，与N型MOSFET33的栅连接的电容C3被充电，当电容C3两端的电压变为VSS-VINL+|VTHN|时，N型MOSFET37关断，电流停止(N沟道设定工作)。
这样，在设定工作中，在恰当地对电容C2、C3充电后，在通常工作中，使开关SW2、SW3一并关断，向输入端IN施加其振幅在高电平输入电位VINH与低电平输入电位VINL之间的脉冲输入信号。此时，因为开关SW2、SW3变为关断，保存蓄积在电容C2、C3内的电荷，电容C2、C3两端的电压保持恒定。在向输入端IN施加了高电平输入电位VINH的情况下，得到P型MOSFET32的栅电位为VDD-|VTHP|，栅·源间电压VGS＝-|VTHP|，从而能可靠地使P型MOSFET32关断。此时，由于N型MOSFET33成为导通状态，在输出端OUT输出低电平电源电位VSS(地电位VGND)。另一方面，在向输入端IN施加了低电平输入电位VINL的情况下，得到N型MOSFET33的栅电位为VSS+|VTHN|，栅·源间电压VGS＝|VTHN|，从而能使N型MOSFET33关断。此时，由于P型MOSFET32成为导通状态，在输出端OUT输出高电平电源电位VDD。再有，设定工作即使不在P型MOSFET35、N型MOSFET37变得完全关断之前进行，在流过这些MOSFET35、37的电流变得充分地小的时刻(即，在MOSFET35、37基本上关断了的时刻)结束亦可。另外，在上述实施例中，在P型MOSFET35的设定工作后再进行N型MOSFET37的设定工作，但不限定于此顺序，不言而喻，先进行N型MOSFET137的设定工作亦可。
这样，即使在将本发明应用于构成CMOS倒相电路31的一对P型MOSFET32和N型MOSFET33的情况，在高电平输入电位VINH比高电平电源电位VDD低，低电平输入电位VINL比低电平电源电位VSS高的情况下，对连接在P型MOSFET32和N型MOSFET33的栅与输入端IN之间的电容C2、C3充电至与在设定工作中MOSFET32、33阈值电压和输入电位VINH、VINL与电源电位VDD、VSS之差一致的恰当的电压，能可靠地使P型和N型MOSFET32、33通/断，实现正确的电路工作。
图7是表示分别用P型MOSFET38、N型MOSFET39实现了图5所示的开关SW2、SW3的数字电路30的电路图。再有，在本图中，对与图5相同的部分标以相同的符号。P型MOSFET38的栅和N型MOSFET39的栅分别与P沟道控制信号线40、N沟道控制信号线41连接。在P沟道设定工作中，通过使这些控制信号线40、41的电位与例如低电平电源电位VSS相等并将低电平电源电位VSS加到P型MOSFET38和N型MOSFET39的栅上，在使P型MOSFET38成为导通状态的同时使N型MOSFET39成为关断状态，进而将高电平输入电位VINH加到输入端IN上。在N沟道设定工作中，使控制信号线40、41的电位与例如高电平电源电位VDD相等并将高电平电源电位加到P型MOSFET38和N型MOSFET39的栅上，在使P型MOSFET38成为关断状态的同时使N型MOSFET39成为导通状态，将低电平输入电位VINL加到输入端IN上。通过这些设定工作，如参照图6a、6b所作的说明那样，恰当地进行电荷对电容C2、C3的蓄积。在通常工作中，使P沟道控制信号线40的电位与高电平电源电位VDD相等，使N沟道控制信号线41的电位与低电平电源电位VSS，使P型MOSFET38和N型MOSFET39两者皆为关断状态。
再有，如图7中作为放大图所示，电容C2、C3可用在1个或多个MOSFET的栅与源和/或漏之间所形成的电容形成。再有，在连接作为电容用的MOSFET时，可在已充电时使MOSFET导通那样的(即形成沟道那样的)方向连接。例如，在用1个P型MOSFET连结的电容C2时，可将栅侧端子与输入端IN连接，将源/漏侧端子与P型MOSFET32的栅连接。另外，作为电容用的MOSFET的导电类型无论是N型还是P型，哪一种均可，但希望是阈值电压接近于0的一方。
在上述数字电路30中，虽然作为在设定工作前电容C2、C3上未蓄积电荷的情况进行了说明，但往往例如通过噪声等在电容C2、C3上蓄积电荷。通过这样的电荷，在设定工作之前，例如在要对电容C2、C3以图6b所示的极性充电至过大的情况下，在设定工作中即使使开关SW2、SW3导通，也不会使连接成二极管的MOSFET35、37导通，蓄积在电容C2、C3上的电荷(从而，电容C2、C3两端的电压)维持不变，往往无法使电容C2、C3两端的电压(或MOSFET35、37的栅电位)收敛于恰当的值。因此，在如此不希望的电荷蓄积在电容C2、C3上的情况下，希望采取措施将电容C2、C3两端的电压设定在恰当的值。
图8是表示图5所示的数字电路30的变形实施例的电路图，在本图中，对与图5相同的部分标以相同的符号而省略其详细的说明。在该数字电路30a中，与被连接成二极管的P型MOSFET35并联且以其正向为与P型MOSFET35的正向相反的方向的方式连接被连接成二极管的另一P型MOSFET42。同样，与被连接成二极管的N型MOSFET37并联且反向连接被连接成二极管的另一N型MOSFET43。由此，例如由于在设定工作前噪声等的影响，将被连接成二极管的P型和N型MOSFET35、37反向偏置而得到的电荷蓄积在电容C2、C3上的情况下，在设定工作中使开关SW2、SW3导通时可如图8中箭头所示那样流过电流，可使电容C2、C3两端的电压收敛在大致恰当的值。在被连接成二极管的MOSFET42、43的阈值电压分别等于MOSFET32、33的阈值电压VTHP、VTHN的情况下，P型MOSFET32的栅电位(即节点N5的电位)收敛于VDD+|VTHP|，N型MOSFET33的栅电位(即节点N6的电位)收敛于VSS+|VTHN|。也可以用二极管等另外的整流元件来代替被连接成二极管的MOSFET42、43。再有，与P型MOSFET35并联连接的被连接成二极管的MOSFET42也可以是N型。另外，与N型MOSFET37并联连接的被连接成二极管的MOSFET43也可以是P型。
图9是表示图5所示的数字电路30的另一变形实施例的电路图，在本图中，对与图5相同的部分标以相同的符号而省略其详细的说明。在该数字电路30b中，分别设置开关SW4、SW5与电容C2、C3并联。由此，即使例如由于噪声等的影响而有不希望的电荷蓄积在电容C2、C3上，在设定工作前可使开关SW4、SW5导通，使电容C2、C3放电。从而，在设定工作中使开关SW2、SW3导通时，被连接成二极管的MOSFET35、37可靠地导通，电容C2、C3被恰当地充电。
图10是表示图5所示的数字电路30的又一变形实施例的电路图，在本图中，对与图5相同的部分标以相同的符号而省略其详细的说明。在该数字电路30c中，P型MOSFET32的栅与电容C2之间的节点N5经开关SW6与低电平电源电位VSS连接，N型MOSFET33的栅与电容C3之间的节点N6经开关SW7与高电平电源电位VDD连接。
如图11a所示，在与P型MOSFET32的栅连接的电容C2的设定工作(P沟道设定工作)之前的初始化工作中，如果使开关SW6导通，则例如通过噪声等使不需要的电荷滞留在电容C2上，即使以不希望的方式增高P型MOSFET32的栅与电容C2之间的节点N5的电位，也可使节点N5的电位大致下降到低电平电源电位VSS。此时，最好使输入端IN的电位为高电平电源电位，但为低电平电源电位亦可。另外，开关SW2既可以是导通状态，又可以是关断状态，但在导通状态的情况下，如图中的虚线箭头所示，流过电流，由于难以使节点N5的电位下降至充分低的电位，故更希望是成为关断状态的一方。
同样，如图11b所示，在与N型MOSFET33的栅连接的电容C3的设定工作(N沟道设定工作)之前的初始化工作中，如果使开关SW7导通，则例如通过噪声等使不需要的电荷滞留在电容C3上，即使以不希望的方式降低N型MOSFET33的栅与电容C3之间的节点N6的电位，也可使节点N6的电位大致提高到高电平电源电位VDD。此时，最好使输入端IN的电位为低电平输入电位，但为高电平输入电位亦可。另外，开关SW3既可以是导通状态，又可以是关断状态，但在导通状态的情况下，如图中的虚线箭头所示，流过电流，由于难以使节点N6的电位提高至充分高的电位，故更希望是成为关断状态的一方。
在设定工作中，使开关SW6、SW7关断，如参照图6a和图6b所作的说明那样，使开关SW2或SW3导通。通过上述那样的初始化工作，在设定工作之前使节点N5、N6的电位成为恰当的值，从而在设定工作中使开关SW2、SW3导通时，可将被连接成二极管的MOSFET35、37正向偏置，使之可靠地导通，通过这些MOSFET35、37流过电流，对电容C2、C3恰当地充电。再有，在图10和11的实施例中，在初始化工作中将节点N5连接到低电平电源电位VSS，将节点N6连接到高电平电源电位VDD，但在初始化工作后的设定工作中，只要将被连接成二极管的MOSFET35、37正向偏置，使之导通，则与电源电位以外的其它电位连接亦可。但是，如果用电源电位，则可容易地确保这样的电位，因而是理想的。另外，在上述实施例中，虽然分别进行P沟道初始化工作和N沟道初始化工作，但通过使开关SW6、SW7同时导通，也可一次进行这两种初始化工作。
图12是表示作为MOSFET44、45、46、47实现了图10所示的开关SW2、SW3、SW6、SW7的数字电路30c的电路图。MOSFET44是
P型MOSFET，其栅与P沟道控制信号线48连接。MOSFET45是N型MOSFET，其栅与N沟道控制信号线49连接。MOSFET46是N型MOSFET，其栅与P沟道初始化信号线50连接。而且，MOSFET47是
P型MOSFET，其栅与N沟道初始化信号线51连接。通过恰当地控制控制信号线48、49和初始化信号线50、51的电位，可恰当地使MOSFET44～47通断，使上述那样的初始化、设定、通常工作得以进行。
图13是表示图5所示的数字电路30的又一变形实施例的电路图。在本图中，对与图5所示的部分相同的部分标以相同的符号而省略其详细的说明。在该数字电路30d中，在与电容C2的与P型MOSFET32的栅连接的端子相反一侧的端子经开关SW8与输入端IN连接的同时，经开关SW9与通常工作中加到输入端IN的输入信号的与高电平输入电位VINH大致相同的电位VH连接。同样，在与电容C3的与N型MOSFET33的栅连接的端子相反一侧的端子经开关SW10与输入端IN连接的同时，经开关SW11与通常工作中加到输入端IN的输入信号的与低电平输入电位VINL大致相同的电位VL连接。
在本实施例中，通过使开关SW2、SW3、SW9、SW11导通，使开关SW8、SW10关断，可同时进行电容C2、C3的设定工作，而且与输入端IN的电位无关。在通常工作中，使开关SW2、SW3、SW9、SW11关断，使开关SW8、SW10导通，向输入端IN施加其振幅在高电平/低电平输入电位VINH、VINL之间的输入信号。
可是，可知在CMOS倒相器中，通过将MOSFET与构成倒相器的P型和N型MOSFET串联连接，用时钟信号(或相位与之相反的时钟补信号等的同步信号)使这些MOSFET通/断，使倒相器的输出与时钟信号等的同步信号同步。将这样的倒相器称为钟控倒相器。将本发明应用于在钟控倒相器中与构成CMOS倒相器的P型和N型MOSFET串联连接了的时钟信号同步用MOSFET是可能的，在图14上示出了这样的实施例。
图14所示的钟控倒相电路(数字电路)60具有构成CMOS倒相器的P型和N型MOSFET61、62，这些MOSFET61、62的栅与输入端IN连接，输出端OUT与共同的漏连接。另外，P型MOSFET61的源经时钟同步用的P型MOSFET63与高电平电源电位VDD连接，N型MOSFET62的源经时钟同步用的N型MOSFET64与低电平电源电位VSS(在本例中为地电位VGND)连接。P型MOSFET63的栅与供给时钟补信号的时钟补信号线65连接，N型MOSFET64的栅与供给时钟信号的时钟信号线66连接。假定时钟信号和时钟补信号的振幅在低于高电平电源电位VDD的高电平电位VCH与高于低电平电源电位VSS的低电平电位VCL之间。再有，在本实施例中假定施加到输入端IN的输入信号的振幅在高电平电源电位VDD与低电平电源电位VSS之间，但在输入信号的振幅小的情况下，与上述实施例一样，对构成倒相器的MOSFET61、62设置校正电路是可能的。再有，P型MOSFET61可以连接在P型MOSFET63与电源电位VDD之间，或者N型MOSFET62可以连接在N型MOSFET64与电源电位VSS之间。
基于本发明，校正电路67被连接在P型MOSFET63的栅与时钟补信号线65之间。该校正电路67具有被连接在P型MOSFET63的栅与时钟补信号线65之间的电容C4、其阈值电压与P型MOSFET63大致相同的被连接成二极管的P型MOSFET68和SW12，P型MOSFET68的漏被连接在电容C4与P型MOSFET63的栅之间的节点N7上，其源经开关SW12与高电平电源电位VDD连接。
同样，校正电路69被连接在N型MOSFET64的栅与时钟信号线66之间。该校正电路69具有被连接在N型MOSFET64的栅与时钟信号线66之间的电容C5、其阈值电压与N型MOSFET64大致相同的被连接成二极管的N型MOSFET70和SW13，N型MOSFET70的漏被连接在电容C5与N型MOSFET64的栅之间的节点N8上，其源经开关SW13与低电平电源电位VSS连接。
再有，在本实施例中，时钟信号、时钟补信号在从成为对象的MOSFET63、64看的情况下，可以说是本发明中的输入信号。另外，可以说由P型MOSFET63和校正电路67或者由N型MOSFET64和校正电路69形成本发明的数字电路，此时，可将P型MOSFET63和N型MOSFET64的漏视作输出端。
在设定工作中，首先，在使开关SW12和开关SW13一起导通的状态下，施加高电平电位VCH作为时钟补信号(此时，时钟信号为低电平电位VCL)。由于高电平电位VCH低于高电平电源电位VDD，被连接成二极管的P型MOSFET68处于正向偏置，成为导通状态，流过电流，对电容C4充电。电流一直流过，直至为使P型MOSFET68关断而电容C4两端的电压变得充分大为止。另外，此时，由于施加高于低电平电源电位VSS的低电平电位VCL作为时钟信号，故被连接成二极管的N型MOSFET70处于正向偏置而导通，流过电流，对电容C5充电。如果电容C5两端的电压变得充分地大，则N型MOSFET70关断，电流停止。这样，在本实施例中，可同时进行2个校正电路67、69内的电容C4、C5的设定工作。
在通常工作中，使开关SW12、SW13两者一并关断，施加时钟信号、时钟补信号和输入信号。此时，由于电容C4、C5被充电至与P型MOSFET63、N型MOSFET64的阈值电压匹配的适度的电压，时钟信号、时钟补信号被加到恰当地偏置的P型MOSFET63和N型MOSFET64的栅上，故能可靠地使P型MOSFET63和N型MOSFET64通·断，进行与输出信号的时钟信号的同步。
图15是表示图14所示的钟控倒相电路60的变形实施例的电路图。在本图中，对与图14相同的部分标以相同的符号而省略其详细的说明。图15的钟控倒相电路60a与图10的实施例一样，具有将与电容C4、C5对应的MOSFET63、64的栅之间的节点N7、N8有选择地与低电平电源电位VSS和高电平电源电位VDD连接用的开关SW14、SW15。由此，在设定工作之前，通过使开关SW14、SW15导通，可将校正用电容C4、C5初始化，即使因噪声等而使不希望的电荷蓄积在电容C4、C5上，MOSFET68、70也不会由此受到恶劣影响。
图16是表示图14所示的基于本发明的钟控倒相电路60的另一变形实施例的电路图。在本图中，对与图14相同的部分标以相同的符号而省略其详细的说明。图16的钟控倒相电路60b与图13的实施例一样，在与电容C4的与P型MOSFET63的栅连接的端子相反一侧的端子经开关SW16与5连接的同时，经开关SW17连接到与时钟补信号的高电平电位VCH大致相同的电位V′H上。同样，在与电容C5的与N型MOSFET64的栅连接的端子相反一侧的端子经开关SW18与时钟信号线66连接的同时，经开关SW19连接到与时钟信号的低电平电位VCL大致相同的电位V′L上。
在本实施例中，通过使开关SW12、SW13、SW17、SW19为导通，使开关SW16、SW18为关断的状态，可同时进行电容C4、C5的设定工作，而且与时钟信号或时钟补信号的电位无关。在通常工作中，在使开关SW12、SW13、SW17、SW19关断，使开关SW16、SW18导通的状态下，在时钟信号和时钟补信号通过电容C4、C5加到P型MOSFET63、N型MOSFET64的栅上的同时，向输入端IN施加其振幅在高电平输入电位VINH与低电平输入电位VINL之间的输入信号。
图17示意地表示例如在液晶显示器及有机EL显示器等中所使用的有源矩阵装置的驱动电路的主要部分，同时表示驱动电路的移位寄存器中的典型的单位电路。驱动电路80具有与时钟信号和时钟补信号同步地依次输出选择信号用的移位寄存器81、基于来自移位寄存器81的选择信号以闩锁视频信号的第1闩锁电路82和闩锁从第1闩锁电路82传送来的数据的第2闩锁电路83。移位寄存器81有多个单位电路84，各单位电路84有2个钟控倒相器85、86和1个倒相器87，例如在时钟信号为高电平电位VCH时取入输入信号(此时输出信号可变化)，在时钟信号为低电平时以保持输出信号的方式进行工作。在1个单位电路84和邻接的单位电路84中，由于时钟信号与时钟补信号为反相，故在某单位电路84中在取入输入信号时，邻接的单位电路84保持输出信号，在某单位电路84中在保持输出信号时，在邻接的单位电路84中进行输入信号的取入。这样的移位寄存器81的结构和工作在本领域中已为人们所熟知。假定施加于移位寄存器81的钟控倒相器85、86的时钟信号(或时钟补信号)的振幅比电源电压(高电平电源电位VDD-低电平电源电位VSS)小。此时，最好采取使这些钟控倒相器85、86无误动作地可靠关断的措施。通过将本发明应用于这些钟控倒相器85、86，可恰当地达到这样的目的而不至降低工作速度。
图18是表示将本发明应用于图17所示的移位寄存器81的单位电路84中的左侧的钟控倒相器85的实施例的电路图。在本图中，另一钟控倒相器86和倒相器87省略了图示。
图18的左侧的钟控倒相器85a(与图17中的左侧的单位电路84内的钟控倒相器85相对应)具有为了构成CMOS倒相器而彼此的漏被连接、串联连接了的P型MOSFET91和N型MOSFET92，P型MOSFET91经时钟同步用P型MOSFET93与高电平电源电位VDD连接，N型MOSFET92经时钟同步用N型MOSFET94与低电平电源电位VSS(例如VGND)连接。
P型MOSFET93的栅经校正电路97与时钟补信号线95连接，N型MOSFET94的栅经校正电路98与时钟信号线96连接。校正电路97具有被连接在P型MOSFET93的栅与时钟补信号线95之间的电容C6、其阈值电压与P型MOSFET93大致相同的被连接成二极管的P型MOSFET99和有选择地进行设定工作用的作为开关而工作的P型MOSFET100，P型MOSFET99和P型MOSFET100被串联连接在电容C6与P型MOSFET93的栅之间的节点N9与高电平电源电位VDD之间。同样，校正电路98具有被连接在N型MOSFET94的栅与时钟信号线96之间的电容C7、其阈值电压与N型MOSFET94大致相同的被连接成二极管的N型MOSFET101和有选择地进行设定工作用的作为开关而工作的N型MOSFET102，N型MOSFET101和N型MOSFET102被串联连接在电容C7与N型MOSFET94的栅之间的节点N10与低电平电源电位VSS之间。P型MOSFET100的栅经倒相器103与第1控制信号线104连接，N型MOSFET102的栅直接与第1控制信号线104连接。
此外，电容C6与P型MOSFET93的栅之间的节点N9经N型MOSFET106与低电平电源电位VSS连接，电容C7与N型MOSFET94的栅之间的节点N10经P型MOSFET107与高电平电源电位VDD连接，通过有选择地使N型MOSFET106和P型MOSFET107通断，可将电容C6、C7初始化。N型MOSFET106的栅直接与初始化信号线108连接，P型MOSFET10的栅经倒相器109与初始化信号线108连接，向这些MOSFET106、107的栅输入极性相反的信号。
图18的右侧的钟控倒相器85b(与图17中的右侧的单位电路84内的钟控倒相器85相对应)具有与左侧的钟控倒相器85a相同的结构，但其不同点在于：P型MOSFET93的栅经电容C6与时钟信号线96连接，N型MOSFET94的栅经电容C7与时钟补信号线95连接，P型MOSFET100和N型MOSFET102的栅与第2控制信号线105连接。再有，在图18中，虽然仅示出2个钟控倒相器85a、85b，但要理解，在实际电路中，它们被交互配置多个。
图19的时序图示出了如此构成了的移位寄存器81的钟控倒相器85a、85b的初始化、设定工作和通常工作中的各部的合适的信号(电位)变化。
在初始化工作中，在时钟信号线96的电位为高电平，时钟补信号线95的电位为低电平，而且第1控制信号线104和第2控制信号线105的电位为低电平的状态下，初始化信号线108的电位为高电平。由此，各钟控倒相器85a、85b的N型MOSFET106和P型MOSFET107成为导通状态，进行校正电路97、98内的电容C6、C7的初始化。如果初始化信号线108的电位成为低电平，则初始化工作结束，再有，在本实施例中，由于初始化工作对左侧和右侧钟控倒相器85a、85b同时进行，故在初始化工作中，在一个(在本例中为右侧)钟控倒相器85b中，在向与P型MOSFET93的栅连接的电容C6施加高电平电位VCH的同时，可向与N型MOSFET94的栅连接的电容C7施加低电平电位VCL，但在另一(在本例中为左侧)钟控倒相器85a中，向与P型MOSFET93的栅连接的电容C6施加低电平电位VCL，向与N型MOSFET94的栅连接的电容C7施加高电平电位VCH。
设定工作由对图18的左侧的钟控倒相器85a的电容C6、C7进行电荷蓄积的第1设定工作和对图18的右侧的钟控倒相器85b的电容C6、C7进行电荷蓄积的第2设定工作构成。在第1设定工作中，在阶段I，第1控制信号线104和时钟补信号线95的电位为高电平，第2控制信号线105和时钟信号线96的电位为低电平。由此，在左侧的钟控倒相器85a中，P型MOSFET100和N型MOSFET102成为导通，进行电容C6、C7的设定工作，电容C6、C7被恰当地充电。在右侧的钟控倒相器85b中，由于P型MOSFET100和N型MOSFET102为关断状态，故不进行设定工作。在阶段II，由于第1控制信号线104的电位为低电平，MOSFET100和102成为关断，故左侧的钟控倒相器85a中的设定工作结束。
接着，在第2设定工作中，在阶段I，在第2控制信号线105和时钟信号线96的电位为高电平的同时，时钟补信号线95的电位为低电平。由此，右侧的钟控倒相器85b的P型MOSFET100和N型MOSFET102成为导通，进行电容C6、C7的设定工作。在阶段II中，第2控制信号线105的电位为低电平，右侧的钟控倒相器85b中的设定工作结束。而且，在通常工作中，在第1和第2控制信号线104、105的电位保持为低电平，保存了蓄积于各钟控倒相器85a、85b的电容C6、C7内的电荷的状态下，对时钟信号线和时钟补信号线95、96供给时钟信号。
图20是表示图18所示的包含钟控倒相器85a、85b的移位寄存器81的变形实施例的电路图。在本图中，对与图18相同的部位标出了相同的符号。在图20的实施例中，与图18的实施例的不同点在于：除了初始化信号线108(称为第1初始化信号线)外，还设置第2初始化信号线108a，右侧的钟控倒相器85b的初始化用MOSFET106、107的栅与第2初始化信号线108a连接，独立地进行左侧的钟控倒相器85a与右侧的钟控倒相器85b中的初始化工作。
图21是表示图20的实施例中的初始化、设定工作和通常工作中的各部的合适信号(电位)变化的时序图。如图所示，在本实施例中，在向图20的左侧的钟控倒相器85a的电容C6、C7进行电荷的蓄积的第1设定工作前进行第1初始化工作，在向右侧的钟控倒相器85b的电容C6、C7进行电荷的蓄积的第2设定工作前进行第2初始化工作。
在第1初始化工作中，在时钟信号线96的电位为低电平，时钟补信号线95的电位为高电平，而且第1控制信号线104和第2控制信号线105的电位为低电平的状态下，第1初始化信号线108的电位为高电平。由此，钟控倒相器85a的N型MOSFET106和P型MOSFET107成为导通状态，进行校正电路97、98内的电容C6、C7的初始化。由于参照图19说明了第1设定工作，故在此处省略其说明。
在第2初始化工作中，在时钟信号线96的电位为高电平，时钟补信号线95的电位为低电平，而且第1控制信号线104和第2控制信号线105的电位为低电平的状态下，第2初始化信号线108a的电位为高电平。由此，钟控倒相器85b的N型MOSFET106和P型MOSFET107成为导通状态，进行校正电路97、98内的电容C6、C7的初始化。由于参照图19说明了第2设定工作，故在此处省略其说明。
在上述实施例中，由于初始化工作被分为第1初始化工作和第2初始化工作这两者，故在各初始化工作中，可恰当地控制时钟信号线96和时钟补信号线95的电位，对与P型MOSFET93的栅连接的电容C6施加高电平电位VCH，对与N型MOSFET94的栅连接的电容C7施加低电平电位VCL。
图22是表示图18所示的钟控倒相器85a(85b)的另一实施例的电路图。在本图中，对与图18相同的部分标以相同的符号而省略其详细的说明。在该钟控倒相器85c中，在与电容C6的与P型MOSFET93的栅连接的端子相反一侧的端子经P型MOSFET110与时钟补信号线95连接的同时，经P型MOSFET111与时钟补信号的与高电平电位VCH大致相同的电位VH’连接。同样，在与电容C7的与N型MOSFET94的栅连接的端子相反一侧的端子经N型MOSFET112与时钟信号线96连接的同时，经N型MOSFET113与时钟信号的与低电平电位VCL大致相同的电位VL’连接。MOSFET100、111和112的栅经倒相器114与控制信号线115连接，MOSFET102、110和113的栅直接与控制信号线115连接。由此，如果控制信号线115的电位为高电平，则MOSFET100、111、102和113为导通状态，MOSFET110、112为关断状态，进行向电容C6和C7的电荷的蓄积(设定工作)。另一方面，在控制信号线115的电位为低电平的情况下，MOSFET100、111、102和113为关断状态，MOSFET110、112为导通状态，时钟补信号和时钟信号经充了电的电容C6、C7被供给P型MOSFET93和N型MOSFET94的栅。这样，图22的实施例可以说是用MOSFET100、102、110～113实现了图16所示的钟控倒相电路60b的开关SW12、SW13、SW16～SW19的实施例。再有，本实施例没有图18所示那样的电容C6、C7初始化用的MOSFET106、107，但如有需要也可以设置，这是不言而喻的。
图23是表示图17所示的第1闩锁电路82中的典型的单位电路的电路图。该单位电路120有2个倒相器121、122和2个钟控倒相器123、124，响应于来自移位寄存器81的选择信号，起闩锁数字化了的视频信号的作用。在视频信号的高电平电位低于高电平电源电位VDD的情况和/或视频信号的低电平电位高于低电平电源电位VSS的情况下，可将本发明应用于被供给视频信号作为输入信号的钟控倒相器123。
图24是表示将本发明应用于图23所示的第1闩锁电路32的钟控倒相器123的实施例的电路图。在图22中，虽然示出了将校正电路用于时钟信号同步用MOSFET的钟控倒相器85c，但在图24中，却示出了将校正电路用于被输入输入信号的MOSFET的钟控倒相器。该钟控倒相器123具有为了构成CMOS倒相器其漏均与输出端OUT连接、串联连接了的P型MOSFET131和N型MOSFET132，这些MOSFET131、132的栅均与被输入视频信号作为输入信号输入端IN连接。P型MOSFET131的源经P型MOSFET133与高电平电源电位VDD连接，N型MOSFET132的源经N型MOSFET134与低电平电源电位VSS(在本例中为VGND)连接。虽然对P型MOSFET133和N型MOSFET134的栅输入来自移位寄存器的选择信号，但由于在P型MOSFET133的栅处设置倒相器135，故被输入到这些MOSFET133、134的信号的极性变得相反。
在P型MOSFET131和N型MOSFET132的栅与输入端IN之间分别连接校正电路136、137。校正电路136具有被连接在P型MOSFET131的栅与输入端IN之间的电容C8、其阈值电压与P型MOSFET131大致相同的被连接成二极管的P型MOSFET138和有选择地进行设定工作用的起开关作用的P型MOSFET139，P型MOSFET138和P型MOSFET139被串联连接在电容C8与P型MOSFET131的栅之间的节点N11与高电平电源电位VDD之间。同样，校正电路137具有被连接在N型MOSFET132的栅与输入端IN之间的电容C9、其阈值电压与N型MOSFET132大致相同的被连接成二极管的N型MOSFET140和有选择地进行设定工作用的起开关作用的N型MOSFET141，N型MOSFET140和N型MOSFET141被串联连接在电容C9与N型MOSFET132的栅之间的节点N12与低电平电源电位VSS之间。在本实施例中，P型MOSFET139的栅与P沟道控制信号线142连接，N型MOSFET141的栅与N沟道控制信号线143连接，但如图16、图22所示，在P型MOSFET和N型MOSFET中平行地进行设定工作的情况下，与图18所示的实施例一样，通过在P型MOSFET139的栅和N型MOSFET141的栅中的某一个栅处设置倒相器，也可以只用共同的1条控制信号线。
此外，电容C8与P型MOSFET131的栅之间的节点N11经N型MOSFET144与低电平电源电位VSS连接，电容C9与N型MOSFET132的栅之间的节点N12经P型MOSFET145与高电平电源电位VDD连接。N型MOSFET144直接与初始化信号线146连接，P型MOSFET145的栅经倒相器147与初始化信号线146连接，对这些MOSFET144、145的栅输入相位相反的信号。再有，如图12所示，也可分别配置初始化信号线。
图25的时序图示出了如此构成了的闩锁电路的钟控倒相器123的初始化、设定工作和通常工作中的各部的合适信号(电位)变化。如图所示，按初始化工作、N沟道设定工作(电容C9的设定工作)、P沟道设定工作(电容C8的设定工作)和通常工作的顺序执行，N沟道设定工作和P沟道设定工作各自由2个阶段构成。不言而喻，即使变换N沟道设定工作和P沟道设定工作的顺序亦可。
在初始化工作中，在输入信号(视频信号)、选择信号、N沟道控制信号(143)为低电平，P沟道控制信号(142)为高电平的状态下，初始化信号(146)为高电平。由于P沟道控制信号为高电平，N沟道控制信号为低电平，故P型MOSFET139和N型MOSFET141为关断状态。如果初始化信号为高电平，则MOSFET144、145导通，进行电容C8、C9的初始化(即，节点N11的电位下降至低电平电源电位VSS，节点N12的电位上升至高电平电源电位VDD)。如果初始化信号为低电平，则初始化工作结束。
在向与N沟道MOSFET132的栅连接的电容C9进行电荷的蓄积的N沟道设定工作中，在阶段I，视频信号(IN)仍为低电平，N沟道控制信号(143)为高电平。由此，N型MOSFET141导通，电流从输入端IN流向低电平电源电位VSS，进行电容C9的充电。N沟道控制信号对于电容C9两端的电压成为适当的值、N型MOSFET141成为关断状态有充分的时间保持高电平。在阶段II，N沟道控制信号变为低电平，N沟道设定工作结束。
在向与P沟道MOSFET131的栅连接的电容C8进行电荷的蓄积的P沟道设定工作中，在阶段I，在视频信号(IN)为高电平的同时，P沟道控制信号(142)为低电平。由此，P型MOSFET139导通，电流从高电平电源电位VDD流向输入端IN，进行电容C8的充电。在P沟道控制信号对于电容C8两端的电压成为适当的值、P型MOSFET139成为关断状态有充分的时间保持低电平后，在阶段II，返回到高电平。而且，如果视频信号为低电平，则通常工作可以开始。如图所示，在通常工作中，在P沟道控制信号为高电平，N沟道控制信号为低电平的状态下，施加视频信号和选择信号。这样，具有如图5、图7那样电容与输入端直接连结的类型和如图13、图16那样电容经开关连结的类型。通过将这2种类型组合在一起，可构成各种各样的电路。而且，可针对各电路的结构，适当地变更设定工作的时序。
在基于上述本发明的各种实施例中，在进行了校正电路中所包含的电容的设定工作后，由于被连接在电容与电源电位(VDD或VSS)之间的开关成为关断状态，在原理上保存了蓄积于电容内的电荷，但实际上由于有微少的漏泄电流，最好以恰当的间隔进行设定工作。例如，在将本发明应用于液晶显示器的有源矩阵电路的移位寄存器中的晶体管的情况下，在所输入的视频信号的回扫期间，由于移位寄存器不工作，故在该期间可进行设定工作(参照图26a)。
另外，已知在1帧期间内，通过有选择地组合多个不同的发光期间E1、E2、E3、...，使各像素的处于1帧内的发光状态的总的期间变化而得到灰度的时间灰度方式的显示器(例如，在4位的情况下，假设最小的发光期间为E1时，通过假设E2＝2×E1、E3＝4×E1、E4＝8×E1，将E1～E4组合在一起，可得到16级灰度)。在这样的时间灰度方式的显示器中，例如就各像素进行了表示对发光期间E3是否进行发光的信息向存储器写入后，像在开始对发光期间E4的同样的写入之前的期间及在结束了表示对发光期间E4是否进行发光的信息向存储器写入后那样，存在驱动电路不工作的期间(参照图26b)。在这样的驱动电路的停止期间，进行上述校正电路的设定工作也是可能的。再有，设定工作无需对全部的校正电路同时进行，也可对每个校正电路按不同的时序进行。另外，在图17及图18所示那样的移位寄存器中，信号依次移动并传送。从而，应用数级前的信号也可进行本级的校正电路的设定工作。
本发明也可用于NAND电路、NOR电路及传输门等那样的逻辑电路。图27例如是将本发明应用于构成NAND电路的晶体管的实施例的电路图，图28是将本发明应用于构成NOR电路的晶体管的实施例的电路图。
图27所示的数字电路150具有2个并联连接了的P型MOSFET151、152和2个串联连接了的N型MOSFET153、154，利用这4个MOSFET151～154形成NAND电路。如要详细叙述，则是P型MOSFET151和N型MOSFET153的栅与第1输入端IN1连接，P型MOSFET152和N型MOSFET154的栅与第2输入端IN2连接。另外，P型MOSFET151、152的源均与高电平电源电位VDD连接，其漏在均与N型MOSFET154的漏连接的同时，也与输出端OUT连接。N型MOSFET154的源与N型MOSFET153的漏连接，N型MOSFET153的源与低电平电源电位VSS(在本例中，为地电位VGND)连接。这样的NAND电路在本领域内为人们所熟知。
基于本发明，对MOSFET151～154分别设置校正电路155～158。与上述实施例一样，各校正电路155～158具有被连接在对应的MOSFET的栅上的电容、有与对应的MOSFET相同的极性并且大致相同的阈值电压的被连接成二极管的MOSFET和与被连接成二极管的MOSFET串联连接的开关。这样的校正电路155～158的工作和作用效果由于与对上述实施例所作的说明相同，故省略其说明。
图28所示的数字电路160具有2个串联连接了的P型MOSFET161、162和2个并联连接了的N型MOSFET163、164，利用这4个MOSFET161～164形成NOR电路。如要详细叙述，则是P型MOSFET161和N型MOSFET163的栅与第1输入端IN1连接，P型MOSFET162和N型MOSFET164的栅与第2输入端IN2连接。另外，P型MOSFET161的源与高电平电源电位VDD连接，其漏与P型MOSFET162的源连接。P型MOSFET162的漏在与N型MOSFET163、164的漏连接的同时，也与输出端OUT连接。而且，N型MOSFET163、164的源均与低电平电源电位VSS(在本例中，为地电位VGND)连接。这样的NOR电路在本领域内为人们所熟知。
基于本发明，对MOSFET161～164分别设置校正电路165～168。与上述实施例一样，各校正电路165～168具有被连接在对应的MOSFET的栅上的电容、有与对应的MOSFET相同的极性并且大致相同的阈值电压的被连接成二极管的MOSFET和与被连接成二极管的MOSFET串联连接的开关。这样的校正电路165～168的工作和作用效果由于与对上述实施例所作的说明相同，故省略其说明。
在上述情况中，在输入信号的振幅小于电源电压(高电平电源电位与低电平电源电位之差)的情况下，虽然也就具有能可靠地使晶体管通断的、使用了晶体管的开关电路的数字电路的优选实施例进行了说明，但上述实施例通过恰当地变更设定工作，在电源电压相对于晶体管的阈值电压的绝对值不充分大的情况下，也可与希望提高晶体管的工作速度的情况相对应。在图29中，示出了可进行那样的设定工作的数字电路的另一变形实施例。再有，在本实施例中，对与图5的实施例相同的部位标以相同的符号而省略其详细的说明。
在图29的数字电路(倒相电路)30e中，P型MOSFET32的栅与电容C2之间的节点N5经开关SW20与低电平电位VL″连接，N型MOSFET33的栅与电容C3之间的节点N6经开关SW21与高电平电位VH″连接。低电平电位VL″可等于低电平电源电位VSS。另外，高电平电位VH″例如可等于高电平电源电位VDD，但此时数字电路30e变得与数字电路30c相同。
以下说明如此构成的数字电路30e的设定和通常工作。此处，假定低电平输入电位VINL等于低电平电源电位VSS(在本例中，为VGND)，高电平输入电位VINH等于高电平电源电位VDD。
如图30a所示，在对电容C2的第1设定工作中，在开关SW2、SW3和SW21为关断的状态下，如果使SW20导通，向输入端IN施加高电平输入电位VINH，则在图的箭头方向流过电流，电容C2在输入端IN侧为高、P型MOSFET32的栅侧为低的方向被充电。接着，如图30b所示，在第2设定工作中，在仍然向输入端IN施加了高电平输入电位VINH时，如果使开关SW20关断、使开关SW2导通，则电容C2放电，在图中如箭头所示流过电流，在电容C2两端的电压等于P型MOSFET35的阈值电压VTHP时电流停止。再有，在第1设定工作中，也可使开关SW2导通。另外，低电平电位VL″只要是在第1设定工作中能以大于P型MOSFET35的(即P型MOSFET32的)阈值电压VTHP的电压对电容C2充电那样的值即可，可以不一定等于VSS。也可将第1设定工作称为初始化工作。
同样，如图31a所示，在对电容C3的第1设定工作中，在开关SW2、SW3和SW20为关断的状态下，如果使SW21导通，向输入端IN施加低电平输入电位VINL，则在图的箭头方向流过电流，电容C3在输入端IN侧为低、N型MOSFET33的栅侧为高的方向被充电。接着，在第2设定工作中，在仍然向输入端IN施加了低电平输入电位VINL时，如果使开关SW21关断、使开关SW3导通，则电容C3放电，在图31b中如箭头所示流过电流，在电容C3两端的电压等于N型MOSFET37的阈值电压VTHN时电流停止。再有，在第1设定工作中，也可使开关SW3导通。另外，高电平电位VH″只要是在第1设定工作中能以大于N型MOSFET37的(即N型MOSFET33的)阈值电压VTHN的电压对电容C3充电那样的值即可，可以不一定等于VDD。
这样，在对电容C2、C3充电后，在通常工作中，使开关SW2、SW3、SW20和SW21关断，向输入端IN施加其振幅在高电平输入电位VINH与低电平输入电位VINL之间的输入信号。在施加了高电平输入电位VINH时，如图32a所示，P型MOSFET32的栅电位为VINH-|VTHP|＝VDD-|VTHP|，从而，P型MOSFET32的栅·源间电压VGS＝-|VTHP|，P型MOSFET32关断。另一方面，N型MOSFET33的栅电位为VINH+|VTHN|＝VDD+|VTHN|，从而，从N型MOSFET33的栅·源间电压VGS减去了VTHN后的差值电压等于VDD，可确保N型MOSFET33中流过大电流、使之高速导通所需的充分的电压。
同样地，在向输入端IN施加了低电平输入电位VINL时，如图32b所示，N型MOSFET33的栅电位为VINL+|VTHN|＝VGND+|VTHN|，从而，N型MOSFET33的栅·源间电压VGS＝|VTHN|，N型MOSFET33关断。另一方面，P型MOSFET32的栅电位为VINL-|VTHP|＝VGND-|VTHP|，从而，从P型MOSFET32的栅·源间电压VGS减去了VTHP后的差值电压等于-VDD，可确保P型MOSFET32中流过大电流、使之高速导通所需的充分的电压(绝对值)。
这样，在参照图29～图32说明过的实施例中，在设定工作中，为了提高对应的MOSFET32、33的导通工作速度而校正输入信号的DC电平，以此对校正电路的电容C2、C3充电是可能的。从而，可减小电源电压以谋求降低功耗，而不降低电路的工作速度。再有，在上述说明中，虽然假定了低电平输入电位VINL等于低电平电源电位VSS(在本例中，为VGND)，高电平输入电位VINH等于高电平电源电位VDD，但本发明却不限定于此。在上述电路中，一般来说，设定工作后的电容C2的电压的绝对值为|VTHP|-(VDD-VINH)，设定工作后的电容C3的电压的绝对值为|VTHN|-(VINL-VSS)，可以理解为，在关断状态下，无论是P型MOSFET32、N型MOSFET33中的任何一个在VGS＝阈值电压的极限状态下均关断，在导通状态下，|VGS|＝|阈值电压|+VINH-VINL。
在图29的数字电路30e中，改变施加于输入端IN的输入信号的电位，分别进行了与P型MOSFET32的栅连接的电容C2和与N型MOSFET33的栅连接的电容C3的设定工作，但最好同时进行这两者。图33示出了这样的数字电路。再有，在本实施例中，应用了图13所示的数字电路30d，在本图中，对与图13和图29所示的部位相同的部位标以相同的符号而省略其详细的说明。
在图33的数字电路30f中，在与电容C2的与P型MOSFET32的栅连接的端子相反一侧的端子经开关SW8与输入端IN连接的同时，经开关SW9与高电平电源电位VDD连接。同样，在与电容C3的与N型MOSFET33的栅连接的端子相反一侧的端子经开关SW10与输入端IN连接的同时，经开关SW11与低电平电源电位VSS连接。
以下说明如此构成的数字电路30f的设定和通常工作。此处，也与对数字电路30e的工作所作的说明同样地，假定低电平输入电位VINL等于低电平电源电位VSS(在本例中，为VGND)，高电平输入电位VINH等于高电平电源电位VDD。
如图34a所示，在第1设定工作中，使开关SW2、SW3、SW8和SW10关断，使开关SW9、SW11、SW20导通。于是，电流在图的箭头方向流过，电容C2在输入端IN侧为高、P型MOSFET32的栅侧为低的方向被充电，电容C3在输入端IN侧为低、N型MOSFET33的栅侧为高的方向被充电。也可将第1设定工作称为初始化工作。
如图34b所示，在第2设定工作中，使开关SW2、SW3、SW9和SW11导通，使开关SW8、SW10、SW20和SW21关断。由此，电容C2、C3放电，电流在图中用箭头所示的方向流过，在电容C2两端的电压等于P型MOSFET35的阈值电压、电容C3两端的电压等于N型MOSFET37的阈值电压时各自的电流停止。
在电容C2、C3的设定结束后，在通常工作中，如图35所示，使开关SW2、SW3、SW9、SW11、SW20和SW21关断，使开关SW8和SW10导通，向输入端IN施加输入信号。此时的MOSFET32、33中的工作由于与图32a、图32b中所作的说明相同，故在此处省略其说明。再有，在本实施例中，由于假定低电平输入电位VINL等于低电平电源电位VSS，高电平输入电位VINH等于高电平电源电位VDD，故假定电容C2、C3分别经SW9、SW11与高电平电源电位VDD、低电平电源电位VSS连接，若非如此，则电容C2、C3可分别经SW9、SW11与大致等于高电平输入电位VINH的电位、大致等于低电平输入电位VINL的电位连接。
以上，基于实施例详细说明了本发明，但这些实施例始终是例示性的，本发明不受这些实施例限定。不用说，如为专业人员，则在不背离由权利要求的范围确定的本发明的技术思想的前提下，可进行各种变形或变更。
例如，在上述实施例中，假定低电平电源电位VSS为地电位VGND，假定高电平电源电位VDD为高于VGND的电位，但例如像假定高电平电源电位VDD为地电位VGND，假定低电平电源电位VSS为低于地电位VGND的电位那样，假定为其它的电位亦可。另外，在上述实施例中，作为晶体管虽然对MOSFET作了说明，但使用双极晶体管及其它类型的FET等另外的晶体管也是可以的。晶体管也可以是用任何结构、材料、制造方法制作的产品。既可以用通常的单晶基板，又可以用SOI(绝缘体上的硅)基板。另外，既可以是使用了无定形硅或多晶硅等的薄膜晶体管(TFT)，又可以是使用了有机半导体的晶体管，还可以是使用了碳纳米管的晶体管。另外，晶体管也可以在玻璃基板、石英基板、塑料基板或其它的基板上形成。
如以上说明过的那样，基于本发明的数字电路具有：有供给电源电位的MOSFET等的第1晶体管的开关电路；以及连接在施加输入信号的输入端与第1晶体管的控制端子(栅)之间的校正电路，该校正电路具有：a)连接在第1晶体管的控制端子与输入端之间的电容；以及b)在通常工作之前的设定工作中，用于设定蓄积于电容内的电荷使得电容两端的电压为规定的值的确定导电路径用的至少1个开关，在通常工作中，设定至少1个开关的状态，以保存电容两端的电压。由此，在输入电位电平与电源电位电平有差异(例如，高电平输入电位低于高电平电源电位)、如没有校正电路则开关电路工作不正常的情况下，或者，电源电压相对于晶体管的阈值电压不充分大(例如电源电压为3.3V，晶体管的阈值电压为3V)、晶体管难以进行高速工作的情况下，通过在设定工作中恰当地设定电容两端的电压，在通常工作中使该设定了的电压(或电荷)得以保持，可恰当地校正输入信号的DC电平，实现恰当的电路工作。在通常工作中，由于保持了电容的电荷，故不担心电容对数字电路的动态特性产生恶劣影响(即，使工作速度降低)。直接地说，由于电容与晶体管的寄生电容串联连接，使总电容减少，故对动态特性的提高作出贡献。此外，由于无需频繁地进行设定工作，故伴随设定工作的功耗仅为少许即可。理想情况是，为了使电容的电压可反映对应的晶体管的阈值电压，校正电路具有设置在电容与第1晶体管的控制端子之间的节点与电源电位之间的、其阈值电压与第1晶体管大致相同的被连接成二极管的第2晶体管和与被连接成二极管的第2晶体管串联连接的开关。
作为可应用本发明的电子装置，可举出台式、床头或壁挂式显示器、摄像机、数码相机、护目镜式显示器(头戴显示器)、导航系统、音响再生装置(汽车音响、声音合成等)、笔记本式个人计算机、游戏机、便携式信息终端(便携式计算机、移动电话、便携式游戏机或电子书籍等)、配备了记录媒体的图像再生装置(具体地说，配备了能使记录于数字通用盘(DVD)等的记录媒体中的影像或静止图像再生并显示这些图像的显示器的装置)等。这些电子装置的具体例子示于图38a～图38h。
图38a是台式、床头或壁挂式显示器，包含机壳13001、支撑台13002、显示部13003、扬声器部13004、视频输入端子13005等。本发明可用于构成显示部13003的电路。这样的显示器可用作个人计算机用、TV广播接收用、广告显示用等任意的信息显示用显示装置。
图38b是数码相机，包含主体13101、显示部13102、显像部13103、操作键13104、外部连接端口13105、快门13106等。本发明可用于构成显示部13102的电路。
图38c是笔记本式个人计算机，包含主体13201、机壳13202、显示部13203、键盘13204、外部连接端口13205、指示鼠标13206等。本发明可用于构成显示部13203的电路。
图38d是便携式计算机，包含主体13301、显示部13302、开关13303、操作键13304、红外线端口13305等。本发明可用于构成显示部13302的电路。
图38e是配备了记录媒体的便携式图像再生装置(具体地说，是DVD再生装置)，包含主体13401、机壳13402、第1显示部13403、第2显示部13404、记录媒体(DVD等)读入部13405、操作键13406、扬声器部13407等。第1显示部13403主要显示图像信息，第2显示部13404主要显示文字信息，而本发明可用于构成第1和第2显示部13403、13404的电路。再有，家庭用游戏机等也被包含在配备了记录媒体的图像再生装置中。
图38f是护目镜式显示器(头戴显示器)，包含主体13501、显示部13502、键盘13204、臂部13503等。本发明可用于构成显示部13502的电路。
图38g是摄像机，包含主体13601、显示部13602、机壳13603、外部连接端口13604、遥控接收部13605、显像部13606、电池13607、声音输入部13608、操作键13609等。本发明可用于构成显示部13602的电路。
图38h是移动电话，包含主体13701、机壳13702、显示部13703、声音输入部13704、声音输出部13705、操作键13706、外部连接端口13707、天线13708等。本发明可用于构成显示部13703的电路。
上述那样的电子装置的显示部例如可以是在各像素中使用了LED或有机EL等发光元件的自发光型，或者，也可以是像液晶显示器那样使用了背光等另外的光源的类型，但在自发光型的情况下，可以是无需背光、比液晶显示器薄的显示部。
另外，上述电子装置多显示通过因特网或CATV(电缆电视)等的电子通信线路而交换的信息，特别是显示动态图像信息的机会正日益增多。在显示部为自发光型的情况下，由于有机EL等的发光材料的响应速度比液晶快得多，故很适合于这样的动态图像显示。在未来，如果发光材料的发光亮度增高，则也可用于用透镜等放大投影包含所输出的图像信息的正面式或背面式的投影仪。
在自发光型的显示部中，由于发光的部分消耗电力，故希望以竭力减少发光部分的方式来显示信息。从而，便携式信息终端，特别是在移动电话或音响再生装置之类的以文字信息为主的显示部是自发光型的情况下，希望以非发光部分为背景、用发光部分形成文字信息的方式进行驱动。
如上所述，本发明的应用范围极广，可用于所有领域的电子装置。

Claims (13)

1.一种液晶显示装置，其特征在于，
具有：第1晶体管、第2晶体管、第3晶体管和电容元件，
所述第1晶体管中，源极或者漏极之一与栅极电连接，
所述第1晶体管和所述第3晶体管串联地电连接在第1布线和所述第2晶体管的栅极之间，
所述电容元件的一对端子中的一个与第1端子电连接，
所述第2晶体管的栅极与所述电容元件的一对端子中的另一个电连接，
所述第2晶体管的源极或者漏极之一与第2端子电连接，另一个与所述第1布线电连接。
2.一种液晶显示装置，其特征在于，
具有：第1晶体管、第2晶体管、第3晶体管、第4晶体管和电容元件，
所述第1晶体管中，源极或者漏极之一与栅极电连接，
所述第1晶体管和所述第3晶体管串联地电连接在第1布线和所述第2晶体管的栅极之间，
所述电容元件的一对端子中的一个与第1端子电连接，
所述第2晶体管的栅极与所述电容元件的一对端子中的另一个电连接，
所述第2晶体管的源极或者漏极之一与第2端子电连接，另一个与所述第1布线电连接，
所述第4晶体管的源极或者漏极之一与所述第2晶体管的栅极电连接，另一个与第2布线电连接。
3.一种液晶显示装置，其特征在于，
具有：第1晶体管、第2晶体管、第3晶体管、第4晶体管和电容元件，
所述第1晶体管中，源极或者漏极之一与栅极电连接，
所述第4晶体管中，源极或者漏极之一与栅极电连接，
所述第1晶体管和所述第3晶体管串联地电连接在第1布线和所述第2晶体管的栅极之间，
所述第1晶体管的栅极与所述第4晶体管的源极或者漏极的另一个电连接，
所述电容元件的一对端子中的一个与第1端子电连接，
所述第2晶体管的栅极与所述电容元件的一对端子中的另一个电连接，
所述第2晶体管的源极或者漏极之一与第2端子电连接，另一个与所述第1布线电连接。
4.如权利要求3记载的液晶显示装置，其特征在于，所述第1晶体管和所述第4晶体管为相同极性。
5.如权利要求1记载的液晶显示装置，其特征在于，所述第1晶体管、所述第2晶体管以及所述第3晶体管为薄膜晶体管。
6.如权利要求2或3记载的液晶显示装置，其特征在于，所述第1晶体管、所述第2晶体管、所述第3晶体管以及所述第4晶体管为薄膜晶体管。
7.如权利要求1至3的任意一项记载的液晶显示装置，其特征在于，所述第1晶体管和所述第2晶体管为相同极性。
8.一种液晶显示装置，其特征在于，
具有：第1 N型晶体管、第1 P型晶体管、第2 N型晶体管、第2 P型晶体管、第3 N型晶体管、第3 P型晶体管、第1电容元件和第2电容元件，
所述第1 N型晶体管中，源极或者漏极之一与栅极电连接，
所述第1 N型晶体管和所述第3 N型晶体管串联地电连接在第1布线和所述第2 N型晶体管的栅极之间，
所述第1电容元件的一对端子中的一个与第1端子电连接，
所述第2 N型晶体管的栅极与所述第1电容元件的一对端子中的另一个电连接，
所述第2 N型晶体管的源极或者漏极之一与第2端子电连接，另一个与所述第1布线电连接，
所述第1 P型晶体管中，源极或者漏极之一与栅极电连接，
所述第1 P型晶体管和所述第3 P型晶体管串联地电连接在第2布线和所述第2 P型晶体管的栅极之间，
所述第2电容元件的一对端子中的一个与所述第1端子电连接，
所述第2 P型晶体管的栅极与所述第2电容元件的一对端子中的另一个电连接，
所述第2 P型晶体管的源极或者漏极之一与所述第2端子电连接，另一个与所述第2布线电连接。
9.一种液晶显示装置，其特征在于，
具有：第1 N型晶体管、第1 P型晶体管、第2 N型晶体管、第2 P型晶体管、第3 N型晶体管、第3 P型晶体管、第4 N型晶体管、第4 P型晶体管、第1电容元件和第2电容元件，
所述第1 N型晶体管中，源极或者漏极之一与栅极电连接，
所述第1 N型晶体管和所述第3 N型晶体管串联地电连接在第1布线和所述第2 N型晶体管的栅极之间，
所述第1电容元件的一对端子中的一个与第1端子电连接，
所述第2 N型晶体管的栅极与所述第1电容元件的一对端子中的另一个电连接，
所述第2 N型晶体管的源极或者漏极之一与第2端子电连接，另一个与所述第1布线电连接，
所述第4 P型晶体管的源极或者漏极之一与所述第2 N型晶体管的栅极电连接，另一个与第2布线电连接，
所述第1 P型晶体管中，源极或者漏极之一与栅极电连接，
所述第1 P型晶体管和所述第3 P型晶体管串联地电连接在第3布线和所述第2 P型晶体管的栅极之间，
所述第2电容元件的一对端子中的一个与所述第1端子电连接，
所述第2 P型晶体管的栅极与所述第2电容元件的一对端子中的另一个电连接，
所述第2 P型晶体管的源极或者漏极之一与所述第2端子电连接，另一个与所述第3布线电连接，
所述第4 N型晶体管的源极或者漏极之一与所述第2 P型晶体管的栅极电连接，另一个与第4布线电连接。
10.如权利要求8记载的液晶显示装置，其特征在于，所述第1 N型晶体管、所述第2 N型晶体管、所述第3 N型晶体管、所述第1 P型晶体管、所述第2 P型晶体管以及所述第3 P型晶体管是薄膜晶体管。
11.如权利要求9记载的液晶显示装置，其特征在于，所述第1 N型晶体管、所述第2 N型晶体管、所述第3 N型晶体管、所述第4 N型晶体管、所述第1 P型晶体管、所述第2 P型晶体管、所述第3 P型晶体管以及所述第4 P型晶体管是薄膜晶体管。
12.如权利要求1至3的任意一项记载的液晶显示装置，其特征在于，所述电容元件是MOS电容。
13.如权利要求8或9记载的液晶显示装置，其特征在于，所述第1电容元件和所述第2电容元件是MOS电容。
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