JP2018522410A - 高密度アンテナ保護ダイオードのための回路およびレイアウト - Google Patents

高密度アンテナ保護ダイオードのための回路およびレイアウト Download PDF

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Abstract

アンテナ影響を低減するためのＭＯＳデバイスが提供される。ＭＯＳデバイスは、第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、第１のｎＭＯＳトランジスタゲート、およびｎＭＯＳトランジスタ本体を有する第１のｎＭＯＳトランジスタを含むダイオードを含む。ｎＭＯＳトランジスタ本体は、第１の電圧ソースに結合され、ダイオードのアノードである。第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、および第１のｎＭＯＳトランジスタゲートは共に結合され、ダイオードのカソードである。ＭＯＳデバイスは、さらに、ドライバ出力と負荷入力との間に延在するインターコネクトを含む。インターコネクトは、ダイオードのカソードに結合される。インターコネクトは、ドライバ出力と負荷入力との間の１つの金属層上のみに延在し得る。

Description

関連出願の相互参照
[0001] 本願は、「CIRCUIT AND LAYOUT FOR A HIGH DENSITY ANTENNA PROTECTION DIODE」と題する、２０１５年６月１９日出願の米国特許出願第１４／７４４，７０３の利益を主張し、それは、その全体が参照によって明細書に明確に組み込まれている。
[0002] 本開示は、概して、回路およびレイアウト構成（construction）に関し、より具体的には、高密度アンテナ保護ダイオードのための回路およびレイアウトに関する。
[0003] アンテナ影響（antenna effect）は、プラズマによって誘起されるゲート誘電体ダメージ（plasma induced gate dielectric damage）による、金属酸化膜半導体（ＭＯＳ）集積回路の製造中の歩留りおよび信頼性の問題を引き起こすこともある影響（effect）である。アンテナ影響を受けての歩留り／信頼性の問題を回避するために、アンテナ規則（antenna rule）のセットに従い得る。そのような規則の違反は、アンテナ違反（antenna violation）と呼ばれることもある。アンテナ違反は、ゲートのゲート誘電体を保護するためにそのゲート近くにダイオードを付加することによって回避されることができる。このようなダイオードは、「アンテナダイオード」と称されることもある。現在、アンテナ違反を回避するために保護の改善を提供し、またコンパクトなレイアウトを有する、改善されたアンテナダイオードの必要性が存在する。
[0004] 本開示のある態様において、アンテナ影響を低減するためのＭＯＳデバイスが提供される。前記ＭＯＳデバイスは、ダイオードとインターコネクトとを含む。前記ダイオードは、第１のｎ型ＭＯＳ（ｎＭＯＳ）トランジスタソース、第１のｎＭＯＳトランジスタドレイン、第１のｎＭＯＳトランジスタゲート、およびｎＭＯＳトランジスタ本体（body）を有する第１のｎＭＯＳトランジスタを含む。前記ｎＭＯＳトランジスタ本体は、第１の電圧ソースに結合され、前記ダイオードのアノード（anode）である。前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、および前記第１のｎＭＯＳトランジスタゲートは共に結合され、前記ダイオードのカソードである。前記インターコネクトは、ドライバ出力と負荷入力との間に延在（extend）する。前記インターコネクトは、前記ダイオードの前記カソードに結合される。
[0005] 本開示のある態様において、ＭＯＳダイオードは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタとｎＭＯＳトランジスタとを含む。前記ｐＭＯＳトランジスタは、ｐＭＯＳトランジスタソース、ｐＭＯＳトランジスタドレイン、ｐＭＯＳトランジスタゲート、およびｐＭＯＳトランジスタ本体を有する。前記ｐＭＯＳトランジスタドレイン、前記ｐＭＯＳトランジスタソース、および前記ｐＭＯＳトランジスタ本体は共に結合され、第１の電圧ソースに結合される。前記ｎＭＯＳトランジスタは、ｎＭＯＳトランジスタソース、ｎＭＯＳトランジスタドレイン、ｎＭＯＳトランジスタゲート、およびｎＭＯＳトランジスタ本体を有する。前記ｎＭＯＳトランジスタ本体は、第２の電圧ソースに結合され、前記ダイオードのアノードである。前記第２の電圧ソースは、前記第１の電圧ソースよりも低い。前記ｎＭＯＳトランジスタゲート、前記ｎＭＯＳトランジスタソース、前記ｎＭＯＳトランジスタドレイン、および前記ｐＭＯＳトランジスタゲートは共に結合され、前記ダイオードのカソードである。
アンテナ影響およびアンテナ違反を例示するための図。 アンテナ違反を回避するための第１のアプローチを例示するための図。 アンテナ違反を回避するための第２のアプローチを例示するための図。 アンテナダイオードのための回路図。 図２のアンテナダイオードのセルレイアウト。 実例的なアンテナダイオードのための回路図。 図４の実例的なアンテナダイオードの実例的なセルレイアウト。 図４および図５の実例的なアンテナダイオードの実例的な方法のフローチャート。
詳細な説明
[0014] 添付の図面に関連して以下に述べられる詳細な説明は、様々な構成の説明として意図されており、本明細書で説明される概念が実現されることができる構成のみを表すように意図されたものではない。詳細な説明は、様々な概念の完全な理解を提供する目的で特定の詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実現され得ることが当業者には明らかになるであろう。いくつかの事例では、周知の構造およびコンポーネントが、そのような概念を曖昧にすることを避けるためにブロック図の形態で示されている。装置および方法は、以下の詳細な説明において説明されることになり、添付の図面において、様々なブロック、モジュール、コンポーネント、回路、ステップ、プロセス、アルゴリズム、要素、等によって例示され得る。
[0015] スタンダードセル（standard cell）は、デジタル論理で実装されることができる集積回路である。システムオンチップ（ＳｏＣ）デバイスのような、特定用途向け集積回路（ＡＳＩＣ）は、何千から何百万ものスタンダードセルを含み得る。ＡＳＩＣのサイズ／設置面積（area footprint）を低減することが有益である。上述されたように、アンテナ影響は、プラズマによって誘起されるゲート誘電体ダメージによる、ＭＯＳ集積回路の製造中の歩留りおよび信頼性の問題を引き起こすこともある影響である。アンテナ影響を受けての歩留り／信頼性の問題を回避するために、アンテナ規則のセットに従い得る。このような規則の違反は、アンテナ違反と呼ばれることもある。アンテナ違反は、ゲートのゲート誘電体を保護するためにそのゲート近くにアンテナダイオードを付加することによって回避されることができる。アンテナ違反を回避するためにアンテナダイオードを付加することは、そのようなアンテナダイオードを含むＡＳＩＣの設置面積を増加させる。したがって、アンテナ違反を回避するための改善された保護を提供しながらコンパクトなレイアウトを有するアンテナダイオードの必要性が存在する。
[0016] 図１Ａは、アンテナ影響およびアンテナ違反を例示するための図１００である。図１Ｂは、アンテナ違反を回避するための第１のアプローチを例示するための図１３０である。図１Ｃは、アンテナ違反を回避するための第２のアプローチを例示するための図１６０である。図１Ａを参照すると、ネット（net）は、ドライバ（ソース／ドレイン拡散領域）（ドライバ出力とも称される）１０４と、負荷（ゲート（負荷入力とも称される）１０２とを含み得る。ソース／ドレイン拡散領域１０４は、ソース／ドレイン拡散領域１０４、ゲート１０２、金属１（Ｍ１：metal one）層インターコネクト１０６、Ｍ１層インターコネクト１０８、および金属２（Ｍ２：metal two）層インターコネクト１１０を相互接続するために、インターコネクト１０８、１１０、１０６、およびビア（Ｖ０、Ｖ１）を通してゲート１０２に結合され得る。ネットの製造／構成プロセス中、ゲート１０２がソース／ドレイン拡散領域１０４に結合される前に、電圧がＭ１層インターコネクト１０６上で（例えば、エッチングプロセスを通して）増大し（build up）得る。Ｍ１層インターコネクト１０６上の電圧は、ゲート１０２に通常供給される電圧よりも高いこともある。ゲート１０２に供給される通常よりも高い電圧は、ゲートのすぐ下にあるゲート誘電体が破壊する（breakdown）ことを引き起こし得る。このプロセスは、ゲート絶縁破壊（gate dielectric breakdown）と称されることもある。ゲート誘電体が二酸化シリコン（silicon dioxide）である場合、そのようなプロセスは、ゲート酸化物破壊（gate oxide breakdown）と称されることもある。図１Ｂを参照すると、アンテナ違反は、Ｍ１層インターコネクト１０６を短くすることによって回避されることができる。短くされたＭ１層インターコネクト１０６は、製造／構成プロセス中に電荷を収集する（collect charge）可能性があまりない。図１Ｃを参照すると、代替的に、アンテナ違反は、ダイオード１１２（本明細書では「アンテナダイオード」と称される）をＭ１層インターコネクト１０６に結合することによって回避されることができる。アンテナダイオード１１２は、ゲート１０２に供給される通常電圧よりも高い電圧でのみ、ただし、ゲート誘電体にダメージを引き起こすのに必要な電圧よりも低い電圧で、電流を伝導するように構成される。例えば、そのゲートに供給される通常電圧がＶddであり、ゲート誘電体がＶBで破壊し始める場合、アンテナダイオード１１２は、アンテナダイオード１１２にわたる電圧ＶがＶdd＜Ｖ＜ＶBであるときに電流を伝導するように構成され得る。アンテナダイオード１１２の付加はアンテナ違反を防ぐが、一方でアンテナダイオード１１２は、ネットにキャパシタンスを付加し、このようなアンテナダイオード１１２を含むＡＳＩＣの設置面積を増加させる。したがって、コンパクトなレイアウトおよび最小キャパシタンスを有するアンテナダイオードセルが有益であるであろう。
[0017] 図２は、アンテナダイオードのための回路図２００である。アンテナダイオードは、ｎＭＯＳトランジスタ２０２によって形成される。ｎＭＯＳトランジスタ２０２のゲート２０４は、ｎＭＯＳトランジスタ２０２のソース２０６に接続され、ゲート／ソース２０４／２０６はＶssに接続される。アンテナダイオードがセル（例えば、スタンダードセル）内にあるとき、対応するｐＭＯＳトランジスタ２１２は切断され、動作不能である。具体的に、ｐＭＯＳトランジスタ２１２のドレイン２１８は、ｐＭＯＳトランジスタ２１２のソース２１６に接続され、ドレイン／ソース２１８／２１６はＶddに接続される。ｐＭＯＳトランジスタのゲート２１４は、フローティング（floating）であり得る。ｎＭＯＳトランジスタ２０２のドレイン２０８はカソードであり、ｎＭＯＳトランジスタ２０２のソース／ゲート２０６／２０４はアノードである。アンテナダイオードのカソードは、インターコネクトに結合されたゲートのゲート誘電体に対するアンテナ影響を低減するためにインターコネクト（例えば、インターコネクト１０６）に結合され得る。
[0018] 図３は、図２のアンテナダイオードのセルレイアウトである。図３に示されているように、ｐＭＯＳゲートインターコネクトの各々はフローティングであり、ｐＭＯＳソース／ドレインはＶddに接続され、それゆえ、ｐＭＯＳトランジスタはアンテナダイオードセル内で動作不能である。アンテナダイオードセルは、ｎＭＯＳトランジスタ３０２、ｎＭＯＳトランジスタ３０４、ｎＭＯＳトランジスタ３０６、およびｎＭＯＳトランジスタ３０８を含む。ｎＭＯＳトランジスタ３０４、３０６、３０８のゲートインターコネクト（「ＰＯＬＹ」インターコネクトとも称される）３１６、３２０、３２４は、それぞれ、金属ＰＯＬＹ（ＭＰ：metal POLY）層インターコネクト３５０によって共に接続される。ゲート３１６、３２０、３２４は、カットＰＯＬＹマスク（cut POLY mask）３４０によってｐＭＯＳトランジスタから分離され、それは、製造処理中にゲートインターコネクト３１６、３２０、３２４をカットする（cut）。ｎＭＯＳトランジスタ３０８のソース３２６は、Ｖssに結合される。ｎＭＯＳトランジスタ３０４、３０６のソース３１８もまた、Ｖssに結合される。ｎＭＯＳトランジスタ３０６、３０８のドレイン３２２は、Ｍ１層インターコネクト３６０によってｎＭＯＳトランジスタ３０４のドレイン３１４に結合される。Ｍ１層インターコネクト３６０は、また、ｎＭＯＳトランジスタ３０２の拡散領域３１０にも結合される。具体的に、金属拡散（ＭＤ：metal diffusion）層インターコネクトは、ドレイン３１０、３１４、３２２の各々に接触し、Ｍ１層インターコネクト３６０は、ＭＤ層インターコネクトの各々に結合される。ｎＭＯＳトランジスタのゲート３１２は、フローティングである。図３のアンテナダイオードセルにおいて、拡散領域３１０、３１４、３２２は、アンテナダイオードのドレインとしての役割をする。アンテナダイオードセルの入力（カソード）は、インターコネクト３７０に結合される。出力（アノード）はＶssである。
[0019] 図３のアンテナダイオードセルは、６個のグリッドの幅を有する。アンテナ保護を改善し提供する、より小さい幅を有するアンテナダイオードセルが、図４、図５に関して以下で提供される。
[0020] 図４は、実例的なアンテナダイオードを例示する回路図４００である。アンテナダイオードはｐＭＯＳトランジスタ４０２とｎＭＯＳトランジスタ４１２を含む。ｐＭＯＳトランジスタ４０２のドレイン４０８、ソース４０６、および本体４１０はすべて共に接続され、Ｖddに接続される。ｐＭＯＳトランジスタ４０２のゲート４０４は、ｎＭＯＳトランジスタのゲート４１４に結合される。ｎＭＯＳトランジスタのソース４１６およびドレイン４１８は共に結合され、ｐＭＯＳトランジスタゲート４０４とｎＭＯＳトランジスタゲート４１４との間の共通のゲート接続に結合される。ｎＭＯＳトランジスタの本体４２０は、Ｖssに結合される。アンテナダイオードの入力（カソード）は、ソース４１６、ドレイン４１８、ｐＭＯＳトランジスタゲート４０４、およびｎＭＯＳトランジスタゲート４１４の間の共通の接続である。アンテナダイオードのカソードは、インターコネクトに結合されたゲートのゲート誘電体に対するアンテナ影響を低減するためにインターコネクト（例えば、インターコネクト１０６）に結合され得る。出力（アノード）はＶssである。
[0021] 図５は、図４の実例的なアンテナダイオードの実例的なセルレイアウトである。図５に示されているように、アンテナダイオードセルは、ｐＭＯＳトランジスタ５０２、ｐＭＯＳトランジスタ５０４、ｎＭＯＳトランジスタ５２０、およびｎＭＯＳトランジスタ５２２を含む。ｐＭＯＳトランジスタ５０２、５０４の拡散領域５０６、５１０、５１４の各々は、Ｖddに結合される。ｐＭＯＳトランジスタ５０２に関して、ソース／ドレイン５０６／５１０は、交換可能と考えられ得る。ｐＭＯＳトランジスタ５０４に関して、ソース／ドレイン５１０／５１４は、交換可能と考えられ得る。ｎＭＯＳトランジスタ５２０、５２２の拡散領域５２４、５２８、５３２の各々は、Ｍ１層インターコネクト５４０によって互いに結合される。具体的には、ＭＤ層インターコネクトが、拡散領域５２４、５２８、５３２の各々に接触し、Ｍ１層インターコネクト５４０は、ＭＤ層インターコネクトの各々に結合される。ｎＭＯＳトランジスタ５２０に関して、ソース／ドレイン５２４／５２８は、交換可能と考えられ得る。ｎＭＯＳトランジスタ５２２に関して、ソース／ドレイン５２８／５３２は、交換可能と考えられ得る。ｐＭＯＳトランジスタ５０２のゲート５０８およびｎＭＯＳトランジスタ５２０のゲート５２６は、同じゲートインターコネクトによって形成され、ｐＭＯＳトランジスタ５０４のゲート５１２およびｎＭＯＳトランジスタ５２２のゲート５３０は、同じゲートインターコネクトによって形成される。ゲートインターコネクト５０８／５２６および５１２／５３０は第１の方向に延在し、ＭＰ層インターコネクト５５０によって共に結合され、それは、第１の方向と直交する第２の方向に延在する。ＭＰ層インターコネクト５５０は、Ｍ１層インターコネクト５４０に結合される。したがって、ゲートインターコネクト５０８／５２６、ゲートインターコネクト５１２／５３０、およびｎＭＯＳトランジスタ５２０、５２２のソース／ドレインは、共にすべて接続される。ｎＭＯＳトランジスタ５２０、５２２のための本体接続は、上述されたように、Ｖssに接続される。アンテナダイオードセルの入力（カソード）は、Ｍ１層インターコネクト５４０またはＭＰ層インターコネクト５５０に結合され得る。出力（アノード）はＶssである。
[0022] アンテナダイオードによって提供されるアンテナ保護の量は、以下の式によって決定されることができる。
金属面積／（ゲート酸化物面積＋２＊ＲＸアンテナ面積）＝１５００
[0023] 図３のアンテナダイオードセルは、６個のグリッドのセル幅を有する。図３のアンテナダイオードの受信（ＲＸ）アンテナ面積が０．０１４１１ｕｍ2であると想定する。カソードは、いずれのゲートインターコネクトにも接続されず、よって、ゲート酸化物面積は０である。上記式によると、図３のアンテナダイオードは、約４２．３３ｕｍ2の金属面積を保護することができ、これは、アンテナダイオードのカソードに結合されたＭ１層インターコネクトが幅３２ｎｍである場合、Ｍ１層インターコネクトが１３２３ｕｍという最大長を有することを可能にするであろう。したがって、図２、図３のアンテナダイオードは、長さ１３２３ｕｎまでＭ１層インターコネクトに対するアンテナ違反を防ぐ／アンテナ保護を提供することができる。
[0024] 図５のアンテナダイオードセルは、３つのグリッドのセル幅を有し、それゆえ、図３のアンテナダイオードセルよりも面積が５０％小さい。図５のアンテナダイオードのＲＸアンテナ面積が０．０１３２ｕｍ2であると想定する。カソードが２つのゲートインターコネクトに接続される。ゲート酸化物面積が０．０１２３ｕｍ2であると想定する。上記式によると、図５のアンテナダイオードは、約５８．１ｕｍ2の金属面積を保護することができ、それは、図３のアンテナダイオードによって保護されることができる金属面積よりも３７％大きい。図５のアンテナダイオードのカソードに結合されたＭ１層インターコネクトが幅３２ｎｍである場合、図５のアンテナダイオードは、Ｍ１層インターコネクトが１８１６ｕｍという最大長を有することを可能にするであろう。したがって、図４、図５のアンテナダイオードは、長さ１８１６ｕｍまでＭ１層インターコネクトに対するアンテナ違反を防ぐ／アンテナ保護を提供することができる。
[0025] 上述されたように、図５のアンテナダイオードは、図３のアンテナダイオードの半分の設置面積を有する（図３のアンテナダイオードよりも面積が５０％小さい）。加えて、図５のアンテナダイオードは、図３のアンテナダイオードよりも３７％多いアンテナ保護を提供する。さらに、図５のアンテナダイオードは、また、図３のアンテナダイオードのリーク電流のほんの２０％（just 20%）という実質的に低減されたリーク電流を有する。面積、アンテナ保護、およびリーク電流における利益と引き換えに、図５のアンテナダイオードは、ゲート接続により図３のアンテナダイオードと比較して、増加した入力キャパシタンス（３６％）を有する。増加した入力キャパシタンスは、アンテナダイオードが接続されるネットを遅くする（slow）こともある。しかしながら、総入力キャパシタンスが依然として相対的に小さいので、入力キャパシタンスの増加はごくわずかであり得る。例えば、図３のアンテナダイオードは、０．６１ｆＦという入力キャパシタンスを有し得、図５のアンテナダイオードは、０．８３ｆＦという入力キャパシタンスを有し得る。追加の０．２２ｆＦは、相対的に小さく、ごくわずかな影響を有する。
[0026] 図６は、図４および図５の実例的なアンテナダイオードの実例的な方法のフローチャート６００である。６０２において、電流が、ドライバ出力と負荷入力との間に延在するインターコネクトからダイオードのカソードに流される。６０４において、電流は、ダイオードのカソードからダイオードのアノードに流される。ダイオードは、第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、第１のｎＭＯＳトランジスタゲート、およびｎＭＯＳトランジスタ本体を有する第１のｎＭＯＳトランジスタを含む。ｎＭＯＳトランジスタ本体は、第１の電圧ソースに結合され、ダイオードのアノードである。第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、および第１のｎＭＯＳトランジスタゲートは共に結合され、ダイオードのカソードである。
[0027] 図１Ｃ、図４、および図５を再度参照すると、アンテナ影響を低減するためのＭＯＳデバイスは、第１のｎＭＯＳトランジスタソース４１６、第１のｎＭＯＳトランジスタドレイン４１８、第１のｎＭＯＳトランジスタゲート４１４、およびｎＭＯＳトランジスタ本体４２０を有する第１のｎＭＯＳトランジスタ４１２を含むダイオード１１２を含む。ｎＭＯＳトランジスタ本体４２０は、第１の電圧ソースＶssに結合され、ダイオード１１２のアノードである。第１のｎＭＯＳトランジスタソース４１６、第１のｎＭＯＳトランジスタドレイン４１８、および第１のｎＭＯＳトランジスタゲート４１４は共に結合され、ダイオード１１２のカソードである。ＭＯＳデバイスは、さらに、ドライバ出力１０４と負荷入力１０２との間に延在するインターコネクト１０６を含む。インターコネクト１０６は、ダイオード１１２のカソードに結合される。１つの構成において、インターコネクト１０６は、ドライバ出力と負荷入力との間の１つの金属層上のみ（例えば、Ｍ１層）に延在する。
[0028] １つの構成において、ダイオード１１２は、さらに、第２のｎＭＯＳトランジスタソース、第２のｎＭＯＳトランジスタドレイン、第２のｎＭＯＳトランジスタゲート、およびｎＭＯＳトランジスタ本体を有する第２のｎＭＯＳトランジスタを含む。第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、第１のｎＭＯＳトランジスタゲート、第２のｎＭＯＳトランジスタソース、第２のｎＭＯＳトランジスタドレイン、および第２のｎＭＯＳトランジスタゲートは共に結合され、ダイオードのカソードである。例えば、図５を参照すると、第１のｎＭＯＳトランジスタはｎＭＯＳトランジスタ５２０であり得、第２のｎＭＯＳトランジスタはｎＭＯＳトランジスタ５２２であり得るか、または第１のｎＭＯＳトランジスタはｎＭＯＳトランジスタ５２２であり得、第２のｎＭＯＳトランジスタはｎＭＯＳトランジスタ５２０であり得る。１つの構成において、拡散領域５２８は、ｎＭＯＳトランジスタ５２０、５２２のソースと考えられ得、拡散領域５２４、５３２は、それぞれ、ｎＭＯＳトランジスタ５２０、５２２のドレインと考えられ得る。別の構成において、拡散領域５２４、５３２は、それぞれ、ｎＭＯＳトランジスタ５２０、５２２のソースと考えられ得、拡散領域５２８は、ｎＭＯＳトランジスタ５２０、５２２のドレインと考えられ得る。明らかなように、第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、第１のｎＭＯＳトランジスタゲート、第２のｎＭＯＳトランジスタソース、第２のｎＭＯＳトランジスタドレイン、および第２のｎＭＯＳトランジスタゲートはすべて共に結合され、ダイオードのカソードである。
[0029] １つの構成において、第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、第２のｎＭＯＳトランジスタソース、および第２のｎＭＯＳトランジスタドレインは、第１および第２のｎＭＯＳトランジスタゲート５２６、５３０によって分離された少なくとも３つの別個の領域５２４、５２８、５３２を占有する。
[0030] １つの構成において、ＭＯＳデバイスは、さらに、第１のｐＭＯＳトランジスタソース、第１のｐＭＯＳトランジスタドレイン、第１のｐＭＯＳトランジスタゲート、およびｐＭＯＳトランジスタ本体を有する第１のｐＭＯＳトランジスタを含み、また第２のｐＭＯＳトランジスタソース、第２のｐＭＯＳトランジスタドレイン、第２のｐＭＯＳトランジスタゲート、およびｐＭＯＳトランジスタ本体を有する第２のｐＭＯＳトランジスタを含む。例えば、第１のｐＭＯＳトランジスタはｐＭＯＳトランジスタ５０２であり得、第２のｐＭＯＳトランジスタはｐＭＯＳトランジスタ５０４であり得るか、または第１のｐＭＯＳトランジスタはｐＭＯＳトランジスタ５０４であり得、第２のｐＭＯＳトランジスタはｐＭＯＳトランジスタ５０２であり得る。ｐＭＯＳトランジスタ本体は、第１の電圧ソースＶssよりも高い第２の電圧ソースＶddに結合される。第１のｐＭＯＳトランジスタソース、第１のｐＭＯＳトランジスタドレイン、第２のｐＭＯＳトランジスタソース、および第２のｐＭＯＳトランジスタドレインは、第２の電圧ソースＶddに共に結合される。第１のｐＭＯＳトランジスタゲート、第２のｐＭＯＳトランジスタゲート、第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、第１のｎＭＯＳトランジスタゲート、第２のｎＭＯＳトランジスタソース、第２のｎＭＯＳトランジスタドレイン、および第２のｎＭＯＳトランジスタゲートは共に結合され、ダイオードのカソードである。
[0031] １つの構成において、第１のｐＭＯＳトランジスタソース、第１のｐＭＯＳトランジスタドレイン、第２のｐＭＯＳトランジスタソース、および第２のｐＭＯＳトランジスタドレインは、第１および第２のｐＭＯＳトランジスタゲート５０８、５１２によって分離された少なくとも３つの別個の領域５０６、５１０、５１４を占有する。
[0032] １つの構成において、第１のｐＭＯＳトランジスタゲートおよび第１のｎＭＯＳトランジスタゲートは、第１の方向に延在する第１のゲートインターコネクトから形成され、第２のｐＭＯＳトランジスタゲートおよび第２のｎＭＯＳトランジスタゲートは、第１の方向の第１のゲートインターコネクトに平行して延在する第２のゲートインターコネクトから形成される。例えば、ゲート５０８／５２６は、同じゲートインターコネクトによって形成され、ゲート５１２／５３０は、同じゲートインターコネクトによって形成される。１つの構成において、第１のｐＭＯＳトランジスタゲートおよび第２のｐＭＯＳトランジスタゲートは、第１の方向と直交する第２の方向に延在するＭＰ層インターコネクト５５０と共に結合される。
[0033] １つの構成において、第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、第２のｎＭＯＳトランジスタソース、および第２のｎＭＯＳトランジスタドレインは、Ｍ１層インターコネクト５４０によって、第１のｎＭＯＳトランジスタゲート、第２のｎＭＯＳトランジスタゲート、第１のｐＭＯＳトランジスタゲート、および第２のｐＭＯＳトランジスタゲートに結合される。
[0034] 図１Ｃ、図４、および図５を再度参照すると、ＭＯＳダイオードは、ｐＭＯＳトランジスタソース４０６、ｐＭＯＳトランジスタドレイン４０８、ｐＭＯＳトランジスタゲート４０４、およびｐＭＯＳトランジスタ本体４１０を有するｐＭＯＳトランジスタ４０２を含む。ｐＭＯＳトランジスタドレイン４０８、ｐＭＯＳトランジスタソース４０６、およびｐＭＯＳトランジスタ本体４１０は共に結合され、第１の電圧ソースＶddに結合される。ＭＯＳダイオードは、さらに、ｎＭＯＳトランジスタソース４１６、ｎＭＯＳトランジスタドレイン４１８、ｎＭＯＳトランジスタゲート４１４、およびｎＭＯＳトランジスタ本体４２０を有するｎＭＯＳトランジスタ４１２を含む。ｎＭＯＳトランジスタ本体は、第２の電圧ソースＶssに結合され、ダイオードのアノードである。第２の電圧ソースＶssは、第１の電圧ソースＶddよりも低い。ｎＭＯＳトランジスタゲート４１４、ｎＭＯＳトランジスタソース４１６、ｎＭＯＳトランジスタドレイン４１８、およびｐＭＯＳトランジスタゲート４０４は共に結合され、ダイオードのカソードである。
[0035] １つの構成において、ｎＭＯＳトランジスタ４１２は、第１のｎＭＯＳトランジスタ５２０および第２のｎＭＯＳトランジスタ５２２を含む。第１のｎＭＯＳトランジスタ５２０は、第１のｎＭＯＳトランジスタソース（５２４または５２８）、第１のｎＭＯＳトランジスタドレイン（５２４または５２８）、および第１のｎＭＯＳトランジスタゲート５２６を有する。第２のｎＭＯＳトランジスタ５２２は、第２のｎＭＯＳトランジスタソース（５２８または５３２）、第２のｎＭＯＳトランジスタドレイン（５２８または５３２）、および第２のｎＭＯＳトランジスタゲート５３０を有する。１つの構成において、第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、第２のｎＭＯＳトランジスタソース、および第２のｎＭＯＳトランジスタドレインは、第１のｎＭＯＳトランジスタゲート５２６および第２のｎＭＯＳトランジスタゲート５３０によって分離された少なくとも３つの別個の領域５２４、５２８、５３２を占有する。
[0036] １つの構成において、ｐＭＯＳトランジスタ４０２は、第１のｐＭＯＳトランジスタ５０２と第２のｐＭＯＳトランジスタ５０４とを含む。第１のｐＭＯＳトランジスタ５０２は、第１のｐＭＯＳトランジスタソース（５０６または５１０）、第１のｐＭＯＳトランジスタドレイン（５０６または５１０）、および第１のｐＭＯＳトランジスタゲート５０８を有する。第２のｐＭＯＳトランジスタ５０４は、第２のｐＭＯＳトランジスタソース（５１０または５１４）、第２のｐＭＯＳトランジスタドレイン（５１０または５１４）、および第２のｐＭＯＳトランジスタゲート５１２を有する。１つの構成において、第１のｐＭＯＳトランジスタソース、第１のｐＭＯＳトランジスタドレイン、第２のｐＭＯＳトランジスタソース、および第２のｐＭＯＳトランジスタドレインは、第１のｐＭＯＳトランジスタゲート５０８および第２のｐＭＯＳトランジスタゲート５１２によって分離された少なくとも３つの別個の領域５０６、５１０、５１４を占有する。
[0037] １つの構成において、第１のｐＭＯＳトランジスタゲート５０８および第１のｎＭＯＳトランジスタゲート５２６は、第１の方向に延在する第１のゲートインターコネクト５０８／５２６から形成され、第２のｐＭＯＳトランジスタゲート５１２および第２のｎＭＯＳトランジスタゲート５３０は、第１の方向の第１のゲートインターコネクトに平行して延在する第２のゲートインターコネクト５１２／５３０から形成される。１つの構成において、第１のｐＭＯＳトランジスタゲート５０８および第２のｐＭＯＳトランジスタゲート５１２は、第１の方向と直交する第２の方向に延在するＭＰ層インターコネクト５５０と共に結合される。１つの構成において、第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、第２のｎＭＯＳトランジスタソース、および第２のｎＭＯＳトランジスタドレインは、Ｍ１層インターコネクト５４０によって、第１のｎＭＯＳトランジスタゲート、第２のｎＭＯＳトランジスタゲート、第１のｐＭＯＳトランジスタゲート、および第２のｐＭＯＳトランジスタゲートに結合される。
[0038] １つの構成において、アンテナ影響を低減するためのＭＯＳデバイスが提供される。ＭＯＳデバイスは、ドライバ出力と負荷入力との間に延在するインターコネクトからダイオードのカソードに電流を流すための手段を含む。このような手段はインターコネクト１０６であり得る。ＭＯＳデバイスは、さらに、ダイオードのカソードからダイオードのアノードに電流を流すための手段を含む。図４、図５のアンテナダイオードにおけるそのような手段。ダイオードは、第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、第１のｎＭＯＳトランジスタゲート、およびｎＭＯＳトランジスタ本体を有する第１のｎＭＯＳトランジスタを含む。ｎＭＯＳトランジスタ本体は、第１の電圧ソースに結合され、ダイオードのアノードである。第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、および第１のｎＭＯＳトランジスタゲートは共に結合され、ダイオードのカソードである。
[0039] 開示されたプロセスにおけるステップの特定の順序または階層は、実例的なアプローチの例示であることが理解される。設計の選好に基づいて、これらプロセスにおけるステップの特定の順序または階層が並べ替えられ得ることが理解される。さらに、いくつかのステップは、組み合わされ得るか、または省略され得る。添付の方法の請求項は、様々なステップの要素を例となる順序で提示するが、提示された特定の順序または階層に限定されることが意図されたものではない。
[0040] 先の説明は、当業者が本明細書で説明されている様々な態様を実現することを可能にするために提供されている。これらの態様に対する様々な修正は、当業者にとって容易に明らかとなり、本明細書で定義される包括的な原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示されている態様に限定されることが意図されたものではなく、請求項の文言と矛盾しない最大範囲であると認められるべきであり、ここにおいて、単数の要素への参照は、そのように明確に記載されていない限り、「１つおよび１つのみ」を意味するのではなく、むしろ「１つまたは複数」を意味するように意図されている。「実例的な」という用語は、本明細書では、「例、事例、または例示としての役割を果たす」ことを意味するように使用されている。「実例的な」ものとして本明細書で説明されている任意の態様は、必ずしも他の態様に対して好ましいまたは有利なものとして解釈されるべきではない。そうでないことが明確に記載されていない限り、「いくつかの」という用語は１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはこれらの任意の組み合わせ」のような組み合わせは、Ａ、Ｂ、および／またはＣの任意の組み合わせを含み、複数のＡ、複数のＢ、または複数のＣを含み得る。特に、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはこれらの任意の組み合わせ」のような組み合わせは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣであることができ、ここで、このような任意の組み合わせが、Ａ、Ｂ、またはＣの１つまたは複数のメンバーを含み得る。「接続された（connected）」という用語は、「直接接続された」ことを意味する。「結合された（coupled）」という用語は、他の要素を通して「間接的に接続された」または「接続された」ことを意味する。当業者に既知である、または後に知られることになる、本開示全体にわたって説明された様々な態様の要素に対するすべての構造的および機能的な同等物が、参照によって本明細書に明確に組み込まれ、特許請求の範囲によって包含されることが意図されている。さらに、本明細書で開示されたものが、特許請求の範囲に明示的に記載されているかどうかにかかわらず、そのような開示は公に寄与されることを意図したものではない。いずれの請求項の要素も、その要素が「〜のための手段」というフレーズを使用して明示的に記載されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。

Claims (30)

  1. アンテナ影響を低減するための金属酸化膜半導体（ＭＯＳ）デバイスであって、
    第１のｎ型ＭＯＳ（ｎＭＯＳ）トランジスタソース、第１のｎＭＯＳトランジスタドレイン、第１のｎＭＯＳトランジスタゲート、およびｎＭＯＳトランジスタ本体を有する第１のｎＭＯＳトランジスタを備えるダイオードであって、前記ｎＭＯＳトランジスタ本体は、第１の電圧ソースに結合され、前記ダイオードのアノードであり、ここにおいて、前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、および前記第１のｎＭＯＳトランジスタゲートは共に結合され、前記ダイオードのカソードである、ダイオードと、
    ドライバ出力と負荷入力との間に延在するインターコネクトであって、前記インターコネクトは、前記ダイオードの前記カソードに結合される、インターコネクトと、
    を備える、ＭＯＳデバイス。
  2. 前記ダイオードは、第２のｎＭＯＳトランジスタソース、第２のｎＭＯＳトランジスタドレイン、第２のｎＭＯＳトランジスタゲート、および前記ｎＭＯＳトランジスタ本体を有する第２のｎＭＯＳトランジスタをさらに備え、前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、前記第１のｎＭＯＳトランジスタゲート、前記第２のｎＭＯＳトランジスタソース、前記第２のｎＭＯＳトランジスタドレイン、および前記第２のｎＭＯＳトランジスタゲートは共に結合され、前記ダイオードの前記カソードである、請求項１に記載のＭＯＳデバイス。
  3. 前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、前記第２のｎＭＯＳトランジスタソース、および前記第２のｎＭＯＳトランジスタドレインは、前記第１のｎＭＯＳトランジスタゲートおよび前記第２のｎＭＯＳトランジスタゲートによって分離された少なくとも３つの別個の領域を備える、請求項２に記載のＭＯＳデバイス。
  4. 第１のｐ型ＭＯＳ（ｐＭＯＳ）トランジスタソース、第１のｐＭＯＳトランジスタドレイン、第１のｐＭＯＳトランジスタゲート、およびｐＭＯＳトランジスタ本体を有する第１のｐＭＯＳトランジスタと、
    第２のｐＭＯＳトランジスタソース、第２のｐＭＯＳトランジスタドレイン、第２のｐＭＯＳトランジスタゲート、および前記ｐＭＯＳトランジスタ本体を有する第２のｐＭＯＳトランジスタであって、前記ｐＭＯＳトランジスタ本体は、前記第１の電圧ソースよりも高い第２の電圧ソースに結合される、第２のｐＭＯＳトランジスタと、
    をさらに備え、
    前記第１のｐＭＯＳトランジスタソース、前記第１のｐＭＯＳトランジスタドレイン、前記第２のｐＭＯＳトランジスタソース、および前記第２のｐＭＯＳトランジスタドレインは、前記第２の電圧ソースに共に結合され、
    前記第１のｐＭＯＳトランジスタゲート、前記第２のｐＭＯＳトランジスタゲート、前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、前記第１のｎＭＯＳトランジスタゲート、前記第２のｎＭＯＳトランジスタソース、前記第２のｎＭＯＳトランジスタドレイン、および前記第２のｎＭＯＳトランジスタゲートは共に結合され、前記ダイオードの前記カソードである、
    請求項２に記載のＭＯＳデバイス。
  5. 前記第１のｐＭＯＳトランジスタソース、前記第１のｐＭＯＳトランジスタドレイン、前記第２のｐＭＯＳトランジスタソース、および前記第２のｐＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタゲートおよび前記第２のｐＭＯＳトランジスタゲートによって分離された少なくとも３つの別個の領域を備える、請求項４に記載のＭＯＳデバイス。
  6. 前記第１のｐＭＯＳトランジスタゲートおよび前記第１のｎＭＯＳトランジスタゲートは、第１の方向に延在する第１のゲートインターコネクトから形成され、前記第２のｐＭＯＳトランジスタゲートおよび前記第２のｎＭＯＳトランジスタゲートは、前記第１の方向の前記第１のゲートインターコネクトに平行して延在する第２のゲートインターコネクトから形成される、請求項４に記載のＭＯＳデバイス。
  7. 前記第１のｐＭＯＳトランジスタゲートおよび前記第２のｐＭＯＳトランジスタゲートは、前記第１の方向と直交する第２の方向に延在する金属ＰＯＬＹ（ＭＰ）層インターコネクトと共に結合される、請求項６に記載のＭＯＳデバイス。
  8. 前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、前記第２のｎＭＯＳトランジスタソース、および前記第２のｎＭＯＳトランジスタドレインは、金属１（Ｍ１）層インターコネクトによって、前記第１のｎＭＯＳトランジスタゲート、前記第２のｎＭＯＳトランジスタゲート、前記第１のｐＭＯＳトランジスタゲート、および前記第２のｐＭＯＳトランジスタゲートに結合される、請求項４に記載のＭＯＳデバイス。
  9. 前記インターコネクトは、前記ドライバ出力と前記負荷入力との間の１つの金属層上のみに延在する、請求項１に記載のＭＯＳデバイス。
  10. 金属酸化膜半導体（ＭＯＳ）ダイオードであって、
    ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタソース、ｐＭＯＳトランジスタドレイン、ｐＭＯＳトランジスタゲート、およびｐＭＯＳトランジスタ本体を有するｐＭＯＳトランジスタと、ここにおいて、前記ｐＭＯＳトランジスタドレイン、前記ｐＭＯＳトランジスタソース、および前記ｐＭＯＳトランジスタ本体は共に結合され、第１の電圧ソースに結合される、
    ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタソース、ｎＭＯＳトランジスタドレイン、ｎＭＯＳトランジスタゲート、およびｎＭＯＳトランジスタ本体を有するｎＭＯＳトランジスタであって、前記ｎＭＯＳトランジスタ本体は、第２の電圧ソースに結合され、前記ダイオードのアノードであり、前記第２の電圧ソースは前記第１の電圧ソースよりも低く、ここにおいて、前記ｎＭＯＳトランジスタゲート、前記ｎＭＯＳトランジスタソース、前記ｎＭＯＳトランジスタドレイン、および前記ｐＭＯＳトランジスタゲートは共に結合され、前記ダイオードのカソードである、ｎＭＯＳトランジスタと、
    を備える、ＭＯＳダイオード。
  11. 前記ｎＭＯＳトランジスタは、第１のｎＭＯＳトランジスタおよび第２のｎＭＯＳトランジスタを備え、前記第１のｎＭＯＳトランジスタは、第１のｎＭＯＳトランジスタソース、第１のｎＭＯＳトランジスタドレイン、および第１のｎＭＯＳトランジスタゲートを有し、前記第２のｎＭＯＳトランジスタは、第２のｎＭＯＳトランジスタソース、第２のｎＭＯＳトランジスタドレイン、および第２のｎＭＯＳトランジスタゲートを有する、請求項１０に記載のＭＯＳダイオード。
  12. 前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、前記第２のｎＭＯＳトランジスタソース、および前記第２のｎＭＯＳトランジスタドレインは、前記第１のｎＭＯＳトランジスタゲートおよび前記第２のｎＭＯＳトランジスタゲートによって分離された少なくとも３つの別個の領域を備える、請求項１１に記載のＭＯＳダイオード。
  13. 前記ｐＭＯＳトランジスタは、第１のｐＭＯＳトランジスタおよび第２のｐＭＯＳトランジスタを備え、前記第１のｐＭＯＳトランジスタは、第１のｐＭＯＳトランジスタソース、第１のｐＭＯＳトランジスタドレイン、および第１のｐＭＯＳトランジスタゲートを有し、前記第２のｐＭＯＳトランジスタは、第２のｐＭＯＳトランジスタソース、第２のｐＭＯＳトランジスタドレイン、および第２のｐＭＯＳトランジスタゲートを有する、請求項１１に記載のＭＯＳダイオード。
  14. 前記第１のｐＭＯＳトランジスタソース、前記第１のｐＭＯＳトランジスタドレイン、前記第２のｐＭＯＳトランジスタソース、および前記第２のｐＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタゲートおよび前記第２のｐＭＯＳトランジスタゲートによって分離された少なくとも３つの別個の領域を備える、請求項１３に記載のＭＯＳダイオード。
  15. 前記第１のｐＭＯＳトランジスタゲートおよび前記第１のｎＭＯＳトランジスタゲートは、第１の方向に延在する第１のゲートインターコネクトから形成され、前記第２のｐＭＯＳトランジスタゲートおよび前記第２のｎＭＯＳトランジスタゲートは、前記第１の方向の前記第１のゲートインターコネクトに平行して延在する第２のゲートインターコネクトから形成される、請求項１３に記載のＭＯＳダイオード。
  16. 前記第１のｐＭＯＳトランジスタゲートおよび前記第２のｐＭＯＳトランジスタゲートは、前記第１の方向と直交する第２の方向に延在する金属ＰＯＬＹ（ＭＰ）層インターコネクトと共に結合される、請求項１５に記載のＭＯＳダイオード。
  17. 前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、前記第２のｎＭＯＳトランジスタソース、および前記第２のｎＭＯＳトランジスタドレインは、金属１（Ｍ１）層インターコネクトによって、前記第１のｎＭＯＳトランジスタゲート、前記第２のｎＭＯＳトランジスタゲート、前記第１のｐＭＯＳトランジスタゲート、および前記第２のｐＭＯＳトランジスタゲートに結合される、請求項１３に記載のＭＯＳダイオード。
  18. アンテナ影響を低減するための金属酸化膜半導体（ＭＯＳ）デバイスの動作の方法であって、
    ドライバ出力と負荷入力との間に延在するインターコネクトからダイオードのカソードに電流を流すことと、
    前記ダイオードの前記カソードから前記ダイオードのアノードに前記電流を流すことと、前記ダイオードは、第１のｎ型ＭＯＳ（ｎＭＯＳ）トランジスタソース、第１のｎＭＯＳトランジスタドレイン、第１のｎＭＯＳトランジスタゲート、およびｎＭＯＳトランジスタ本体を有する第１のｎＭＯＳトランジスタを備え、前記ｎＭＯＳトランジスタ本体は、第１の電圧ソースに結合され、前記ダイオードの前記アノードであり、ここにおいて、前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、および前記第１のｎＭＯＳトランジスタゲートは共に結合され、前記ダイオードの前記カソードである、
    を備える、方法。
  19. 前記ダイオードは、第２のｎＭＯＳトランジスタソース、第２のｎＭＯＳトランジスタドレイン、第２のｎＭＯＳトランジスタゲート、および前記ｎＭＯＳトランジスタ本体を有する第２のｎＭＯＳトランジスタをさらに備え、前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、前記第１のｎＭＯＳトランジスタゲート、前記第２のｎＭＯＳトランジスタソース、前記第２のｎＭＯＳトランジスタドレイン、および前記第２のｎＭＯＳトランジスタゲートは共に結合され、前記ダイオードの前記カソードである、請求項１８に記載の方法。
  20. 前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、前記第２のｎＭＯＳトランジスタソース、および前記第２のｎＭＯＳトランジスタドレインは、前記第１のｎＭＯＳトランジスタゲートおよび前記第２のｎＭＯＳトランジスタゲートによって分離された少なくとも３つの別個の領域を備える、請求項１９に記載の方法。
  21. 前記ダイオードは、
    第１のｐ型ＭＯＳ（ｐＭＯＳ）トランジスタソース、第１のｐＭＯＳトランジスタドレイン、第１のｐＭＯＳトランジスタゲート、およびｐＭＯＳトランジスタ本体を有する第１のｐＭＯＳトランジスタと、
    第２のｐＭＯＳトランジスタソース、第２のｐＭＯＳトランジスタドレイン、第２のｐＭＯＳトランジスタゲート、および前記ｐＭＯＳトランジスタ本体を有する第２のｐＭＯＳトランジスタであって、前記ｐＭＯＳトランジスタ本体は、前記第１の電圧ソースよりも高い第２の電圧ソースに結合される、第２のｐＭＯＳトランジスタと、
    をさらに備え、
    前記第１のｐＭＯＳトランジスタソース、前記第１のｐＭＯＳトランジスタドレイン、前記第２のｐＭＯＳトランジスタソース、および前記第２のｐＭＯＳトランジスタドレインは、前記第２の電圧ソースに共に結合され、
    前記第１のｐＭＯＳトランジスタゲート、前記第２のｐＭＯＳトランジスタゲート、前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、前記第１のｎＭＯＳトランジスタゲート、前記第２のｎＭＯＳトランジスタソース、前記第２のｎＭＯＳトランジスタドレイン、および前記第２のｎＭＯＳトランジスタゲートは共に結合され、前記ダイオードの前記カソードである、
    請求項１９に記載の方法。
  22. 前記第１のｐＭＯＳトランジスタソース、前記第１のｐＭＯＳトランジスタドレイン、前記第２のｐＭＯＳトランジスタソース、および前記第２のｐＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタゲートおよび前記第２のｐＭＯＳトランジスタゲートによって分離された少なくとも３つの別個の領域を備える、請求項２１に記載の方法。
  23. 前記第１のｐＭＯＳトランジスタゲートおよび前記第１のｎＭＯＳトランジスタゲートは、第１の方向に延在する第１のゲートインターコネクトから形成され、前記第２のｐＭＯＳトランジスタゲートおよび前記第２のｎＭＯＳトランジスタゲートは、前記第１の方向の前記第１のゲートインターコネクトに平行して延在する第２のゲートインターコネクトから形成される、請求項２１に記載の方法。
  24. アンテナ影響を低減するための金属酸化膜半導体（ＭＯＳ）デバイスであって、
    ドライバ出力と負荷入力との間に延在するインターコネクトからダイオードのカソードに電流を流すための手段と、
    前記ダイオードの前記カソードから前記ダイオードのアノードに前記電流を流すための手段と、前記ダイオードは、第１のｎ型ＭＯＳ（ｎＭＯＳ）トランジスタソース、第１のｎＭＯＳトランジスタドレイン、第１のｎＭＯＳトランジスタゲート、およびｎＭＯＳトランジスタ本体を有する第１のｎＭＯＳトランジスタを備え、前記ｎＭＯＳトランジスタ本体は、第１の電圧ソースに結合され、前記ダイオードの前記アノードであり、ここにおいて、前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、および前記第１のｎＭＯＳトランジスタゲートは共に結合され、前記ダイオードの前記カソードである、
    を備える、ＭＯＳデバイス。
  25. 前記ダイオードは、第２のｎＭＯＳトランジスタソース、第２のｎＭＯＳトランジスタドレイン、第２のｎＭＯＳトランジスタゲート、および前記ｎＭＯＳトランジスタ本体を有する第２のｎＭＯＳトランジスタをさらに備え、前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、前記第１のｎＭＯＳトランジスタゲート、前記第２のｎＭＯＳトランジスタソース、前記第２のｎＭＯＳトランジスタドレイン、および前記第２のｎＭＯＳトランジスタゲートは共に結合され、前記ダイオードの前記カソードである、請求項２４に記載のＭＯＳデバイス。
  26. 前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、前記第２のｎＭＯＳトランジスタソース、および前記第２のｎＭＯＳトランジスタドレインは、前記第１のｎＭＯＳトランジスタゲートおよび前記第２のｎＭＯＳトランジスタゲートによって分離された少なくとも３つの別個の領域を備える、請求項２５に記載のＭＯＳデバイス。
  27. 前記ダイオードは、
    第１のｐ型ＭＯＳ（ｐＭＯＳ）トランジスタソース、第１のｐＭＯＳトランジスタドレイン、第１のｐＭＯＳトランジスタゲート、およびｐＭＯＳトランジスタ本体を有する第１のｐＭＯＳトランジスタと、
    第２のｐＭＯＳトランジスタソース、第２のｐＭＯＳトランジスタドレイン、第２のｐＭＯＳトランジスタゲート、および前記ｐＭＯＳトランジスタ本体を有する第２のｐＭＯＳトランジスタであって、前記ｐＭＯＳトランジスタ本体は、前記第１の電圧ソースよりも高い第２の電圧ソースに結合される、第２のｐＭＯＳトランジスタと、
    をさらに備え、
    前記第１のｐＭＯＳトランジスタソース、前記第１のｐＭＯＳトランジスタドレイン、前記第２のｐＭＯＳトランジスタソース、および前記第２のｐＭＯＳトランジスタドレインは、前記第２の電圧ソースに共に結合され、
    前記第１のｐＭＯＳトランジスタゲート、前記第２のｐＭＯＳトランジスタゲート、前記第１のｎＭＯＳトランジスタソース、前記第１のｎＭＯＳトランジスタドレイン、前記第１のｎＭＯＳトランジスタゲート、前記第２のｎＭＯＳトランジスタソース、前記第２のｎＭＯＳトランジスタドレイン、および前記第２のｎＭＯＳトランジスタゲートは共に結合され、前記ダイオードの前記カソードである、
    請求項２５に記載のＭＯＳデバイス。
  28. 前記第１のｐＭＯＳトランジスタソース、前記第１のｐＭＯＳトランジスタドレイン、前記第２のｐＭＯＳトランジスタソース、および前記第２のｐＭＯＳトランジスタドレインは、前記第１のｐＭＯＳトランジスタゲートおよび前記第２のｐＭＯＳトランジスタゲートによって分離された少なくとも３つの別個の領域を備える、請求項２７に記載のＭＯＳデバイス。
  29. 前記第１のｐＭＯＳトランジスタゲートおよび前記第１のｎＭＯＳトランジスタゲートは、第１の方向に延在する第１のゲートインターコネクトから形成され、前記第２のｐＭＯＳトランジスタゲートおよび前記第２のｎＭＯＳトランジスタゲートは、前記第１の方向の前記第１のゲートインターコネクトに平行して延在する第２のゲートインターコネクトから形成される、請求項２７に記載のＭＯＳデバイス。
  30. 前記インターコネクトは、前記ドライバ出力と前記負荷入力との間の１つの金属層上のみに延在する、請求項２４に記載のＭＯＳデバイス。
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