JP5582686B2 - 反復されるパルス負荷のもとでの改善されたesd保護機能を備えた回路 - Google Patents
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Description
このような環境において保護回路はスマートパワー(Smart Power=パワーMOSFETとESD保護回路の集積されたチップ)及びMOSテクノロジに利用される。これは主に高圧MOS(HVMOS)トランジスタ(MOSトランジスタ=ソース−ドレイン間でチャネルに対して直列にドリフト領域が存在している)とESDトランジスタからなり、このESDトランジスタは典型的には20〜80Vの電圧耐性を有している。このESDトランジスタは、脈動的な負荷が生じた場合に電流パルスを基準電位としてのアースに流すことができるように設計されなければならない。
集積回路の構想の際には集積回路や電子制御機器のESD耐性を定める様々な規格やそれに基づく顧客固有の検査規定が考慮されなければならない。特に(これに限られるものではないが)自動車産業においては、個々の脈動パルスからの保護の他にも例えば1Hzの繰返し周波数で順次連続する同じ極性の複数のパルスによる負荷の場合にもESD保護が求められる。この同じ極性の順次連続する複数のパルスによる負荷は、以下の明細書では「反復性パルス負荷」とも称する。
なお個別のパルスからの確実な保護を提供するESDトランジスタを単に備えたESD保護構造だけでは、反復性パルス負荷のもとで十分な保護機能を発揮できないことがわかっている。このような問題に対する公知の解決手段は、ESDトランジスタを単純に大きく選定すること、つまり例えばより大きなチャネル面を備えたESDMOSFETトランジスタを使用することからなっている。しかしながらこのような解決手段は、制御機器や回路の小型化やコスト削減(これも回路コンポーネントの所要面積の低減に伴って低減する)という将来的に考えられる傾向に逆行するものである。
これまで述べてきた特徴ならびに以下でさらに説明する特徴は、それぞれ記載の組み合わせだけでなく、別の組み合わせでもあるいは単独でも、本発明の範囲を逸脱することなく利用できるのは自明である。
一方ではESD負荷電流は時間と共に低減し、他方ではゲート−ソース電圧が並列する2つの帰国を介して低減される。ここではゲートとソースの間の抵抗を介してゲートの放電が行われる。正のゲート−ソース電圧UGSは、抵抗30を通る電流を促進する。この電流はドレイン−ゲートキャパシタンス28を充電しそれに伴ってゲート電位を漸次低減している。ゲート−ソース電圧UGSに対してはもはやドレイン−ソース電圧UDSの僅かな部分しか残されていない。なぜならドレイン−ソース電圧UDSはキャパシタンス28と抵抗30における電圧降下の和だからである。第1のパルスのさらなる印加のもとではこれがNMOSESDトランジスタ18の導通制御を低減する。
12 端子ピン
14 基準電位端子
16 ESD保護回路
18 ESDトランジスタ
20 第1の電流端子(ドレイン)
22 第2の電流端子(ソース)
24 制御端子(ゲート)
26 第1の電流パス
28 寄生キャパシタンス
30 抵抗性素子
32 第2の電流パス
34 抵抗性素子
36 集積回路
Claims (12)
- 端子ピン(12)と、基準電位端子(14)と、これらの端子ピン(12)と基準電位端子(14)の間に接続されるESD保護回路(16)とを有し、
前記ESD保護回路(16)は第1の電流端子(20)と第2の電流端子(22)と制御端子(24)を備えたESDトランジスタ(18)を有しており、
前記ESDトランジスタ(18)は導通制御された状態において端子ピン(12)から第1の電流端子(20)及び第2の電流端子(22)を介して基準電位端子(14)までつながる第1の電流パス(26)に接続されており、
前記制御端子(24)は、第1の電流端子(20)とは容量結合され、第2の電流端子(22)とは抵抗結合されている回路(10)において、
前記第1の電流端子(20)がさらに抵抗性素子(34)を有する第2の電流パス(32)を介して基準電位端子(14)に結合され、前記端子ピン(12)と前記第1の電流端子(20)との間の第1の電流パス(26)内に第1のダイオード(D1)が順方向に配設されていることを特徴とする回路(10)。 - 前記容量結合は、前記ESDトランジスタ(18)の寄生キャパシタンス(28)によって形成される、請求項1記載の回路(10)。
- 前記抵抗性素子(34)の抵抗値は、前記キャパシタンス(28)がESDトランジスタ(18)の非導通制御状態のもとで1秒よりも小さい時定数でもって放電される値である、請求項1記載の回路(10)。
- 前記ESDトランジスタ(18)の制御端子(24)と第2の電流端子(22)の間にオーム抵抗(30)が設けられている、請求項1から3いずれか1項記載の回路(10)。
- 前記抵抗結合は、前記オーム抵抗(30)を介して形成される、請求項4記載の回路(10)。
- 前記ESDトランジスタ(18)の制御端子(24)と第2の電流端子(22)の間に抵抗として接続される制御トランジスタが設けられ、該制御トランジスタが抵抗結合を生じさせている、請求項1から3いずれか1項記載の回路(10)。
- 前記端子ピン(12)と基準電位端子(14)の間の第2の電流パス(32)内に第2のダイオード(D2)が阻止方向に配設されている、請求項1から6いずれか1項記載の回路(10)。
- 前記ESDトランジスタ(18)の制御端子(24)と基準電位端子(14)の間の第3の電流パス内に制御電圧制限ダイオード(D3)が阻止方向に配設されている、請求項1から7いずれか1項記載の回路(10)。
- 前記ESDトランジスタ(18)の第1の電流端子(20)と制御端子(24)の間の第4の電流パス内に少なくとも1つのさらなる第4のダイオード(D4;D4.1〜D4.x)が阻止方向に配設されている、請求項1から8いずれか1項記載の回路(10)。
- 前記第1の電流端子(20)と基準電位端子(14)の間の抵抗性素子(34)と直列に第5のダイオード(D5)が阻止方向に配設されている、請求項1から9いずれか1項記載の回路(10)。
- 前記第1の電流端子(20)と基準電位端子(14)の間の抵抗性素子(34)と直列に複数の第5のダイオード(D5)からなる直列回路が阻止方向に配設されている、請求項1から9いずれか1項記載の回路(10)。
- 前記抵抗性素子(34)は、制御電圧制限ダイオード(D3)に対して直列に、あるいは制御電圧制限ダイオード(D3)と少なくとも1つのさらなるダイオード(D4;D4.1〜D4.x)からなる直列回路に対して直列に、第1の電流端子(20)と基準電位端子(14)の間の電流パス内に設けられている、請求項1から9いずれか1項記載の回路(10)。
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