JP2006261679A - 低電圧用ｅｓｄ保護回路 - Google Patents

Abstract

【課題】第１ドレイン接続端子１４、第１ソース接続端子１６、第１制御接続端子１８を有している第１電界効果トランジスタ４２と、第１ドレイン接続端子および第１ソース接続端子間に加わる第１電圧Ｕ１がしきい値を上回ると、第１制御接続端子および第１ソース接続端子間に調整設定される第２電圧を変える入力回路網とを備えているＥＳＤ保護回路をできるだけ小さな面積で実現する。
【解決手段】入力回路網４０がトランジスタ４２に対して相補的である、第２ドレイン接続端子４６、第２ソース接続端子４８および第２制御接続端子５０を備えている第２電界効果トランジスタ４４を有し、端子１４は端子４８に接続され、第１抵抗５２を介して端子５０に接続され、端子４６は端子１８に接続され、第２抵抗５４を介して端子１６に接続されている。
【選択図】図３

Description

本発明は、第１のドレイン接続端子と第１のソース接続端子と第１の制御接続端子（ゲート）とを有している第１の電界効果トランジスタと、第１のドレイン接続端子と第１のソース接続端子との間に加わる第１の電圧がしきい値を上回ると、第１の制御接続端子と第１のソース接続端子との間に調整設定される第２の電圧を変える入力回路網とを備えているＥＳＤ保護回路に関する。

低電圧用のこの種のＥＳＤ保護回路はそれ自体公知である。集積回路（ＩＣ）の取り扱いおよび使用の際、中に含まれている素子およびモジュールを過電圧の作用から保護することが必要である。その際過電圧と考えられるのは、例えば静電気の放電の際に、人間または機械部分からＩＣを介してであれ、ＩＣから人間または機械部分を介してであれ発生するような電気信号である。この種の放電過程は静電気放電（electrostatic discharge＝ＥＳＤ）と称される。この種の放電過程が集積回路に作用すると、例えば薄膜のバーンアウト（thin film burn-out）、フィラメンテーション（filamentation）、層移行部の短絡（junction spiking）、酸化層におけるキャリア注入（charge injection）または酸化層の裂断（oxide rupture）によってＩＣの素子またはモジュールに非可逆的な変化が行われる可能性があり、このために場合によってはＩＣ全体が破壊されることになる。低い電圧とはこの関係において１０Ｖより小さいオーダのＩＣ用作動電圧のことである。

それ自体公知のＥＳＤ保護回路において入力回路網は２つのツェナーダイオードおよび１つのオーミック抵抗から成っている。２つのツェナーダイオードは相互に直列に接続されておりかつ直列接続として第１の電圧に対して並列に、すなわち第１の電界効果トランジスタのチャネルに対して並列である。抵抗は、第１の制御接続端子と直列接続の中間タップとの接続点と、第１のソース接続端子との間にある。

予め定めたＥＳＤ電流、もしくはＥＳＤ電流およびＥＳＤ電圧の積の形の予め定めた電力を導出するために、第１の電界効果トランジスタは比較的大きなチャネル面を有していなければならない。ＩＣの実装密度を高めるという一般的な傾向ではＥＳＤ保護回路の大きな所要面積は基本的に駄目である。

このような背景を踏まえて本発明の課題は、上の段落で述べたＥＳＤ量、電流および／または電力を導出するためにそれ自体公知のＥＳＤ保護回路より僅かな面積しか必要としないＥＳＤ保護回路を提供することである。

この課題は、冒頭に述べた、第１のドレイン接続端子と第１のソース接続端子と第１の制御接続端子とを有している第１の電界効果トランジスタと、第１のドレイン接続端子と第１のソース接続端子との間に加わる第１の電圧がしきい値を上回ると、第１の制御接続端子と第１のソース接続端子との間に調整設定される第２の電圧を変える入力回路網とを備えているＥＳＤ保護回路において、本発明により、入力回路網が前記第１の電界効果トランジスタに対して相補的である、第２のドレイン接続端子、第２のソース接続端子および第２の制御接続端子を備えている第２の電界効果トランジスタを有しており、ここで第１のドレイン接続端子は第２のソース接続端子に接続されておりかつ第１の抵抗を介して第２の制御接続端子に接続されておりかつ第２のドレイン接続端子は第１の制御接続端子に接続されておりかつ第２の抵抗を介して第１のソース接続端子に接続されていることによって解決される。

これらの特徴によって、第１の制御接続端子と第１のソース接続端子との間の電位差はＥＳＤイベント時にほぼ、第１のドレイン接続端子における電圧の値をとることができる。その結果としてその際に生じる、第１の制御接続端子と第１のソース接続端子との間の第２の電圧（ゲート−ソース電圧）は最大になり、その結果第１の電界効果トランジスタは完全に出力制御される。

これに対してそれ自体公知のＥＳＤ保護回路ではＥＳＤイベント時に第１の制御接続端子に生じる電位は常に、第１のドレイン接続端子における電位とはツェナーダイオードの１つの降伏電圧の値だけ相異しており、このために、その際生じるゲート−ソース電圧は制限され、これにより第１の電界効果トランジスタの、チャネル面積に正規化されている比較的大きな内部抵抗が生じることになる。このことを補償するために、第１の電界効果トランジスタのチャネル幅およびチャネル長の積は本発明の場合より大きくなければならない。反対にこのことは、予め定めたＥＳＤ電力を導出するために本発明のＥＳＤ保護回路は僅かなチャネル面積しか必要でないことを意味している。

本発明の実施形態の枠内において、第２の電界効果トランジスタは第１の電界効果トランジスタより小さいチャネル面積を有していて、ＥＳＤ保護回路の所要面積を小さく保持するようにすれば有利である。

第２の制御接続端子がツェナーダイオードを介して第１のソース接続端子に接続されていることも有利である。

このツェナーダイオードはいわば、ＥＳＤ保護回路がアクティブな状態と非アクティブな状態との間を切り替わるしきい値を用意する。これにより、ＥＳＤ保護回路に対する基本要求、すなわち通常の作動電圧では保護すべき回路の障害を引き起こさずかつ過電圧時にだけ電流を引き受けるという要求が充足される。

更に、第２の電界効果トランジスタおよびツェナーダイオードが、第１の電界効果トランジスタのゲート−ソース間容量がツェナーダイオードの障壁層容量に相応するように相互に整合されているようであれば有利である。

このような特徴によって、ＥＳＤ保護回路の時間特性は最適化される。その理由は、ＥＳＤイベント時にゲート容量を再充電するために必要である電荷が実際に遅延なくツェナーダイオードの障壁層容量によって用意されるからである。所望の結果としてＥＳＤ保護回路はＥＳＤイベント時に迅速に低オーミック状態に移行する。

ツェナーダイオードと第１のソース接続端子との間に第３の抵抗が配置されていることも有利である。

ツェナーダイオードの降伏の際にこの第３の抵抗を介して降下する電圧は制御接続端子のゲート酸化物と第２の電界効果トランジスタのドレイン接続端子との間の電圧を低減し、これによりＥＳＤイベント時にこのゲート酸化物が損傷される危険が低減されることになる。

第１の電界効果トランジスタはＮチャネルエンハンスメント電界効果トランジスタであってもまたはＰチャネルエンハンスメント電界効果トランジスタであってもよい。

その他の利点は以下の添付図に基づいた詳細な説明から明らかである。

ここまで説明したおよび以下に更に説明する特徴はそれぞれ示された組み合わせにおいてのみ可能であるのではなく、別の組み合わせにおいてもまたは単独でも、本発明の枠を逸脱しなければ適用可能であることは勿論である。

次に本発明を図示の実施例に付き図面を用いて詳細に説明する。

詳細には図１は、第１のドレイン接続端子１４，第１のソース接続端子１６および第１の制御接続端子（ゲート）１８を有している第１の電界効果トランジスタ１２のＥＳＤ保護回路１０を示している。第１の電界効果トランジスタのドレイン接続端子（ソース接続端子）は図には付加的にＤ（Ｓ）が示されている。第１の電界効果トランジスタ１２を介して電圧Ｕ１が加わる。電圧Ｕ１がＥＳＤが生じて（ＥＳＤイベント発生時）しきい値を上回ると、入力回路網２０が第２の電圧Ｕ２を変える。この電圧は第１の制御接続端子１８と第１のソース接続端子１６との間で調整設定される。

既に冒頭で説明したように、入力回路網２０はそれ自体公知のＥＳＤ保護回路において２つのツェナーダイオード２２，２４の直列接続とオーミック抵抗２６とから成っている。この抵抗は直列接続の中間点に接続されている。直列接続は第１の電圧Ｕ１に対して逆並列であり、従って第１の電界効果トランジスタ１２のチャネルに対して並列でありかつ抵抗２６は付加的に第１の制御接続端子１８および第１のソース接続端子１６に接続されている。

第１の電圧Ｕ１がツェナーダイオード２２の降伏電圧ＵＣより小さい限り、抵抗２６を介して電流が流れないので、第１の制御接続端子１８に第１のソース接続端子１６の電位が生じる。ここではＮチャネル電界効果トランジスタとして実施されている第１の電界効果トランジスタ１２はＥＳＤ保護回路１０の出力側３２，３４の間にある保護すべき回路３０が電圧Ｕ１によって作動されるこの通常の場合阻止されている。

これに対して電圧Ｕ１がＥＳＤ保護回路１０の入力側３６における正の放電によってツェナーダイオード２２の降伏電圧ＵＣより上昇すると、上側のツェナーダイオード２２は高福祉、その結果第１の制御接続端子１８に電位Ｕ１−ＵＣが生じる。それから第１の電界効果トランジスタ１２は導通状態に制御されかつ正の放電電流を保護すべき回路３０を介して基準電位に導出する。その際第１の電界効果トランジスタ１２の導電度は第１の制御接続端子１８と第１のソース接続端子１６との間の電位差が大きくなるに従って上昇する。しかしこの電位差は上述の値Ｕ１−ＵＣに制限されているので、第１の電界効果トランジスタ１２は最大では、すなわちドレイン−ソース電圧Ｕ１の一杯の値（フルバリュー）ではドライブ制御されない。

このことは図２によって示されている。ここには時間ｔについての電圧Ｕ１のランプ形状の上昇および結果として生じる、電圧Ｕ２の経過が示されている。その際第１のソース接続端子１６における電位に対して値零が仮定された。この値はｔ０からｔ１まで第１の制御接続端子１８も支配しているので、Ｕ２はこの時間間隔において零に等しい。時点ｔ１においてＵ１は、ツェナーダイオード２２の降伏電圧をマーキングしている値ＵＣを通過する。それから時間ｔ＞ｔ１に対して電圧Ｕ２はＵ１−ＵＣになるので、Ｕ２はドレイン電圧の値Ｕ１に達しない。

図３には、まず、変化した入力回路網４０によって公知のＥＳＤ保護回路１０とは異なっている本発明のＥＳＤ保護回路３８の実施例が示されている。第１の電界効果トランジスタ４２は図３ではＮチャネル電界効果トランジスタとして実現されておりかつ独自の参照符号がついている。というのは同じＥＳＤ電力において一層小さいチャネル面積によって図１の第１の電界効果トランジスタ１２とは異なっているからである。その他は図１と同じ参照符号は少なくとも機能的に同じエレメントを示している。入力回路網４０は第１の電界効果トランジスタ４２に対して相補的な第２の電界効果トランジスタ４４を、すなわちＰチャネル電界効果トランジスタを有している。これは第２のドレイン接続端子４６、第２のソース接続端子４８および第２の制御接続端子５０を有している。第１のドレイン接続端子１４は第２のソース接続端子４８に接続されておりかつ第１の抵抗５２を介して第２の制御接続端子５０に接続されている。

これらの変化により、以下に図４を参照して説明する機能が生じる。図４には図３の対象に対してドレイン電圧Ｕ１がランプ形状に上昇した場合の電圧Ｕ２の特性が示されている。Ｕ１がツェナーダイオード２４の降伏電圧より小さい限り、（場合によっては無視できる程度の逆方向電流を除いて）抵抗５２を介して電流が流れないので、第２の制御接続端子５０には電位Ｕ１が生じる。それ故に第２のソース接続端子４８と第２の制御接続端子５０との間に高々無視できる程度の電位差しか生じないので、第２の電界効果トランジスタ４４は阻止している。その場合第２の抵抗５４を介して電流は流れずかつ第１の電界効果トランジスタ４２の第１の制御接続端子１８にソース接続端子１６の電位が生じる。これはここでは分かり易くするために値零を有しているが、これにより本発明を所定の電圧値に制限にするものではない。第１のソース接続端子１６と第１の制御接続端子１８との間に同様に電位差が生じないので、第１の電界効果トランジスタ４２も阻止している。

Ｕ１がツェナーダイオード２４の降伏電圧ＵＣに達する時点ｔ１で降伏が生じるとようやく、降伏電圧の値だけ低減された電圧Ｕ１、すなわち電圧Ｕ１−ＵＣが制御接続端子５０に通るので、Ｐチャネル形である第２の電界効果トランジスタ４４はこれにより生じる、第２のソース接続端子４８と第２制御接続端子５０との間の電位差の結果として低オーミック状態に移行する。その結果として、電圧Ｕ１はほぼ低減されずに第１の制御接続端子１８に通るので、電圧Ｕ２はほぼＵ１の値に増大する。換言すれば：第１の電界効果トランジスタ４２は第１の電界効果トランジスタ１２とは異なって完全にドライブ制御され、それ故に相応に大きなＥＳＤ電流を導出することができる。一層強い出力制御の結果として高められる電流を導く能力が回路設計時に既に考慮されることによって既に、第１の電界効果トランジスタ４２は第１の電界効果トランジスタ１２と同じＥＳＤ電流をより僅かなチャネル面積によって導出することができる。

同じことは図５のＥＳＤ保護回路５５の択一選択例に対しても当てはまる。ここではＥＳＤ保護回路はＥＳＤ電流を導出するための第１の電界効果トランジスタ５６としてのＰチャネル電界効果トランジスタおよび入力回路６０における第２の電界効果トランジスタ５８としてのＮチャネル電界効果トランジスタによって動作する。第１のドレイン接続端子１４および第１のソース接続端子１６の配置はＮチャネルをＰチャネルに変える際に整合されたものである。同じことは電圧Ｕ２の取り出しに対しても当てはまる。第２のＮチャネル電界効果トランジスタ５８は第２のドレイン接続端子６２、第２のソース接続端子６４および第２の制御接続端子６６を有しており、その際第１のドレイン接続端子１４は第２のソース接続端子６４と接続されておりかつ第１の抵抗５２を介して第２の制御接続端子６６に接続されている。第２のドレイン接続端子６２は第１の制御接続端子１８と接続されておりかつ第２の抵抗５４を介して第１のソース接続端子１６と接続されている。

図５のＥＳＤ保護回路５５は同様に図４に図示の特性を呈する。つまり、Ｕ１がツェナーダイオード２２の降伏電圧より低い限り、（場合により無視できる逆方向電流を除いて）抵抗５２を介して電流は流れないので、第２の制御接続端子６６には、第１のソース接続端子６４のここでも零と仮定する電位が生じる。それ故に第２のソース接続端子６４と第２の制御接続端子６６との間に高々無視することができる電位差が存在しているので、第２の電界効果トランジスタ５８は阻止している。それから第２の抵抗５４を介して電流も流れず、第１の電界効果トランジスタ５６の第１の制御接続端子１８には電位Ｕ１が生じる。それから第１のソース接続端子１６と第１の制御接続端子１８との間に同様に電位差が生じず、第１の電界効果トランジスタ５６も阻止している。

Ｕ１がツェナーダイオード２４の降伏電圧に達する時点ｔ１において降伏が生じてようやく、降伏電圧の値だけ低減されている電圧Ｕ１、すなわち電圧Ｕ１−ＵＣが第２の制御接続端子６６に加わり、その結果Ｎチャネル形である第２の電界効果トランジスタ５８がこれにより生じた、第２のソース接続端子６４と第２の制御接続端子６６との間の電位差の結果として低オーミック状態に切り換えられる。結果として第１の制御接続端子１８に近似的に電位として値零が生じるので、電圧Ｕ２は近似的にＵ１の値に増大する。換言すれば：ここでも第１の電界効果トランジスタ５６は第１の電界効果トランジスタ１２とは異なって完全にドライブ制御され、それ故に相応に大きなＥＳＤ電流を導出することができる。

図３および図５の実施例においてツェナーダイオード２４と第１のソース接続端子１６との間に任意に、図３に鎖線で示されているように、第３の抵抗６８が配置されていてよい。

保護すべき回路を備えているそれ自体公知のＥＳＤ保護回路の回路略図 図１の回路の第１の電界効果トランジスタのドレイン接続端子に加わる電圧がランプ形状に上昇する際の、制御接続端子とソース接続端子との間の電圧の時間経過を示す線図 第１の電界効果トランジスタとしてＮチャネル電界効果トランジスタを備えている本発明のＥＳＤ保護回路の実施例の回路略図 図３の回路の第１の電界効果トランジスタのドレイン接続端子に加わる電圧がランプ形状に上昇する際の、制御接続端子とソース接続端子との間の電圧の時間経過を示す線図 第１の電界効果トランジスタとしてＰチャネル電界効果トランジスタを備えている本発明のＥＳＤ保護回路の実施例の回路略図

符号の説明

１０ 公知のＥＳＤ保護回路、 ２２，２４ ツェナーダイオード、 ３８，５５ 本発明のＥＳＤ保護回路、 ４０ 入力回路網、 ４２ 第１の電界効果トランジスタ、 ４４ 第２の電界効果トランジスタ、 １４，４６ ドレイン接続端子、 １６，４８ ソース接続端子、 １８，５０ 制御接続端子、 ５２ 第１の抵抗、 ５４ 第２の抵抗

Claims (7)

1. 第１のドレイン接続端子（１４）と第１のソース接続端子（１６）と第１の制御接続端子（１８）とを有している第１の電界効果トランジスタ（４２）と、第１のドレイン接続端子（１４）と第１のソース接続端子（１６）との間に加わる第１の電圧（Ｕ１）がしきい値を上回ると、第１の制御接続端子（１８）と第１のソース接続端子（１６）との間に調整設定される第２の電圧（Ｕ２）を変える入力回路網（４０）とを備えているＥＳＤ保護回路（３８）において、
   入力回路網（４０）が前記第１の電界効果トランジスタ（４２）に対して相補的である、第２のドレイン接続端子（４６）、第２のソース接続端子（４８）および第２の制御接続端子（５０）を備えている第２の電界効果トランジスタ（４４）を有しており、ここで第１のドレイン接続端子（１４）は第２のソース接続端子（４８）に接続されておりかつ第１の抵抗（５２）を介して第２の制御接続端子（５０）に接続されておりかつ第２のドレイン接続端子（４６）は第１の制御接続端子（１８）に接続されておりかつ第２の抵抗（５４）を介して第１のソース接続端子（１６）に接続されている
   ことを特徴とするＥＳＤ保護回路（３８）。
2. 第２の電界効果トランジスタ（４４）は第１の電界効果トランジスタ（４２）より小さいチャネル面積を有している
   請求項１記載のＥＳＤ保護回路（３８）。
3. 第２の制御接続端子（５０）はツェナーダイオード（２４）を介して第１のソース接続端子（１６）に接続されている
   請求項１または２記載のＥＳＤ保護回路（３８）。
4. 第２の電界効果トランジスタ（４４）およびツェナーダイオード（２４）は、第２の電界効果トランジスタ（４４）のゲート−ソース間容量がツェナーダイオード（２４）の障壁層容量に相応するように相互に整合されている
   請求項１記載のＥＳＤ保護回路（３８）。
5. ツェナーダイオード（２４）と第１のソース接続端子（１６）との間に第３の抵抗（６８）が配置されている
   請求項１から４までのいずれか１項記載のＥＳＤ保護回路（３８）。
6. 第１の電界効果トランジスタはＮチャネルエンハンスメント電界効果トランジスタ（４２）である
   請求項１から５までのいずれか１項記載のＥＳＤ保護回路（３８）。
7. 第１の電界効果トランジスタはＰチャネルエンハンスメント電界効果トランジスタ（５６）である
   請求項１から５までのいずれか１項記載のＥＳＤ保護回路（５５）。

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