JP2016528721A - 静電放電保護回路及び静電放電保護方法 - Google Patents
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Abstract
Description
用いられる。補償電圧を調整することによって、結果として生ずるクランプ電圧、すなわち放電デバイスで生ずる電圧降下は、トリガデバイスに等しいレベルで、静電放電保護条件に適合するように減少され得る。ESDクランプ電圧より低い電圧は、比較的小さな内部抵抗を有する設計デバイス(保護されるデバイス)の使用を可能にする。結果として総クランプ電圧が減少され得るので、放電保護回路は、小領域及び低コストで生産され得る。総クランプ電圧は、ESD又は放電電流の正常な放電を静電放電保護回路にもたらす最小電圧を意味する。さらに静電放電保護回路は、関連する構造に対するより短いスナップバックの間隔を有する。標準的なESD条件下の能動回路においてもよりストレスが少ない。
DD 放電デバイス
Iesd 放電電流
IN1 第1入力
IN2 第2入力
M1 第1トランジスタ
M2 第2トランジスタ
N1 回路ノード
PR プルアップ抵抗
R1 第1抵抗
R2 第2抵抗
R3 第3抵抗
OUT 出力
TD トリガデバイス
Vclamp クランプ電圧
Vclamp’ 非補償のクランプ電圧
Vcomp 補償電圧
VDD 電源電圧
Vesd 放電電圧
Vop 動作電圧
VSS 電源電圧
Vtrigg トリガ電圧
Claims (17)
- 第1電源端子(VDD)と第2電源端子(VSS)とを接続する、プルアップ抵抗(PR)とトリガデバイス(TD)の直列接続部と、
入力側が前記直列接続部に結合されたオペアンプを含み、前記第1電源端子(VDD)と前記第2電源端子(VSS)との間に接続され、放電電圧(Vesd)に従って補償電圧(Vcomp)を出力(OUT)に生成するように前記直列接続部にさらに接続された結合デバイス(CD)と、
前記第1電源端子(VDD)と前記第2電源端子(VSS)との間に接続され、前記結合デバイス(CD)の出力(OUT)に接続され、前記補償電圧(Vcomp)に応じて動作する、静電放電事象からの電流を放電するための放電デバイス(DD)と、を備える静電放電保護回路。 - 請求項1に記載の静電放電保護回路において、前記オペアンプは、第1入力(IN1)が前記プルアップ抵抗(PR)と前記トリガデバイス(TD)との間の回路ノードN1に結合され、第2入力(IN2)が前記第1電源端子(VDD)又は前記第2電源端子(VSS)に結合されている、静電放電保護回路。
- 請求項1又は2に記載の静電放電保護回路において、前記オペアンプは、コンパレータとして接続され、前記補償電圧(Vcomp)を生成するように構成された駆動回路にさらに接続されている、静電放電保護回路。
- 第1電源端子(VDD)と第2電源端子(VSS)とを接続する、プルアップ抵抗(PR)とトリガデバイス(TD)の直列接続部と、
前記直列接続部に結合されたコンバータ回路を含み、前記第1電源端子(VDD)と前記第2電源端子(VSS)との間に接続され、放電電圧(Vesd)に従って、入力電圧としての検出電圧から補償電圧(Vcomp)を出力(OUT)に生成するように前記直列接続部にさらに接続された結合デバイス(CD)と、
前記第1電源端子(VDD)と前記第2電源端子(VSS)との間に接続され、前記結合デバイス(CD)の出力(OUT)に接続され、前記補償電圧(Vcomp)に応じて動作する、静電放電事象からの電流を放電するための放電デバイス(DD)と、を備える静電放電保護回路。 - 請求項4に記載の静電放電保護回路において、前記コンバータ回路は、前記検出電圧の値を反転することによって前記補償電圧(Vcomp)を生成するように構成された電圧変換器を含む、静電放電保護回路。
- 請求項1〜5のいずれか1項に記載の静電放電保護回路において、前記結合デバイス(CD)は、前記放電デバイス(DD)のクランプ電圧(Vclamp)の値が前記トリガデバイス(TD)のトリガ電圧(Vtrigg)に比例し、前記クランプ電圧(Vclamp)の値が前記トリガ電圧(Vtrigg)に等しくなるように前記補償電圧(Vcomp)を生成するように構成されている、静電放電保護回路。
- 請求項1〜6のいずれか1項に記載の静電放電保護回路において、前記トリガデバイス(TD)は、前記プルアップ抵抗(PR)及び前記第2電源端子(VSS)に接続されたダイオード又はツェナーダイオードを含む、静電放電保護回路。
- 請求項1〜7のいずれか1項に記載の静電放電保護回路において、前記結合デバイス(CD)は、前記放電電圧(Vesd)をミラーリングし、ミラーリングされた前記放電電圧(Vesd)に基づいて前記補償電圧(Vcomp)を生成するカレントミラーを含む、静電放電保護回路。
- 請求項1〜8のいずれか1項に記載の静電放電保護回路において、前記放電デバイス(DD)は、PMOSトランジスタであるトランジスタを含む、静電放電保護回路。
- 請求項9に記載の静電放電保護回路において、前記トランジスタは、ダイオード接続されたトランジスタであり、その制御側を介して前記結合デバイス(CD)の出力(OUT)にさらに接続され、その入力側を介して前記第1電源端子(VDD)及び前記第2電源端子(VSS)に接続されている、静電放電保護回路。
- 保護される電源端子(VDD、VSS)の間に直列に接続されたトリガデバイス(TD)及びプルアップ抵抗(PR)の前記トリガデバイス(TD)又は前記プルアップ抵抗(PR)における検出電圧の低下によって検出した放電電圧(Vesd)によって静電放電事象を検出し、
入力側が前記直列接続部に結合されたオペアンプを用いて、前記検出電圧に従って補償電圧(Vcomp)を生成し、
前記補償電圧(Vcomp)に応じて動作する放電デバイス(DD)を使用して、検出された前記静電放電事象からの電流を放電する、静電放電保護方法。 - 請求項11に記載の静電放電保護方法において、前記オペアンプは、前記プルアップ抵抗(PR)と前記トリガデバイス(TD)との間の回路ノードN1に結合され、前記電源端子(VDD、VSS)の1つに結合されている、静電放電保護方法。
- 保護される電源端子(VDD、VSS)の間に直列に接続されたトリガデバイス(TD)及びプルアップ抵抗(PR)の前記トリガデバイス(TD)又は前記プルアップ抵抗(PR)における検出電圧の低下によって検出した放電電圧(Vesd)によって静電放電事象を検出し、
前記直列接続部に結合されたコンバータ回路を用いて、前記検出電圧に従って補償電圧(Vcomp)を生成し、
前記補償電圧(Vcomp)に応じて動作する放電デバイス(DD)を使用して、検出された前記静電放電事象からの電流を放電する、静電放電保護方法。 - 請求項11〜13のいずれか1項に記載の静電放電保護方法において、前記補償電圧(Vcomp)は、前記放電デバイス(DD)のクランプ電圧(Vclamp)より低い値になるように生成される、静電放電保護方法。
- 請求項11〜14のいずれか1項に記載の静電放電保護方法において、前記補償電圧(Vcomp)は、前記クランプ電圧(Vclamp)の値が前記トリガデバイス(TD)のトリガ電圧(Vtrigg)に比例し、前記クランプ電圧(Vclamp)の値が前記トリガ電圧(Vtrigg)に等しくなるように生成される、静電放電保護方法。
- 請求項11〜15のいずれか1項に記載の静電放電保護方法において、前記補償電圧(Vcomp)は、前記トリガデバイス(TD)のトリガ電圧(Vtrigg)から前記検出電圧を減算することによって生成される、静電放電保護方法。
- 請求項11〜16のいずれか1項に記載の静電放電保護方法において、前記補償電圧(Vcomp)は、PMOSトランジスタのゲートであるトランジスタの制御側をバイアスすることに使用される、静電放電保護方法。
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