KR20130121047A

KR20130121047A - 게이트 유전체 보호

Info

Publication number: KR20130121047A
Application number: KR1020130046265A
Authority: KR
Inventors: 고빈다 만주나타 프라부; 마하데바 아이어 나타라잔; 다-웨이 라이; 리안 샨
Original assignee: 글로벌파운드리즈 싱가포르 피티이. 엘티디.
Priority date: 2012-04-26
Filing date: 2013-04-25
Publication date: 2013-11-05
Also published as: TWI524495B; SG194291A1; DE102013207542B4; US8964341B2; TW201401477A; US20130286516A1; DE102013207542A1

Abstract

게이트 유전체를 보호하는 것은 위험한 상태에 있는 트랜지스터에 연결된 게이트 유전체 보호 회로로 달성된다. 상기 보호 회로는 게이트 유전체의 항복 전압(V_BD)보다 낮게 상기 게이트 유전체 양단의 전압(V_DIFF)을 감소시키기 위해 활성화된다. 상기 보호 회로는 ESD 이벤트가 검출될 때 활성화된다. 상기 보호 회로는 V_BD보다 낮게 V_DIFF를 감소시키기 위해 보호 또는 ESD 바이어스를 제공한다.

Description

게이트 유전체 보호{GATE DIELECTRIC PROTECTION}

고전압 축적(buildup)이 정전기 방전(ESD) 이벤트 동안 집적 회로(IC)의 입력/출력(I/O) 패드들에서 발생한다. 이 고전압 축적은 입력단 트랜지스터들의 게이트 유전체들에 손상을 유발할 수 있다. 예를 들어, 입력단 트랜지스터에서 게이트-기판(gate to substrate) 전압이 게이트 유전체의 항복(breakdown) 전압(V_BD)보다 더 높으면, 트랜지스터가 결함을 가지게 될 수 있다.

게이트 유전체들을 보호하기 위한 종래의 기법들은 상기 게이트 유전체 양단에 보여지는 전압을 제한하기 위해 클램프 회로의 사용을 포함한다. 그러나, 종래의 기법들은 더 새로운 기술들에 대해 게이트 유전체들을 보호함에 있어서 매우 효과적이지는 않다. 이는 클램프 회로의 트리거 전압이 게이트 유전체들의 V_BD보다 더 높기 때문이다. 예를 들어, 상기 클램프 회로가 스위치 온될 무렵, 상기 게이트 유전체에 양단의 전압은 이미 V_BD보다 더 높다.

게이트 유전체 양단의 전압이 V_BD보다 높게 되는 것을 적절히 방지하는 게이트 유전체 보호를 제공하는 것이 바람직하다.

실시예들은 일반적으로, 반도체 디바이스들 및 디바이스를 형성하기 위한 방법들에 관한 것이다. 일 실시예에서, 디바이스가 개시된다. 상기 디바이스는 기판 상에 게이트를 구비한 트랜지스터를 포함한다. 상기 게이트는 게이트 유전체 위에 게이트 전극을 포함한다. 상기 디바이스는 또한, 상기 트랜지스터에 연결된 게이트 유전체 보호 모듈을 포함한다. 상기 게이트 유전체 보호 모듈은, 활성화될 때, 상기 게이트 유전체의 항복 전압(V_BD)보다 낮게 상기 게이트와 기판 사이의 전압차(V_DIFF)를 감소시키기 위해 보호 바이어스를 제공한다.

다른 실시예에서, 디바이스를 형성하기 위한 방법이 제시된다. 상기 방법은 기판 상에 게이트를 구비한 트랜지스터를 형성하는 단계를 포함한다. 상기 게이트는 게이트 유전체 위에 게이트 전극을 포함한다. 상기 방법은 또한, 상기 트랜지스터에 연결된 게이트 유전체 보호 모듈을 형성하는 단계를 포함한다. 상기 게이트 유전체 보호 모듈은, 활성화될 때, 상기 게이트 유전체의 항복 전압(V_BD)보다 낮게 상기 게이트와 기판 사이의 전압차(V_DIFF)를 감소시키기 위해 보호 바이어스를 제공한다.

또 다른 실시예에서, 게이트 유전체를 보호하기 위한 방법이 개시된다. 상기 방법은 위험한 상태에 있는 트랜지스터를 제공하는 단계를 포함한다. 위험한 상태에 있는 상기 트랜지스터에 연결된 보호 모듈이 형성된다. 상기 보호 모듈은 위험한 상태에 있는 상기 트랜지스터의 게이트 유전체의 항복 전압(V_BD)보다 낮게 위험한 상태에 있는 상기 트랜지스터의 게이트와 기판 사이의 전압차(V_DIFF)를 감소시키기 위해 보호 바이어스를 제공하도록 활성화된다.

본 명세서에 개시된 실시예들의 이들 및 다른 이점들 및 특징들이 다음의 상세한 설명 및 첨부된 도면들에 대한 참조를 통해 분명해질 것이다. 더욱이, 본 명세서에 기술된 다양한 실시예들의 특징들이 상호적으로 배타적이지 않으며 다양한 조합들 및 치환들에 존재할 수 있음이 이해되어야만 한다.

도면들에서, 유사한 참조 문자들은 일반적으로 서로 다른 도면들에 전반에서 동일한 부분들을 나타낸다. 또한, 도면들은 필수적으로 스케일링되지 않으며, 대신 일반적으로 배치되어 본 발명의 원리들을 예시하는 것을 강조한다. 다음의 상세한 설명에서, 본 발명의 다양한 실시예들이 다음의 도면들을 참조로 기술된다.
도 1은 디바이스의 실시예의 일부의 블록도를 도시한다.
도 2a 내지 2b는 게이트 유전체 보호 모듈들의 실시예들을 도시한다.
도 3a 내지 3d는 ESD 보호 회로들의 다양한 실시예들을 도시한다.

실시예들은 일반적으로 반도체 디바이스들에 관련한다. 일 실시예에서, 상기 디바이스들은 보호 모듈을 포함한다. 상기 보호 모듈은 예를 들어, ESD 이벤트로부터의 손상으로부터, 위험한 상태에 있는 트랜지스터의 게이트 유전체를 보호하기 위해서 상기 ESD 이벤트 동안 활성화된다. 예를 들어, 상기 디바이스는 집적 회로들(IC들)과 같은 임의의 타입의 반도체 디바이스들일 수 있다. 상기 IC들은 예컨대, 전자 제품, 컴퓨터들, 셀 폰들 및 개인용 휴대 단말기들(PDA들)에 포함되거나 또는 이들과 함께 사용될 수 있다. 상기 디바이스들은 또한, 다른 타입의 제품들에 포함될 수 있다.

도 1은 디바이스(100)의 실시예의 일부를 도시한다. 도시된 바와 같이, 상기 일부는 내부의 회로 또는 셀(120)을 포함한다. 상기 셀은 제1 및 제2 전력 레일들(102) 및 (104) 사이에 연결된다. 상기 제1 전력 레일은 V_DD(동작 전압)일 수 있고 상기 제2 전력 레일은 V_SS(접지)일 수 있다. 전력 레일들의 다른 구성들이 또한 유용할 수 있다. 상기 셀은 상기 디바이스의 패드(110)에 연결된다. 일 실시예에서, 상기 패드는 I/O 패드이다. 상기 I/O는 I/O 신호를 수신한다. 예를 들어, 상기 I/O 신호는 입력 신호 또는 양-방향 신호일 수 있다. 다른 타입의 패드들이 또한 유용할 수 있다.

일 실시예에서, 상기 셀은 상기 전력 레일들 사이에 직렬로 연결된 제1 및 제2 트랜지스터들(130) 및 (140)을 구비한 인버터를 포함한다. 다른 타입의 셀들이 또한 유용할 수 있다. 상기 트랜지스터들은 금속 산화물 반도체(MOS) 트랜지스터들일 수 있다. 일 실시예에서, 상기 제1 트랜지스터는 p-타입 트랜지스터이고 상기 제2 트랜지스터는 n-타입 트랜지스터이다. 상기 제1 트랜지스터의 제1 단자는 상기 제1 전력 레일에 연결되고 상기 제1 트랜지스터의 제2 단자는 상기 제2 트랜지스터의 제2 단자에 연결된다. 상기 제2 트랜지스터의 제1 단자는 상기 제2 전력 레일에 연결된다. 상기 제1 트랜지스터의 바디는 상기 제1 전력 레일에 연결되고 상기 제2 트랜지스터의 바디는 상기 제2 전력 레일에 연결된다.

상기 인버터의 입력(134)은 상기 트랜지스터들의 상기 게이트들에 공통적으로 연결된다. 상기 인버터의 출력(136)은 상기 트랜지스터들의 상기 제2 단자들에 공통적으로 연결된다. 일 실시예에서, 상기 인버터는 수신기로서 구성된다. 예를 들어, 패드는 상기 인버터의 입력에 연결된다. 상기 출력은 다른 내부의 회로부(미도시)에 연결된다. 상기 인버터의 다른 구성들이 또한 유용할 수 있다.

ESD 이벤트는 패드에서 발생할 수 있다. 예를 들어, 상기 ESD 이벤트는 상기 패드에 제공되는 ESD 또는 에너지 펄스와 같은 ESD 또는 트리거 자극의 결과일 수 있다. ESD 이벤트를 유발하는 다른 타입의 트리거 자극들이 또한 유용할 수 있다. 상기 ESD 자극들은 의도치않게 또는 우연히 패드에 제공될 수 있다. 대안적으로, 상기 ESD 자극은 ESD 테스트의 경우에서처럼 패드에 의도적으로 제공될 수 있다.

상기 ESD 이벤트는 셀의 트랜지스터를 위험한 상태에 놓아둔다. 예를 들어, 상기 ESD 이벤트는 위험한 상태에 있는 상기 트랜지스터의 게이트 유전체에 손상을 유발하여 상기 셀이 결함을 가지도록 만든다. 일 실시예에서, 상기 ESD 이벤트는 상기 인버터의 상기 제2 트랜지스터를 위험한 상태에 놓아둔다. 예를 들어, 상기 ESD 이벤트는 n-타입 MOS 트랜지스터를 위험한 상태에 놓아둔다. 다른 경우들에서, 상기 ESD 이벤트는 다른 타입의 트랜지스터를 위험한 상태에 놓아둔다.

일 실시예에서, 게이트 유전체 보호 모듈(150)이 제공된다. 상기 보호 모듈은 셀에 연결된 보호 출력(156)을 포함한다. 일 실시예에서, 상기 보호 출력은 위험한 상태에 있는 트랜지스터의 바디에 연결된다. 인버터의 경우, 상기 보호 출력은 상기 제2 트랜지스터의 바디에 연결된다. 예를 들어, 상기 보호 출력은 상기 n-타입 트랜지스터의 바디에 연결된다.

일 실시예에서, 상기 보호 모듈은 정상 상태(ESD 이벤트가 아닌 상태) 하에서 보호 출력에 비활성 보호 신호를 발생시킨다. 상기 비활성 보호 신호는 상기 셀로 하여금 상기 정상 상태에서 동작하도록 한다. 예를 들어, 상기 비활성 보호 신호는 위험한 상태에 있는 상기 트랜지스터의 바디에 인가되는 정상 바이어스 전압에 영향을 끼치지 않는다. 일 실시예에서, 상기 비활성 보호 신호는 위험한 상태에 있는 상기 트랜지스터의 바디에 정상 바이어스 전압을 제공한다. 일 실시예에서, 상기 비활성 보호 신호는 0V 또는 접지의 정상 바이어스를 제공한다. 다른 정상 바이어스 전압들을 제공하는 것이 또한 유용할 수 있다. 예를 들어, 정상 바이어스 전압은 위험한 상태에 있는 트랜지스터의 타입에 좌우될 수 있다.

ESD 이벤트의 경우, 상기 보호 모듈은 활성 보호 신호를 발생시킬 수 있다. 상기 활성 보호 신호는 위험한 상태에 있는 트랜지스터의 바디에 ESD 바이어스를 제공할 수 있다. 상기 ESD 바이어스는 위험한 상태에 있는 상기 트랜지스터의 게이트와 기판 사이의 전압차(V_DIFF)를 감소시킨다. 예를 들어, 상기 ESD 바이어스는 위험한 상태에 있는 상기 트랜지스터의 게이트와 바디 사이의 V_DIFF를 감소시킨다. 일 실시예에서, 상기 ESD 바이어스는 V_DIFF가 위험한 상태에 있는 상기 트랜지스터의 게이트 유전체의 항복 전압(V_BD)보다 더 작음을 보장하기에 충분하다. 일 실시예에서, V_DIFF는 V_BD보다 적어도 5 내지 10% 더 작다. 예를 들어, V_BD가 약 3.7V이면, V_DIFF는 3.5V보다 더 작아야 한다.

일 실시예에서, 상기 ESD 바이어스는 기판 전압(V_SUB) 또는 상기 트랜지스터의 바디를 증가시킨다. V_SUB를 증가시키는 것은 V_BD보다 낮게 V_DIFF를 감소시킨다. 예를 들어, 상기 ESD 바이어스는 약 0.5 내지 1V와 동일할 수 있다. V_SUB을 바이어스하기 위해 다른 ESD 바이어스 전압들을 제공하는 것이 또한 유용할 수 있다.

기술된 바와 같이, 위험한 상태에 있는 상기 트랜지스터는 n-타입 트랜지스터이다. 다른 실시예들에서, 위험한 상태에 있는 상기 트랜지스터는 p-타입 트랜지스터일 수 있다. p-타입 트랜지스터의 경우, 정상 바이어스는 V_DD이다. 예를 들어, 상기 ESD 바이어스는 V_DD보다 낮은 약 0.5 내지 1V와 동일할 수 있다. 일 실시예에서, 상기 보호 모듈은 상기 p-타입 트랜지스터의 n-웰 전위(potential)를 0.5 내지 1V만큼 풀다운(pull down)하는데 사용된다. 다른 타입들의 정상 및 ESD 바이어스들이 또한 유용할 수 있다.

일 실시에에서, 보호 모듈은 ESD 감지 회로(170) 및 바이어스 회로(160)를 포함한다. 상기 ESD 감지 회로는 바이어스 회로의 바이어스 입력(164)에 연결된 감지 출력(176)을 포함한다. 상기 바이어스 회로는 일 실시예에서, 보호 출력인 바이어스 출력(166)을 포함한다. 바이어스 출력 및 보호 출력의 다른 구성들이 또한 유용할 수 있다. 상기 보호 출력은 위험한 상태에 있는 트랜지스터의 바디를 바이어스하는데 사용되는 신호를 제공한다.

상기 ESD 감지 회로의 기능은 ESD 이벤트의 발생을 감지하는 것이다. 정상 상태(ESD 이벤트가 아닌 상태) 하에서, 상기 ESD 감지 회로는 감지 출력에 비활성 ESD 이벤트 신호를 발생시킨다. 일 실시예에서, 상기 비활성 ESD 이벤트 신호는 논리 1 신호이다. 한편, ESD 이벤트가 감지될 때, 상기 ESD 감지 회로는 상기 감지 출력에 활성 ESD 이벤트 신호를 발생시킨다. 일 실시예에서, 상기 활성 ESD 이벤트 신호는 논리 0 신호이다. 다른 타입들의 활성 및 비활성 ESD 이벤트 신호들의 사용이 또한 유용할 수 있다.

상기 바이어스 회로는 활성화될 때, V_DIFF를 감소시키기 위해 상기 기판에 ESD 바이어스를 제공한다. 예를 들어, 활성화된 바이어스 회로는 V_DIFF를 감소시키기 위해 위험한 상태에 있는 트랜지스터의 바디에 상기 ESD 바이어스를 제공한다. 상기 바이어스 회로는 비활성화될 때, 셀의 정상 동작에 영향을 끼치지 않는다. 예를 들어, 상기 비활성화된 바이어스 회로는 위험한 상태에 있는 트랜지스터의 바디에 정상 바이어스를 제공한다.

일 실시예에서, 바이어스 입력에서의 비활성 ESD 이벤트 신호는 상기 바이어스 회로를 비활성으로 만든다. 이는 상기 바이어스 회로로 하여금 바이어스 출력에서 비활성 바이어스 신호를 발생하도록 한다. 상기 비활성 바이어스 신호는 보호 출력에 제공된다. 일 실시예에서, 상기 비활성 바이어스 신호는 위험한 상태에 있는 트랜지스터의 바디에 인가되는 정상 바이어스 전압에 영향을 끼치지 않는다. 일 실시예에서, 상기 비활성 바이어스 신호는 논리 0 신호 또는 접지이다. 상기 비활성 바이어스 신호는 위험한 상태에 있는 트랜지스터의 바디에 0V 바이어스를 제공한다. 다른 타입들의 비활성 바이어스 신호들이 역시 유용할 수 있다.

활성 ESD 이벤트 신호는 바이어스 출력에 활성 바이어스 신호를 발생시키기 위해 바이어스 회로를 활성화한다. 일 실시예에서, 상기 활성 바이어스 신호는 보호 출력에 제공된다. 일 실시예에서, 상기 활성 바이어스 신호는 V_DIFF를 감소시키는 ESD 바이어스이다. 일 실시예에서, 상기 ESD 바이어스는 위험한 상태에 있는 트랜지스터의 바디에 제공된다. 상기 ESD 바이어스는 ESD 이벤트 동안 V_DIFF를 V_BD보다 더 낮게 하도록 보장하기에 충분하다. 예를 들어, 상기 ESD 바이어스는 대략 V_DD와 동일할 수 있다. V_SUB를 바이어스하기 위해 다른 ESD 바이어스 전압들을 제공하는 것이 또한 유용할 수 있다.

디바이스의 일부는 또한, ESD 보호 회로(미도시)를 포함할 수 있다. 상기 ESD 보호 회로는 패드에 연결된다. 다양한 타입의 ESD 보호 회로들이 이용될 수 있다. 일부 실시예들에서, 상기 ESD 보호 회로는 전력 레일들(예컨대, V_DD 및 V_SS) 및 패드에 연결될 수 있다. 다른 실시예들에서, 상기 ESD 보호 회로는 제2 전력 레일(예컨대 V_SS)에 연결될 수 있다. ESD 이벤트가 발생할 때, 상기 ESD 보호 회로는 ESD 전류를 소산시키기(dissipate) 위해 패드로부터 접지로의 전류 경로를 제공한다.

기술된 바와 같이, 셀은 위험한 상태에 있는 일 트랜지스터를 포함한다. 그러나, 셀이 위험한 상태에 있는 하나보다 많은 트랜지스터를 포함할 수 있음이 이해된다. 더욱이, 위험한 상태에 있는 트랜지스터들을 포함하는 디바이스 내의 다른 셀들이 존재할 수 있음이 이해된다. 위험한 상태에 있는 트랜지스터들은 ESD 바이어스를 제공받는다. 일 실시예에서, 바이어스 회로는 위험한 상태에 있는 각 트랜지스터를 위해 이용될 수 있다. 상기 바이어스 회로들은 공통의 감지 회로를 공유할 수 있다. 상기 ESD 바이어스는 위험한 상태에 있는 상기 트랜지스터들에 대해 동일할 수 있다. 서로 다른 타입의 트랜지스터들에 대해 서로 다른 ESD 바이어스들을 제공하는 것이 또한 유용할 수 있다. 바이어스 및 감지 회로들과 마찬가지로 ESD 바이어스들의 다른 구성들이 또한 유용할 수 있다.

도 2a는 게이트 유전체 보호 모듈(150)의 실시예를 도시한다. 상기 보호 모듈은 보호 출력(156)을 포함한다. 일 실시예에서, 상기 보호 출력은 위험한 상태에 있는 트랜지스터의 바디에 연결된다(미도시). 예를 들어, 상기 보호 출력은 도 1에 도시된 바와 같이, 인버터의 n-타입 트랜지스터의 바디에 연결될 수 있다.

일 실시예에서, 상기 보호 모듈은 ESD 감지 회로(170) 및 바이어스 회로(160)를 포함한다. 일 실시예에서, 상기 ESD 감지 회로 및 바이어스 회로는 제1과 제2 전력 레일들(102) 및 (104) 사이에 병렬로 연결된다. 상기 제1 전력 레일은 V_DD(동작 전압)일 수 있고 상기 제2 전력 레일은 V_SS(접지)일 수 있다. 전력 레일들의 다른 구성들이 또한 유용할 수 있다. 상기 ESD 감지 회로는 상기 바이어스 회로의 바이어스 입력(164)에 연결되는 감지 출력(172)을 포함한다. 상기 바이어스 회로는 일 실시예에서, 보호 출력인 바이어스 출력(166)을 포함한다. 바이어스 출력 및 보호 출력의 다른 구성들이 또한 유용할 수 있다. 상기 보호 출력은 위험한 상태에 있는 트랜지스터의 바디를 바이어스하는데 사용되는 신호를 제공한다.

상기 ESD 감지 회로의 기능은 ESD 이벤트의 발생을 감지하는 것이다. 일 실시예에서, 상기 감지 회로는 상기 제1과 제2 전력 레일들 사이에 직렬로 연결된 저항 소자(R_S)(273) 및 용량성 소자(C_S)(277)를 포함한다. 상기 제1 전력 레일은 R_S에 연결되고, C_S는 상기 제2 전력 레일에 연결된다. 일 실시예에서, R_S는 상기 제1 전력 레일에 연결된 제1 단자를 가지고, C_S는 상기 제2 전력 레일에 연결된 제1 단자를 가진다. 상기 R_S 및 C_S의 제2 단자들은 공통 노드(275) 즉 노드 N₁을 형성하여 서로와 공통으로 연결된다. 감지 출력(176)은 노드 N₁에 연결된다. 상기 감지 회로의 RC 시정수 τ는 상기 ESD 이벤트를 감지하기 위해 선택된다. 예를 들어, RC 시정수는 ESD 전류를 감지할 수 있어야만 한다. 일 실시예에서, τ는 약 1.0 내지 2.0 μs이다. τ의 다른 값들이 또한 유용할 수 있다.

일 실시예에서, 상기 바이어스 회로는 상기 전력 레일들 사이에 직렬로 연결된 제1 트랜지스터(220) 및 제2 트랜지스터(230)를 포함한다. 상기 제1 트랜지스터는 p-타입 MOS 트랜지스터(MP_B)이고, 상기 제2 트랜지스터는 n-타입 MOS 트랜지스터(MN_B)이다. 상기 제1 트랜지스터의 제1 단자는 상기 제1 전력 레일에 연결되고, 상기 제1 트랜지스터의 제2 단자는 상기 제2 트랜지스터의 제2 단자에 연결된다. 상기 제2 트랜지스터의 제1 단자는 상기 제2 전력 레일에 연결된다. 상기 제1 트랜지스터의 바디는 상기 제1 전력 레일에 연결되고 상기 제2 트랜지스터의 바디는 상기 제2 전력 레일에 연결된다.

상기 트랜지스터들의 게이트들은 바이어스 입력(164)에 공통으로 연결된다. 상기 바이어스 입력은 상기 감지 회로의 감지 출력에 연결된다. 바이어스 출력(166)은 상기 제1 및 제2 트랜지스터들의 상기 제2 단자들에 공통으로 연결된다. 일 실시예에서, 상기 바이어스 출력은 보호 모듈의 출력이 되거나 또는 보호 모듈의 출력에 연결된다.

정상 상태(ESD 이벤트가 아닌 상태) 하에서, 상기 감지 회로는 상기 감지 출력에 비활성 ESD 이벤트 신호를 발생시킨다. 일 실시예에서, C_S는 정상 상태 하에서 비-도전성이다. 이는 결과적으로 노드 N₁이 논리 1 또는 고(high) 전위(예컨대, 상기 제1 전력 레일 또는 약 V_DD의 전위)에 있게 한다. N₁에서의 논리 1 신호는 상기 감지 출력에서 비활성 ESD 이벤트 신호로서 역할한다. 상기 비활성 ESD 이벤트 신호는 상기 바이어스 입력에 제공된다. 상기 논리 1 신호는 MP_B로 하여금 스위치 오프되게 하고 MN_B로 하여금 스위치 온되게 하여, 결과적으로 상기 바이어스 출력이 논리 0 또는 저(low) 전위(예컨대, 상기 제2 전력 레일 또는 V_SS의 전위)에 있게 한다. 상기 논리 0 신호는 비활성 바이어스 신호이다. 상기 논리 0 신호는 위험한 상태에 있는 트랜지스터에 대한 정상 바이어스(트랜지스터의 동작에 영향을 끼치지 않는 정상 바이어스)이다.

ESD 이벤트가 감지될 때, 상기 감지 회로는 상기 감지 출력에 활성 ESD 이벤트 신호를 발생시킨다. 일 실시예에서, ESD 이벤트가 발생할 때, 전류는 C_S를 통해 흐른다. 이는 결과적으로 노드 N₁이 논리 0 또는 저전위(예컨대, 상기 제2 전력 레일 또는 약 V_SS의 전위)에 있게 한다. N₁에서의 상기 논리 0 신호는 상기 감지 출력에서의 활성 ESD 이벤트 신호로서 역할한다. 상기 활성 ESD 이벤트 신호는 상기 바이어스 입력에 제공된다. 상기 논리 0 신호는 MP_B로 하여금 스위치 온되게 하고 MN_B로 하여금 스위치 오프되게 한다. MP_B가 온 이고 MN_B가 오프인 경우, 상기 바이어스 출력은 상기 제1 전력 레일에 연결되어, 상기 바이어스 출력에 논리 1 또는 고전위(예컨대, 상기 제1 전력 레일 또는 V_DD의 전위) 신호를 생성한다. 상기 논리 1 신호는 위험한 상태에 있는 트랜지스터의 바디에 상기 ESD 바이어스를 제공하는 활성 바이어스 신호이다.

상기 ESD 바이어스는 V_DIFF를 감소시킨다. 일 실시예에서, 상기 ESD 바이어스는 V_SUB를 증가시킴으로써 V_DIFF를 감소시킨다. 예를 들어, 전류는 MPB가 스위치 온될 때, 상기 제1 전력 레일로부터 상기 위험한 상태에 있는 트랜지스터의 바디에 기판으로 흐른다. 상기 전류는 위험한 상태에 있는 트랜지스터의 V_SUB를 증가시킨다. 일 실시예에서, 상기 위험한 상태에 있는 트랜지스터의 바디로 흐르는 전류의 양은 약 1mA이다. 다른 양의 전류를 제공하는 것이 또한 유용할 수 있다.

도 2b는 게이트 유전체 보호 모듈(150)의 다른 실시예를 도시한다. 상기 보호 모듈은 도 2a에 기술된 것과 유사하다. 따라서, 공통의 요소들이 기술되지 않거나 또는 상세히 기술되지 않을 수 있다. 도시된 바와 같이, 저항 (R_ext)(240)이 보호 출력(156)에 제공된다. 예를 들어, 상기 저항은 폴리실리콘으로부터 형성될 수 있다. 다른 타입의 저항들이 또한 유용할 수 있다. 일 실시예에서, R_ext는 상기 보호 출력과 상기 제2 전력 레일 사이에 연결된다. 예를 들어, R_ext는 상기 보호 출력과 V_SS 사이에 연결된다. 일 실시예에서, 상기 보호 출력은 위험한 상태에 있는 트랜지스터의 바디에 연결된다(미도시). 예를 들어, 상기 보호 출력은 도 1에 도시된 바와 같이, 인버터의 n-타입 트랜지스터의 바디에 연결될 수 있다.

정상 상태 하에서, MP_B는 스위치 오프되고 MN_B는 스위치 온되어, 결과적으로 바이어스 출력이 논리 0에 있게 된다. 바이어스 출력이 논리 0에 있기 때문에, 어떤 전류도 R_ext를 통해 흐르지 않는다. R_ext 양단에 전압 강하가 없는 경우, 위험한 상태에 있는 트랜지스터의 바디에 인가된 정상 바이어스는 영향을 받지 않는다. 한편, 바이어스 출력이 논리 1에 있을 때, 전류는 R_ext를 통해 흐른다. 이는 R_ext 양단에 전압을 생성한다. 상기 R_ext 양단의 전압은 V_DIFF를 감소시키는 V_SUB를 증가시킨다. 상기 R_ext 양단의 전압의 양은 전류의 양 및 저항 R_ext의 크기에 좌우된다. 상기 R_ext 양단의 전압은 V_BD보다 충분히 낮게 V_DIFF를 감소시킨다. 일 실시예에서, 상기 R_ext 양단의 전압은 약 0.5 내지 1V이다. MP_B로부터의 바이어스 출력에서의 전류는 약 1mA일 수 있다. 따라서, R_ext는 약 10 내지 50kΩ이다. 다른 전류 및 저항들을 제공하는 것이 또한 유용할 수 있다.

도 3a 내지 d는 디바이스(300)의 실시예들의 일부들을 도시한다. 도시된 바와 같이, 상기 일부는 내부의 회로 또는 셀(120)을 포함한다. 상기 셀은 제1과 제2 전력 레일들(102) 및 (104) 사이에 연결된다. 상기 제1 전력 레일은 V_DD(동작 전압)일 수 있고 상기 제2 전력 레일은 V_SS(접지)일 수 있다. 상기 셀은 상기 디바이스의 패드(110)에 연결된다. 예를 들어, 상기 패드는 I/O 신호에 대한 I/O 패드일 수 있다.

일 실시예에서, 상기 셀은 상기 전력 레일들 사이에 직렬로 연결된 제1 및 제2 트랜지스터들(130) 및 (140)을 구비한 인버터를 포함한다. 다른 타입의 셀들이 역시 유용할 수 있다. 상기 제1 트랜지스터는 p-타입 트랜지스터이고, 상기 제2 트랜지스터는 n-타입 트랜지스터이다. 상기 제1 트랜지스터의 제1 단자는 상기 제1 전력 레일에 연결되고, 상기 제1 트랜지스터의 제2 단자는 상기 제2 트랜지스터의 제2 단자에 연결된다. 상기 제2 트랜지스터의 제1 단자는 상기 제2 전력 레일에 연결된다. 상기 제1 트랜지스터의 바디는 상기 제1 전력 레일에 연결되고, 상기 제2 트랜지스터의 바디는 상기 제2 전력 레일에 연결된다. 상기 인버터의 입력(134)은 상기 트랜지스터들의 게이트에 공통으로 연결된다. 상기 인버터의 출력(326)은 상기 트랜지스터들의 상기 제2 단자들에 공통으로 연결된다.

도시된 바와 같이, 상기 패드는 상기 인버터의 입력에 연결된다. 상기 출력은 상기 디바이스의 내부의 회로부(미도시)에 연결된다. 다른 실시예들에서, 상기 패드는 상기 인버터의 출력에 연결된다. 상기 인버터의 입력은 상기 디바이스의 내부의 회로부(미도시)에 연결된다.

일 실시예에서, 상기 제2 트랜지스터의 바디는 도 1 및 도 2a 내지 2b에 기술된 바와 같이, 게이트 유전체 보호 모듈의 출력에 연결된다. 상기 보호 모듈은 ESD 이벤트가 검출될 때 상기 제2 트랜지스터의 바디에 ESD 바이어스를 제공하기 위해 활성화된다. 이는 V_DIFF가 V_BD보다 낮음을 보장하기 위해 V_DIFF를 감소시킨다.

일 실시예에서, ESD 보호 회로(390)가 제공된다. 상기 ESD 보호 회로는 패드에 연결된다. 다양한 타입의 ESD 보호 회로들이 이용될 수 있다. 일부 실시예들에서, 상기 ESD 보호 회로는 상기 전력 레일들(예컨대, V_DD 및 V_SS) 및 패드에 연결될 수 있다. 다른 실시예들에서, 상기 ESD 보호 회로는 상기 제2 전력 레일(예컨대, V_SS)에 연결될 수 있다. ESD 이벤트가 발생할 때, 상기 ESD 보호 회로는 ESD 전류를 소산시키기 위해서 상기 패드로부터 접지로의 전류 경로를 제공한다.

도 3a에 도시된 바와 같이, 상기 ESD 보호 회로는 패드에 연결된 드레인 단자 D_P 및 V_SS에 공통으로 연결된 소스 단자 S_P 및 게이트 단자 G_P를 구비한 접지된 게이트 n-타입 MOS 트랜지스터 MN_P(350)을 포함한다. 상기 트랜지스터 MN_P는 기판에 기생 바이폴라 정션 트랜지스터(BJT)를 생성한다. 상기 BJT는 D_P, 기판(P-웰) 및 S_P의 정션들에 의해 형성된 NPN BJT이다. 예를 들어, D_P-기판 인터페이스는 제1 p-n 정션을 형성하고 S_P-기판은 상기 NPN BJT의 제2 p-n 정션을 형성한다.

정상 동작하는 상태들 하에서(예컨대, ESD 이벤트가 아닌 상태), 상기 접지된 게이트는 상기 BJT의 상기 제1 및 제2 p-n 정션들이 역 바이어스됨으로 인해 MN_P가 스위치 오프됨을 보장한다. 상기 패드에서의 신호는 MN_P가 스위치 오프된 경우 영향을 받지 않고, 상기 셀로 하여금 정상 상태들 하에서 동작하게 한다. ESD 이벤트는 D_P에서의 전압(V_DP)을 증가시키고, 상기 기판 전위(예컨대, 기생 BJT의 베이스 즉 V_B)를 증가시키는 전류로 하여금 흐르게 한다. V_B가 충분히 높을 때, 상기 기생 BJT는 스위치 온된다. 예를 들어, V_B가 트리거 전압 V_TP를 초과할 때, MN_P는 스위치 온된다. 이는 MN_P의 애벌란시 항복(avalanche breakdown)을 초래하고, ESD 전류를 소산시키기 위해 상기 패드로부터 V_SS로의 전류 경로(316)를 생성한다.

도 3b는 ESD 보호 회로(390)의 다른 실시예를 도시한다. 상기 보호 회로는 도 3a에 기술된 ESD 보호 회로와 유사하다. 따라서, 유사한 요소들이 기술되지 않거나 또는 상세히 기술되지 않는다. 상기 ESD 보호 회로는 패드(110)와 제2 전력 레일 또는 접지(V_SS) 사이에 병렬로 연결된 제1 접지된 게이트 n-타입 MOS 트랜지스터(MN_P)(350) 및 제2 접지된 게이트 n-타입 MOS 트랜지스터(MN_S)(360)를 포함한다.

일 실시예에서, MN_P는 상기 패드에 연결된 드레인 단자 D_P 및 V_SS에 공통으로 연결된 소스 단자 S_P 및 게이트 단자 G_P를 포함한다. 유사하게 MN_S는 상기 패드에 연결된 드레인 단자 D_S 및 V_SS에 공통으로 연결된 소스 단자 S_S 및 게이트 단자 G_S를 포함한다. 저항 R_sec(370)은 MN_P 및 MN_S의 상기 드레인 단자들 사이에 연결된다. 예를 들어, 상기 저항은 폴리실리콘으로부터 형성될 수 있다. 일 실시예에서, 상기 저항은 비실리콘화(unsilicided) 실리콘으로부터 형성된다.

정상 동작하는 상태들(예컨대, ESD 이벤트가 아닌 상태들) 하에서, 상기 접지된 게이트들은 MN_P 및 MN_S가 스위치 오프되도록 보장한다. 이는 상기 BJT들의 제1 및 제2 p-n 정션들이 역바이어스되기 때문이다. 패드에서의 신호는 NM_P 및 MN_S가 스위치 오프되는 경우 영향을 받지 않고, 셀로 하여금 정상 상태 하에서 동작하도록 한다.

ESD 이벤트의 경우, D_P(V_DP) 및 D_S(V_DS)에서의 전압들은 증가하고, 기판 전위(예컨대, 기생 BJT들의 베이스 또는 V_BP 및 V_BS)를 증가시키는 전류로 하여금 흐르도록 한다. V_BP 및 V_BS가 충분히 높을 때, 상기 기생 BJT들은 스위치 온 된다. 예를 들어, V_BP 및 V_BS가 MN_P 및 MN_S의 트리거 전압들 V_T을 초과할 때, 트랜지스터들은 스위치 온된다. 이는 트랜지스터들의 애벌란시 항복을 초래하고, ESD 전류를 소산시키기 위해 패드로부터 V_SS로의 제1 및 제2 전류 경로들(316) 및 (318)을 생성한다. 상기 제2 전류 경로에서 R_sec를 통하는 전류는 결과적으로 전압 강하 V_Rsec를 일으킨다. 상기 전압 강하는 위험한 상태에 있는 트랜지스터에서의 입력 전압을 V_Rsec에 클램핑한다.

도 3c를 참조하여, ESD 보호 회로(390)의 대안적인 실시예가 도시된다. 상기 ESD 보호 회로는 패드(110) 그리고 제1 및 제2 전력 레일들(102) 및 (104)에 연결된다. 상기 ESD 보호 회로는 상기 전력 레일들 사이에 직렬로 연결된 제1 다이오드(D1)(320) 및 제2 다이오드(D2)(330)를 포함하는 다이오드 페어(314)를 포함한다. 일 실시예에서, D1의 캐소드 C1은 상기 제1 전력 레일(V_DD)에 연결되고, D2의 애노드 A2는 상기 제2 전력 레일(V_SS)에 연결된다. D1의 애노드 A1 및 D2의 캐소드 C2는 패드에 공통으로 연결된다. 예를 들어, 상기 ESD 보호 회로는 레일에 기반한(rail based) ESD 보호 회로이다.

일 실시예에서, 클램프 회로(375)가 제공된다. 상기 클램프 회로는 상기 제1과 제2 전력 레일들 사이에 연결된다. 상기 클램프 회로는 보통 비활성화된다. ESD 이벤트에 의해 활성화 될 때, 상기 전력 레일들 사이에 전류 경로가 생성된다. 상기 클램프 회로는 ESD 트리거 회로에 의해 제어될 수 있다. 예를 들어, 상기 트리거 회로는 정상 상태들 하에서 비활성 트리거 출력을 그리고 ESD 이벤트가 발생할 때 활성 트리거 출력 신호를 발생시킨다.

일 실시예에서, 상기 클램프 회로는 n-타입 MOS 트랜지스터와 같은 클램프 트랜지스터를 포함한다. ESD 이벤트가 발생할 때, 상기 클램프 트랜지스터는 트리거 회로에 의해 활성화되거나 스위치 온 된다. 상기 클램프 트랜지스터를 스위치 온하는 것은 상기 전력 레일들 사이에 전류 경로를 생성한다. 예를 들어, 상기 트리거 회로는 도 2a 내지 2b에 기술된 바와 같이 보호 모듈의 감지 회로일 수 있다. 다른 타입의 트리거 회로들을 제공하는 것이 또한 유용할 수 있다.

정상 동작하는 상태들 하에서, 상기 다이오드들은 역바이어스된다. 추가적으로, 상기 클램프 회로는 비활성화된다. 패드에서의 신호는 상기 다이오드들이 역바이어스이면 영향을 받지 않고, 셀로 하여금 정상 상태들에서 동작하도록 한다.

일 실시예에서, ESD 이벤트는 D1 또는 D2 중 어느 것으로 하여금 순방향 바이어스되도록 하여, 상기 전력 레일들 중 하나로의 전류 경로를 생성한다. 음(negative)의 펄스 ESD 이벤트의 경우, D2는 순방향 바이어스되고 D1은 역바이어스된다. 이는 ESD 전류를 소산시키기 위해 V_SS로의 전류 경로(327)를 생성한다. 양(pasitive)의 펄스 ESD 이벤트의 경우, D2는 역바이어스되고 D1은 순방향 바이어스된다. 더욱이, 전류 경로가 상기 클램프 회로를 통해 상기 전력레일들 사이에 존재하는데, 이는 클램프 회로가 ESD 이벤트 동안 활성화되기 때문이다. 따라서, V_SS로의 전류 경로(326)는 ESD 전류를 소산시키기 위해 V_DD를 통해 생성된다.

ESD 보호 회로(390)의 다른 실시예가 도 3d에 도시된다. 상기 ESD 보호 회로는 도 3c의 레일에 기반한 ESD 보호 회로와 유사하다. 따라서, 공통의 요소들이 도시되지 않거나 또는 상세히 도시되지 않을 수 있다. 상기 ESD 보호 회로는 제1 및 제2 전력 레일들(102) 및 (104) 그리고 패드(110)에 연결된다. 일 실시예에서, 상기 ESD 보호 회로는 제1 및 제2 다이오드 페어들(314) 및 (316)을 포함한다. 상기 제1 및 제2 다이오드 페어들은 상기 제1과 제2 전력 레일들 사이에 병렬로 연결된다. 상기 제1 및 제2 다이오드 페어들은 또한 패드(110)에 연결된다.

일 실시예에서, 상기 제1 다이오드 페어는 상기 전력 레일들 사이에 직렬로 연결된 제1 다이오드(D1)(320) 및 제2 다이오드(D2)(330)를 가진다. D1의 캐소드 C1은 상기 제1 전력 레일(V_DD)에 연결되고 D2의 애노드 A2는 상기 제2 전력 레일(V_SS)에 연결된다. D1의 애노드 A1 및 D2의 캐소드 C2는 패드에 공통으로 연결된다. 유사하게, 상기 제2 다이오드 페어는 상기 전력 레일들 사이에 직렬로 연결된 제1 다이오드(D3)(340) 및 제2 다이오드(D4)(350)를 가진다. D3의 캐소드 C3는 상기 제1 전력 레일(V_DD)에 연결되고 D4의 애노드 A4는 상기 제2 전력 레일(V_SS)에 연결된다. D3의 애노드 A3 및 D4의 캐소드 C4는 상기 패드에 공통으로 연결된다. 저항(R_sec)(370)은 D1 및 D2의 공통 단자들과 D3 및 D4의 공통 단자들 사이에 연결된다. 예를 들어, 상기 저항은 폴리실리콘으로부터 형성될 수 있다. 일 실시예에서, 상기 저항은 비실리콘화 실리콘으로부터 형성될 수 있다.

일 실시예에서, 클램프 회로(375)가 제공된다. 상기 클램프 회로는 상기 제1과 제2 전력 레일들 사이에 연결된다. 상기 클램프 회로는 보통 비활성화된다. 상기 클램프 회로가 ESD 이벤트에 의해 활성화될 때, 상기 전력 레일들 사이의 전류 경로가 생성된다. 상기 클램프 회로는 ESD 트리거 회로에 의해 제어될 수 있다. 예를 들어, 상기 트리거 회로는 정상 상태들 하에서 비활성 트리거 출력을 그리고 ESD 이벤트가 발생할 때 활성 트리거 출력 신호를 발생시킬 수 있다.

정상 동작하는 상태들 하에서, 상기 ESD 보호 회로의 다이오드들은 역바이어스된다. 추가적으로, 상기 클램프 회로는 비활성화된다. 패드에서의 신호는 상기 다이오드들이 역바이어스되면 영향을 받지 않고 셀로 하여금 정상 상태들 하에서 동작하도록 한다.

일 실시예에서, ESD 이벤트는 D1 및 D3 또는 D2 및 D4 중 어느 것으로 하여금 순방향 바이어스되도록 하여, 상기 전력 레일들 중 하나로의 전류 경로를 생성한다. 음의 펄스 ESD 이벤트의 경우, D2 및 D4는 순방향 바이어스되고 D1 및 D3는 역바이어스된다. 이는 ESD 전류를 소산시키기 위해 V_SS로의 전류 경로들(327) 및 (329)를 생성한다. 양의 펄스 ESD 이벤트의 경우, D2 및 D4는 역바이어스되고 D1 및 D3는 순방향 바이어스된다. 더욱이, 전류 경로는 상기 클램프 회로를 통하여 상기 전력 레일들 사이에 존재하는데, 이는 상기 클램프 회로가 ESD 이벤트 동안 활성화되기 때문이다. 따라서, V_SS로의 제1 및 제2 전류 경로들(326) 및 (328)이 ESD 전류를 소산시키기 위해 V_DD를 통해 생성된다. 상기 제2 전류 경로에서 R_sec를 통하는 전류는 결과적으로 전압 강하 V_Rsec를 일으킨다. 상기 전압 강하는 위험한 상태에 있는 트랜지스터에서의 입력 전압을 V_Rsec에 클램핑한다.

본 발명은 본 발명의 사상 또는 필수적인 특징들로부터 벗어남없이 다른 특정한 형태들로 구현될 수 있다. 따라서, 전술한 실시예들은 본 명세서에 기술된 발명을 제한하는 것이 아니라 모든 양상들을 예시하는 것으로 고려되는 것이다. 그러므로, 본 발명의 범위는 전술한 상세한 설명에 의해서가 아니라 첨부된 특허 청구 범위에 의해서 나타내어지며, 특허 청구 범위의 동등물의 범위 및 의미 내에 있는 모든 변경들이 본 발명의 범위에 포괄되도록 의도된 것이다.

102: 제1 전력 레일
104: 제2 전력 레일
150: 게이트 유전체 보호 모듈
160: 바이어스 회로
170: ESD 감지 회로

Claims

디바이스로서,
기판 상에 게이트를 구비한 트랜지스터와, 상기 게이트는 게이트 유전체(dielectric) 위에 게이트 전극을 포함하며;
상기 트랜지스터에 연결된 게이트 유전체 보호 모듈을 포함하고, 상기 게이트 유전체 보호 모듈은 활성화될 때, 상기 게이트 유전체의 항복(breakdown) 전압(V_BD)보다 낮게 상기 게이트와 기판 사이의 전압차(V_DIFF)를 감소시키기 위해 보호 바이어스를 제공하는 것을 특징으로 하는 디바이스.
제1항에 있어서,
상기 트랜지스터는 상기 기판에 트랜지스터의 바디(body)를 포함하고; 그리고
상기 게이트 유전체 보호 모듈은 상기 트랜지스터 바디에 연결된 것을 특징으로 하는 디바이스.
제2항에 있어서, 상기 게이트 유전체 보호 모듈은 V_BD보다 적어도 5% 낮게 V_DIFF를 감소시키기 위해 기판 전압(V_SUB)을 증가시키도록 상기 트랜지스터 바디에 상기 보호 바이어스를 제공하는 것을 특징으로 하는 디바이스.
제1항에 있어서, 상기 게이트 유전체 보호 모듈은 V_BD보다 낮게 V_DIFF를 감소시키기 위해 상기 기판 전압(V_SUB)을 증가시키도록 상기 보호 바이어스를 제공하는 것을 특징으로 하는 디바이스.
제1항에 있어서, 상기 게이트 유전체 보호 모듈은 V_BD보다 적어도 5% 낮게 V_DIFF를 감소시키기 위해 상기 보호 바이어스를 제공하는 것을 특징으로 하는 디바이스.
제1항에 있어서, 상기 게이트 보호 모듈은:
ESD 이벤트를 검출하기 위한 감지 회로; 및
상기 트랜지스터에 연결된 바이어스 회로를 포함하고,
상기 감지 회로는 ESD 이벤트가 검출될 때 상기 보호 바이어스를 제공하기 위해 상기 바이어스 회로를 활성화시키는 것을 특징으로 하는 디바이스.
제6항에 있어서, 상기 감지 회로는:
제1과 제2 레일들 사이에 배치된 감지 커패시터(capacitor)와 직렬로 연결된 감지 저항과, 상기 감지 저항은 상기 제1 레일에 연결되고 상기 감지 커패시터는 상기 제2 레일에 연결되며; 그리고
상기 바이어스 회로에 연결된 감지 회로 출력을 포함하며, 상기 감지 회로 출력은 상기 감지 저항 및 감지 커패시터의 공통 단자 사이에 배치되고, 상기 감지 회로는 어떤 ESD 이벤트도 검출되지 않을 때 상기 감지 회로 출력에 비활성 감지 출력 신호를 그리고 ESD 이벤트가 검출될 때 상기 바이어스 회로를 활성화시키기 위해 활성 감지 출력 신호를 발생시키는 것을 특징으로 하는 디바이스.
제7항에 있어서, 상기 바이어스 회로는:
상기 제1과 제2 레일들 사이에 직렬로 연결된 제1 및 제2 트랜지스터들과, 상기 제1 트랜지스터의 제1 단자는 상기 제1 레일에 연결되고, 상기 제2 트랜지스터의 제1 단자는 상기 제2 레일에 연결되며;
상기 제1 및 제2 트랜지스터들의 게이트들에 연결된 바이어스 입력과; 그리고
상기 제1 및 제2 트랜지스터들의 공통 제2 단자들에 연결된 바이어스 출력을 포함하는 것을 특징으로 하는 디바이스.
제8항에 있어서,
상기 제1 레일은 고 전력(high power) 레일이고;
상기 제2 레일은 접지 레일이며;
상기 제1 바이어스 트랜지스터는 p-타입 트랜지스터이고;
상기 제2 바이어스 트랜지스터는 n-타입 트랜지스터이며; 그리고
상기 보호 회로가 활성화될 때, 상기 제1 바이어스 트랜지스터는 스위치 온(switch on)되고 상기 제2 바이어스 트랜지스터는 스위치 오프(switch off)되어 전류로 하여금 상기 제1 트랜지스터를 통해 상기 제1 레일로부터 상기 바이어스 출력으로 흐르도록 하는 것을 특징으로 하는 디바이스.
제9항에 있어서, 상기 바이어스 출력에서의 상기 전류는 V_DIFF를 감소시키기 위해 상기 보호 바이어스를 생성하도록 상기 트랜지스터의 바디에 흐르는 것을 특징으로 하는 디바이스.
제9항에 있어서,
상기 바이어스 출력 및 상기 제2 레일에 연결된 바이어스 출력 저항을 포함하고, 상기 바이어스 출력에서의 상기 전류는 V_DIFF를 감소시키기 위해 상기 보호 바이어스를 생성하도록 상기 저항을 통해 흐르는 것을 특징으로 하는 디바이스.
제6항에 있어서,
상기 트랜지스터는 I/O 패드에 연결된 I/O 셀의 일부이며;
상기 I/O 셀은 제1과 제2 레일들 사이에 상기 트랜지스터와 직렬로 연결된 I/O 트랜지스터를 포함하고, 상기 I/O 트랜지스터의 제1 단자는 상기 제1 레일에 연결되고, 상기 트랜지스터의 제1 단자는 상기 제2 레일에 연결 연결되며;
I/O 셀 입력은 상기 I/O 트랜지스터 및 상기 트랜지스터의 게이트들에 상기 I/O 패드를 연결하고; 그리고
I/O 셀 출력은 상기 I/O 트랜지스터 및 상기 트랜지스터의 공통 제2 단자들에 연결된 것을 특징으로 하는 디바이스.
제12항에 있어서,
상기 I/O 트랜지스터는 p-타입 트랜지스터이고;
상기 트랜지스터는 n-타입 트랜지스터이며;
상기 제1 레일은 고 전력 레일이고; 그리고
상기 제2 레일은 접지 레일인 것을 특징으로 하는 디바이스.
제6항에 있어서, 상기 트랜지스터에 연결된, 레일에 기반한(rail based) ESD 보호 회로를 포함하는 것을 특징으로 하는 디바이스.
제6항에 있어서, 상기 트랜지스터에 연결된, 패드에 기반한(pad based) ESD 보호 회로를 포함하는 것을 특징으로 하는 디바이스.
디바이스를 형성하는 방법으로서,
기판 상에 게이트를 구비한 트랜지스터를 형성하는 단계와, 상기 게이트는 게이트 유전체 위에 게이트 전극을 포함하고; 그리고
상기 트랜지스터에 연결된 게이트 유전체 보호 모듈을 형성하는 단계를 포함하고, 상기 게이트 유전체 보호 모듈은 활성화될 때, 상기 게이트 유전체의 항복 전압(V_BD)보다 낮게 상기 게이트와 기판 사이의 전압차(V_DIFF)를 감소시키기 위해 보호 바이어스를 제공하는 것을 특징으로 하는 디바이스를 형성하는 방법.
제16항에 있어서, 상기 트랜지스터는 상기 기판에 트랜지스터 바디를 포함하고; 그리고
상기 트랜지스터 바디에 상기 게이트 유전체 보호 모듈을 연결하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
제17항에 있어서, 상기 게이트 유전체 보호 모듈은 V_BD보다 적어도 5% 낮게 V_DIFF를 감소시키기 위해 기판 전압(V_SUB)을 증가시키도록 상기 트랜지스터 바디에 상기 보호 바이어스를 제공하는 것을 특징으로 하는 디바이스를 형성하는 방법.
제16항에 있어서, 상기 게이트 유전체 보호 모듈은 V_BD보다 낮게 V_DIFF를 감소시키기 위해 상기 기판 전압(V_SUB)을 증가시키도록 상기 보호 바이어스를 제공하는 것을 특징으로 하는 디바이스를 형성하는 방법.
게이트 유전체를 보호하는 방법으로서,
위험한 상태에 있는 트랜지스터를 제공하는 단계와;
상기 위험한 상태에 있는 트랜지스터에 연결된 보호 모듈을 제공하는 단계와;
상기 위험한 상태에 있는 트랜지스터의 게이트 유전체의 항복 전압(V_BD)보다 낮게 상기 위험한 상태에 있는 트랜지스터의 게이트와 기판 사이의 전압차(V_DIFF)를 감소시키도록 보호 바이어스를 제공하기 위해 상기 보호 모듈을 활성화하는 단계를 포함하는 것을 특징으로 하는 게이트 유전체를 보호하는 방법.