TWI524495B - 具有閘極介電質保護之裝置 - Google Patents

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TWI524495B
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馬哈德萬 伊耶 納塔拉詹
賴大偉
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Description

具有閘極介電質保護之裝置
本發明係關於一種閘極介電質保護，其利用耦接閘極介電質保護電路至風險電晶體而實現閘極介電質的保護。
高壓積聚發生於靜電放電(electrostatic discharge；ESD)事件期間積體電路(integrated circuit；IC)的輸入輸出(input/output；I/O)墊。該高壓積聚可導致輸入級電晶體的閘極介電質損壞。例如，若該輸入級電晶體的閘極至基板電壓大於該閘極介電質的擊穿電壓(VBD)，則可能使該電晶體產生缺陷。
保護閘極介電質的傳統技術包括使用鉗位元電路(clamping circuit)以限制該閘極介電質兩端的電壓。不過，傳統技術對較新技術的閘極介電質的保護不是很有效。其原因在於該鉗位元電路的觸發電壓大於該閘極介電質的擊穿電壓VBD。例如，開啟(switch on)該鉗位元電路時，該閘極介電質兩端的電壓已大於VBD。
因此希望提供閘極介電質保護，以充分避免該閘極介電質兩端的電壓高於VBD。
本發明的實施例通常涉及半導體裝置以及形成裝置的方法。在一實施例中，揭露一種裝置。該裝置包括電晶體，其具有位於基板上的閘極。該閘極包括位於閘極介電質上方的閘極電極。該裝置還包括耦接至該電晶體的閘極介電質保護模組。該閘極介電質保護模組於啟動時提供保護偏置(bias)，以將該閘極與基板之間的電壓差(VDIFF)降至低於該閘極介電質的擊穿電壓(VBD)。
在另一實施例中，提供一種形成裝置的方法。該方法包括形成電晶體，該電晶體具有位於基板上的閘極。該閘極包括位於閘極介電質上方的閘極電極。該方法還包括形成耦接至該電晶體的閘極介電質保護模組。該閘極介電質保護模組於啟動時提供保護偏置，以將該閘極與基板之間的電壓差(VDIFF)降至低於該閘極介電質的擊穿電壓(VBD)。
在又一實施例中，揭露一種保護閘極介電質的方法。該方法包括提供風險電晶體(transistor at risk)。形成耦接至該風險電晶體的保護模組。啟動該保護模組以提供保護偏置，進而將該風險電晶體的閘極與基板之間的電壓差(VDIFF)降至低於該風險電晶體的閘極介電質的擊穿電壓(VBD)。
在參照下面的說明及附圖後，這裏所揭露的實施例的上述以及其他優點和特徵將變得更加清楚。而且，應當理解，這裏所述不同實施例的特徵並不相互排斥， 而是可作各種組合與排列。
100、300‧‧‧裝置
102‧‧‧第一功率軌線
104‧‧‧第二功率軌線
110‧‧‧焊墊
120‧‧‧內部電路或單元
130‧‧‧第一電晶體
134、164‧‧‧輸入
136、166‧‧‧輸出
140‧‧‧第二電晶體
150‧‧‧閘極介電質保護模組
156‧‧‧保護輸出
160‧‧‧偏置電路
170‧‧‧ESD感測電路
176‧‧‧感測輸出
220‧‧‧第一電晶體
230‧‧‧第二電晶體
240‧‧‧電阻
273‧‧‧電阻組件
275‧‧‧節點
277‧‧‧電容組件
314‧‧‧第一二極體對
316‧‧‧第二二極體對、第一電流路徑
318‧‧‧第二電流路徑
320‧‧‧第一二極體
326‧‧‧輸出、第一電流路徑
327‧‧‧電流路徑
328‧‧‧第二電流路徑
329‧‧‧電流路徑
330‧‧‧第二二極體
340‧‧‧第一二極體
350‧‧‧第二二極體、第一閘極接地n型MOS電晶體
360‧‧‧第二閘極接地n型MOS電晶體
370‧‧‧電阻
375‧‧‧鉗位電路
ESD‧‧‧保護電路
A1、A2、A3、A4‧‧‧陽極
C1、C2、C3、C4‧‧‧陰極
CS‧‧‧電容元件
D1、D2、D3、D4‧‧‧二極體
DP‧‧‧汲極端
GP、GS‧‧‧閘極
MNB、MNP、MNS‧‧‧n型MOS電晶體
MPB‧‧‧p型MOS電晶體
N1‧‧‧節點
Rext、Rsec‧‧‧電阻
RS‧‧‧電阻元件
SP‧‧‧源極端
附圖中相同的元件符號通常代表不同視圖中的相同元件。另外，該些附圖並不一定按比例繪製，其重點在於說明本發明的原理。在下面的說明中，參照附圖對本發明的不同實施例進行描述，其中：第1圖顯示一裝置的實施例的部分的方塊圖；第2a至2b圖顯示閘極介電質保護模組的實施例；以及第3a至3d圖顯示ESD保護電路的不同實施例。
本發明的實施例通常涉及半導體裝置。在一實施例中，該些裝置包括保護模組。例如，在ESD事件期間啟動該保護模組以保護風險電晶體的閘極介電質免遭該ESD事件損壞。例如，該些裝置可為任意類型的半導體裝置，例如積體電路(IC)。該些積體電路可包含於例如電子產品、電腦、手機以及個人數位助理(personal digital assistant；PDA)中或與其一起使用。該些裝置還可包含於其他類型的產品中。
第1圖顯示裝置100的實施例的部分。如圖所示，該部分包括內部電路或單元120。該單元耦接於第一及第二功率軌線102、104之間。該第一功率軌線可為VDD(工作電壓)且該第二功率軌線可為VSS(接地)。還可使用其他配置的功率軌線。該單元耦接至該裝置的焊墊110。 在一實施例中，該焊墊為I/O墊。該I/O接收I/O信號。例如，該I/O信號可為輸入信號或雙向信號。還可使用其他類型的焊墊。
在一實施例中，該單元包括反相器，其具有串聯耦接於該些功率軌線之間的第一及第二電晶體130、140。還可使用其他類型的單元。該些電晶體可為金屬氧化半導體(metal oxide semiconductor；MOS)電晶體。在一實施例中，該第一電晶體為p型電晶體且該第二電晶體為n型電晶體。該第一電晶體的第一端子耦接至該第一功率軌線，而該第一電晶體的第二端子耦接至該第二電晶體的第二端子。該第二電晶體的第一端子耦接至該第二功率軌線。該第一電晶體的本體(body)耦接至該第一功率軌線且該第二電晶體的本體耦接至該第二功率軌線。
該反相器的輸入134共同耦接至該些電晶體的閘極。該反相器的輸出136共同耦接至該些電晶體的第二端子。在一實施例中，將該反相器配置為接收器。例如，該焊墊耦接至該反相器的輸入。該輸出耦接至其他內部電路(未圖示)。該反相器還可具有其他配置。
ESD事件可發生於該焊墊。該ESD事件例如可為提供於該焊墊的ESD或觸發刺激(trigger stimulus)例如ESD或能量脈衝的結果。還可使用引發ESD事件的其他類型的觸發刺激。該ESD刺激可無意或意外地提供於該焊墊。或者，該ESD刺激可有意提供於該焊墊，例如在ESD測試的情況下。
該ESD事件使該單元的電晶體處於危險境地。例如，該ESD事件可損壞該風險電晶體的閘極介電質，進而使該單元產生缺陷。在一實施例中，該ESD事件使該反相器的第二電晶體處於危險境地。例如，該ESD事件使該n型MOS電晶體處於危險境地。在其他情況下，該ESD可使其他類型的電晶體處於危險境地。
在一實施例中，提供閘極介電質保護模組150。該保護模組包括耦接至該單元的保護輸出156。在一實施例中，該保護輸出耦接至該風險電晶體的本體。在反相器的情況下，該保護輸出耦接至第二電晶體的本體。例如，該保護輸出耦接至該n型電晶體的本體。
在一實施例中，該保護模組在正常狀況(無ESD事件)下在該保護輸出產生無效保護信號(inactive protection signal)。該無效保護信號使該單元能夠工作於該正常狀況下。例如，該無效保護信號不影響施加於該風險電晶體的本體的正常偏置電壓。在一實施例中，該無效保護信號為該風險電晶體的本體提供正常偏置電壓。在一實施例中，該無效保護信號提供0V或接地的正常偏置。還可提供其他正常偏置電壓。例如，該正常偏置電壓可取決於風險電晶體的類型。
在ESD事件的情況下，該保護模組產生有效保護信號(active protection signal)。該有效保護信號向該風險電晶體的本體提供ESD偏置。該ESD偏置降低該風險電晶體的閘極與基板之間的電壓差(VDIFF)。例如，該ESD 偏置降低該風險電晶體的閘極與本體之間的VDIFF。在一實施例中，該ESD偏置足以確保VDIFF小於該風險電晶體的閘極介電質的擊穿電壓(VBD)。在一實施例中，VDIFF低於VBD至少5%至10%。例如，若VBD約為3.7V，則VDIFF應當低於3.5V。
在一實施例中，該ESD偏置增加基板電壓(VSUB)或該電晶體的本體。增加VSUB使VDIFF低於VBD。例如，該ESD偏置可約為0.5V至1V。還可提供其他ESD偏置電壓偏置VSUB。
如上所述，該風險電晶體為n型電晶體。在其他實施例中，該風險電晶體可為p型電晶體。對於p型電晶體，正常偏置為VDD。例如，該ESD偏置可低於VDD約0.5V至1V。在一實施例中，該保護模組用於將p型電晶體的n阱電位下拉0.5V至1V。還可使用其他類型的正常偏置及ESD偏置。
在一實施例中，該保護模組包括ESD感測電路170及偏置電路160。該ESD感測電路包括感測輸出176，其耦接至該偏置電路的偏置輸入164。該偏置電路包括偏置輸出166，在一實施例中，偏置輸出166為該保護輸出。還可使用其他配置的偏置輸出以及保護輸出。該保護輸出提供信號，用以偏置該風險電晶體的本體。
該ESD感測電路的功能用以感測ESD事件的發生。在正常狀況下(無ESD事件)，該ESD感測電路於該感測輸出產生無效ESD事件信號。在一實施例中，該無 效ESD事件信號為邏輯1信號。另一方面，當感測到ESD事件時，該ESD感測電路於該感測輸出產生有效ESD事件信號。在一實施例中，該有效ESD事件信號為邏輯0信號。還可使用其他類型的有效及無效ESD事件信號。
該偏置電路於啟動時向所述基板提供ESD偏置，以降低VDIFF。例如，該啟動的偏置電路向該電晶體的本體提供ESD偏置，以降低VDIFF。該偏置電路於停用時不影響該單元的正常工作。例如，該停用的偏置電路向該風險電晶體的本體提供正常偏置。
在一實施例中，在該偏置輸入的無效ESD事件信號使該偏置電路無效。這導致該偏置電路於該偏置輸出產生無效偏置信號。該無效偏置信號被提供於該保護輸出。在一實施例中，該無效偏置信號不影響施加於該風險電晶體的本體的正常偏置電壓。在一實施例中，該無效偏置信號為邏輯0信號或接地。該無效偏置信號向該風險電晶體的本體提供0V偏置。還可使用其他類型的無效偏置信號。
有效ESD事件信號啟動該偏置電路，以於該偏置輸出產生有效偏置信號。在一實施例中，該有效偏置信號被提供於該保護輸出。在一實施例中，該有效偏置信號為該ESD偏置，以降低VDIFF。在一實施例中，將該ESD偏置提供於該風險電晶體的本體。該ESD偏置足以確保ESD事件期間VDIFF低於VBD。例如，該ESD偏置可大約等於VDD。還可提供其他ESD偏置電壓以偏置VSUB。
該裝置的該部分還可包括ESD保護電路(未圖示)。該ESD保護電路耦接至該焊墊。可使用各種類型的ESD保護電路。在一些實施例中，該ESD保護電路可耦接至該些功率軌線(例如VDD及VSS)以及焊墊。在其他實施例中，該ESD保護電路可耦接至該第二功率軌線(例如VSS)。當ESD事件發生時，該ESD保護電路提供自該焊墊至接地的電流路徑，以消散ESD電流。
如上所述，該單元包括一風險電晶體。不過，應當理解，該單元可包括不止一個風險電晶體。而且，應當理解，在該具有風險電晶體的裝置中可具有其他單元。風險電晶體具有ESD偏置。在一實施例中，可針對每一風險電晶體使用一偏置電路。該些偏置電路可共用一共同的感測電路。風險電晶體的ESD偏置可相同。還可針對不同類型的電晶體提供不同的ESD偏置。還可使用其他配置的偏置及感測電路以及ESD偏置。
第2a圖顯示閘極介電質保護模組150的實施例。該保護模組包括保護輸出156。在一實施例中，該保護輸出耦接至風險電晶體的本體(未圖示)。例如，該保護輸出可耦接至一反相器的n型電晶體的本體，如第1圖所示。
在一實施例中，該保護模組包括ESD感測電路170以及偏置電路160。在一實施例中，該ESD感測電路及偏置電路並聯耦接於第一及第二功率軌線102、104之間。該第一功率軌線可為VDD(工作電壓)且該第二功率軌 線可為VSS(接地)。還可使用其他配置的功率軌線。該ESD感測電路包括感測輸出176，其耦接至該偏置電路的偏置輸入164。該偏置電路包括偏置輸出166，在一實施例中，偏置輸出166為該保護輸出。還可使用其他配置的偏置輸出及保護輸出。該保護輸出提供信號以偏置該風險電晶體的本體。
該ESD感測電路的功能用以感測ESD事件的發生。在一實施例中，該感測電路包括串聯耦接於該第一及第二功率軌線之間的電阻元件(RS)273及電容元件(CS)277。該第一功率軌線耦接至RS且CS耦接至該第二功率軌線。在一實施例中，RS的第一端子耦接至該第一功率軌線且CS的第一端子耦接至該第二功率軌線。RS及CS的第二端子彼此耦接，形成共同節點275或節點N1。感測輸出176耦接至節點N1。選擇該感測電路的RC時間常數τ以感測ESD事件。例如，該RC時間常數應當能夠感測ESD電流。在一實施例中，τ約為1.0-2.0μs。τ還可為其他值。
在一實施例中，該偏置電路包括串聯耦接於該些功率軌線之間的第一電晶體220及第二電晶體230。該第一電晶體為p型MOS電晶體(MPB)且該第二電晶體為n型MOS電晶體(MNB)。該第一電晶體的第一端子耦接至該第一功率軌線，而該第一電晶體的第二端子耦接至該第二電晶體的第二端子。該第二電晶體的第一端子耦接至該第二功率軌線。該第一電晶體的本體耦接至該第一功率軌線且該第二電晶體的本體耦接至該第二功率軌線。
該些電晶體的閘極共同耦接至偏置輸入164。該偏置輸入耦接至該感測電路的感測輸出。偏置輸出166共同耦接至該第一及第二電晶體的第二端子。在一實施例中，該偏置輸出成為或耦接至該保護模組輸出。
在正常狀況下(無ESD事件)，該感測電路於該感測輸出產生無效ESD事件信號。在一實施例中，CS在正常狀況下不導電。這導致節點N1處於邏輯1或高電位(例如該第一功率軌線的電位或約為VDD)。N1處的該邏輯1信號作為該感測輸出的無效ESD事件信號。該無效ESD事件信號被提供於該偏置輸入。該邏輯1信號使MPB關閉(switch off)、MNB開啟，進而使該偏置輸出處於邏輯0或低電位(例如該第二功率軌線的電位或VSS)。該邏輯0信號為無效偏置信號。該邏輯0信號為該風險電晶體的正常偏置，不影響其工作。
當感測到ESD事件時，該感測電路於該感測輸出產生有效ESD事件信號。在一實施例中，當ESD事件發生時，電流流過CS。這導致節點N1處於邏輯0或低電位(例如該第二功率軌線的電位或約為VSS)。N1處的該邏輯0信號作為該感測輸出的有效ESD事件信號。該有效ESD事件信號被提供於該偏置輸入。該邏輯0信號使MPB開啟、MNB關閉。隨著MPB開啟及MNB關閉，使該偏置輸出耦接至該第一功率軌線，進而在該偏置輸出產生邏輯1或高電位(例如該第一功率軌線的電位或VDD)信號。該邏輯1信號為有效偏置信號，其向該風險電晶體的本體提供ESD 偏置。
該ESD偏置降低VDIFF。在一實施例中，該ESD偏置通過增加VSUB而降低VDIFF。例如，當MPB開啟時，電流自該第一功率軌線流入該風險電晶體的本體。該電流增加該風險電晶體的VSUB。在一實施例中，流入該風險電晶體的本體的電流值約為1 mA。還可提供其他電流值。
第2b圖顯示閘極介電質保護模組150的另一實施例。該保護模組類似第2a圖所述的模組。因此，共同的元件可能不再作描述或詳細描述。如圖所示，於保護輸出156提供電阻(Rext)240。該電阻可例如由多晶矽形成。還可使用其他類型的電阻。在一實施例中，Rext耦接於該保護輸出與該第二功率軌線之間。例如，Rext耦接於該保護輸出與VSS之間。在一實施例中，該保護輸出耦接至風險電晶體的本體(未圖示)。例如，該保護輸出可耦接至反相器的n型電晶體的本體，如第1圖所示。
在正常狀況下，MPB關閉而MNB開啟，使該偏置輸出為邏輯0。由於該偏置輸出為邏輯0，因此無電流流過Rext。由於Rext兩端無電壓降，因此施加於該風險電晶體的本體的正常偏置不受影響。另一方面，當該偏置輸出為邏輯1時，電流流經Rext。此在Rext兩端產生電壓。該Rext兩端的電壓增加VSUB，進而降低VDIFF。該Rext兩端的電壓值取決於電流值及電阻Rext的大小。該Rext兩端的電壓將VDIFF降至充分低於VBD。在一實施例中，該Rext兩端的電壓約為0.5至1V。來自MPB的該偏置輸出的電流約為1 mA。因此，Rext約為10至50 kΩ。還可提供其他電流及電阻。
第3a至3d圖顯示裝置300的實施例的部分。如圖所示，該部分包括內部電路或單元120。該單元耦接於第一及第二功率軌線102、104之間。該第一功率軌線可為VDD(工作電壓)且該第二功率軌線可為VSS(接地)。該單元耦接至該裝置的焊墊110。該焊墊例如可為I/O信號的I/O墊。
在一實施例中，該單元包括反相器，其具有串聯耦接於該些功率軌線之間的第一及第二電晶體130、140。還可使用其他類型的單元。該第一電晶體為p型電晶體且該第二電晶體為n型電晶體。該第一電晶體的第一端子耦接至該第一功率軌線，而該第一電晶體的第二端子耦接至該第二電晶體的第二端子。該第二電晶體的第一端子耦接至該第二功率軌線。該第一電晶體的本體耦接至該第一功率軌線且該第二電晶體的本體耦接至該第二功率軌線。該反相器的輸入134共同耦接至該些電晶體的閘極。該反相器的輸出326共同耦接至該些電晶體的第二端子。
如圖所示，該焊墊耦接至該反相器的輸入。該輸出耦接至該裝置的內部電路(未圖示)。在其他實施例中，該焊墊耦接至該反相器的輸出。該反相器的輸入耦接至該裝置的內部電路(未圖示)。
在一實施例中，該第二電晶體的本體耦接 至閘極介電質保護模組的輸出，如第1圖及第2a至2b圖所述。當偵測到ESD事件時，啟動該保護模組以向該第二電晶體的本體提供ESD偏置。此降低VDIFF以確保其低於VBD。
在一實施例中，提供ESD保護電路390。該ESD保護電路耦接至該焊墊。可使用不同類型的ESD保護電路。在一些實施例中，該ESD保護電路可耦接至該些功率軌線(例如VDD及VSS)及焊墊。在其他實施例中，該ESD保護電路可耦接至該第二功率軌線(例如VSS)。當ESD事件發生時，該ESD保護電路提供自該焊墊至接地的電流墊，以消散ESD電流。
如第3a圖所示，該ESD保護電路包括閘極接地的n型MOS電晶體MNP 350，其汲極端DP耦接至該焊墊，源極端SP及閘極GP共同耦接至VSS。電晶體MNP在基板中形成寄生雙極性接面電晶體(bipolar junction transistor；BJT)。該BJT為NPN BJT，由DP、基板(P阱)與SP的接面(junction)形成。例如DP-基板介面形成該NPN BJT的第一p-n接面且SP-基板形成該NPN BJT的第二p-n接面。
在正常的操作狀況下(例如無ESD事件)，由於該BJT的第一及第二p-n接面被反向偏置，因此該接地閘極確保MNP關閉。該焊墊的信號不受MNP關閉的影響，進而使該單元能夠工作於正常狀況下。ESD事件增加DP(VDP)的電壓，使電流流過，進而增加基板電位(例如寄生 BJT的基極或VB)。當VB足夠高時，寄生BJT開啟。例如，當VB超過觸發電壓VTP時，MNP開啟。其引起MNP雪崩擊穿，進而形成自該焊墊至VSS的電流路徑316以消散ESD電流。
第3b圖顯示ESD保護電路390的另一實施例。該保護電路類似如第3a圖所述的ESD保護電路。因此，類似的元件可能不作描述或詳細描述。該ESD保護電路包括並聯耦接於該焊墊110與第二功率軌線或接地(VSS)之間的第一閘極接地n型MOS電晶體(MNP)350及第二閘極接地n型MOS電晶體(MNS)360。
在一實施例中，MNP包括耦接至該焊墊的汲極端DP以及共同耦接至VSS的源極端SP及閘極GP。類似地，MNS的汲極端DP耦接至該焊墊，源極端SS及閘極GS共同耦接至VSS。電阻Rsec 370耦接於MNP及MNS的汲極端之間。該電阻例如可由多晶矽形成。在一實施例中，該電阻由未矽化矽形成。
在正常的操作狀況下(例如無ESD事件)，該些接地閘極確保MNP及MNS關閉。這是因為BJT的第一及第二p-n接面被反向偏置。由於MNP及MNS關閉，該焊墊的信號不受影響，進而能夠使該單元工作於正常狀況下。
在發生ESD事件的情況下，DP的電壓(VDP)及DS的電壓(VDS)增加，使電流流過，進而增加基板電位(例如寄生BJT的基極或VBP及VBS)。當VBP及VBS足夠高時，寄生該些BJT開啟。例如，當VBP及VBS超過MNP及MNS 的觸發電壓VT時，該些電晶體開啟。其引起該些電晶體雪崩擊穿(avalanche breakdown)，形成自該焊墊至VSS的第一及第二電流路徑316及318以消散ESD電流。在該第二電流路徑中，流過Rsec的電流產生電壓降VRsec。該電壓降將該風險電晶體的輸入電壓鉗位於VRsec。
請參照第3c圖，其顯示ESD保護電路390的替代實施例。該ESD保護電路耦接至焊墊110以及第一及第二功率軌線102、104。該ESD保護電路包括由第一二極體(D1)320和第二二極體(D2)330組成的二極體對314。該第一二極體(D1)320和第二二極體(D2)330串聯耦接於該些功率軌線之間。在一實施例中，D1的陰極C1耦接至該第一功率軌線(VDD)且D2的陽極A2耦接至該第二功率軌線(VSS)。D1的陽極A1及D2的陰極C2共同耦接至該焊墊。該ESD保護電路例如為基於軌線的ESD保護電路。
在一實施例中，提供鉗位元電路375。該鉗位元電路耦接於該第一及第二功率軌線之間。正常狀況下該鉗位元電路無效。當由ESD事件啟動時，在該些功率軌線之間形成電流路徑。該鉗位元電流可由ESD觸發電路控制。例如，該觸發電路在正常狀況下產生無效觸發輸出，且於ESD事件發生時產生有效觸發輸出信號。
在一實施例中，該鉗位元電路包括鉗位元電晶體，例如n型MOS電晶體。當ESD事件發生時，由觸發電路啟動或開啟該鉗位電晶體。開啟該鉗位電晶體在該些功率軌線之間形成電流路徑。例如，該觸發電路可為 該保護模組的感測電路，如第2a至2b圖所述。還可提供其他類型的觸發電路。
在正常的操作狀況下，該些二極體被反向偏置。另外，該鉗位元電路無效。由於該些二極體反向偏置，該焊墊的信號不受影響，進而使該單元能夠操作於正常狀況下。
在一實施例中，ESD事件使D1或D2正向偏置，形成至該些功率軌線的其中一功率軌線的電流路徑。對於負脈衝ESD事件，D2正向偏置且D1反向偏置。其形成至VSS的電流路徑327，以消散ESD電流。對於正脈衝ESD事件，D2反向偏置且D1正向偏置。另外，由於ESD事件期間該鉗位元電路被啟動，因此在該些功率軌線之間形成經過該鉗位元電路的電流路徑。這樣形成經VDD至VSS的電流路徑326，以消散ESD電流。
第3d圖顯示ESD保護電路390的另一實施例。該ESD保護電路類似第3c圖的基於軌線的ESD保護電路。因此，共同的元件可能不作描述或詳細描述。該ESD保護電路耦接至該第一及第二功率軌線102、104以及焊墊110。在一實施例中，該ESD保護電路包括第一及第二二極體對314、316。該第一及第二二極體對並聯耦接於該第一及第二功率軌線之間。該第一及第二二極體對還耦接至該焊墊110。
在一實施例中，該第一二極體對具有串聯耦接於該些功率軌線之間的第一二極體(D1)320及第二二 極體(D2)330。D1的陰極C1耦接至該第一功率軌線(VDD)且D2的陽極A2耦接至該第二功率軌線(VSS)。D1的陽極A1及D2的陰極C2共同耦接至該焊墊。類似地，該第二二極體對具有串聯耦接於該些功率軌線之間的第一二極體(D3)340及第二二極體(D4)350。D3的陰極C3耦接至該第一功率軌線(VDD)且D4的陽極A4耦接至該第二功率軌線(VSS)。D3的陽極A3及D4的陰極C4共同耦接至該焊墊。電阻(Rsec)370耦接於D1及D2的共同端子與D3及D4的共同端子之間。該電阻例如可由多晶矽形成。在一實施例中，該電阻可由非矽化矽形成。
在一實施例中，提供鉗位元電路375。該鉗位元電路耦接於該第一及第二功率軌線之間。正常狀況下該鉗位元電路無效。當該鉗位由ESD事件啟動時，在該些功率軌線之間形成電流路徑。該鉗位元電路可由ESD觸發電路控制。例如，該觸發電路在正常狀況下產生無效觸發輸出，且當ESD事件發生時產生有效觸發輸出信號。
在正常的操作狀況下，該ESD保護電路的二極體被反向偏置。另外，該鉗位元電路無效。由於該些二極體被反向偏置，該焊墊的信號不受影響，進而能夠使該單元工作於正常狀況下。
在一實施例中，ESD事件使D1及D3或D2及D4正向偏置，形成至該些功率軌線的其中一功率軌線的電流路徑。對於負脈衝ESD事件，D2及D4正向偏置且D1及D3反向偏置。其形成至VSS的電流路徑327及329以消 散ESD電流。對於正脈衝ESD事件，D2及D4反向偏置且D1及D3正向偏置。而且，由於ESD事件期間該鉗位元電路被啟動，因此在該些功率軌線之間形成經過該鉗位元電路的電流路徑。這樣形成經VDD至VSS的第一及第二電流路徑326、328，以消散ESD電流。在該第二電流路徑中，流經Rsec的電流產生電壓降VRsec。該電壓降將該風險電晶體的輸入電壓鉗位於VRsec。
本發明可以其他具體形式實施而不背離本發明的精神或基本特徵。因此，上述實施例僅為說明性質，而非限制本發明。本發明的範圍由所附申請專利範圍表示，而非上述說明，在申請專利範圍之等同的意義及範圍內的全部變更都意圖包含於此。
100‧‧‧裝置
102‧‧‧第一功率軌線
104‧‧‧第二功率軌線
110‧‧‧焊墊
120‧‧‧內部電路或單元
130‧‧‧第一電晶體
134、164‧‧‧輸入
136、166‧‧‧輸出
140‧‧‧第二電晶體
150‧‧‧閘極介電質保護模組
156‧‧‧保護輸出
160‧‧‧偏置電路
170‧‧‧ESD感測電路
176‧‧‧感測輸出

Claims (20)

  1. 一種半導體裝置，包括：輸入/輸出(I/O)墊；以及內部電路、閘極介電質保護模組和ESD保護電路，以及其中該內部電路、該閘極介電質保護模組和該ESD保護電路係單獨且不同的電路，以及其中該內部電路係耦接於為高功率軌線之第一功率軌線和為接地軌線之第二功率軌線之間，以及該內部電路係耦接至該I/O墊，該內部電路包括第一電晶體，該第一電晶體係具有電晶體本體和閘極之風險電晶體，該閘極包括在閘極介電質之上的閘電極，其中，沒有ESD事件時，該風險電晶體在正常操作偏置電壓下正常工作，而在ESD事件時，該風險電晶體易受損且需要保護，該閘極介電質保護模組係耦接至該風險電晶體的該電晶體本體，在ESD事件時，保護該內部電路的該風險電晶體的該閘極介電質，其中，該閘極介電質保護模組於啟動時提供保護偏置至該風險電晶體的該電晶體本體，以將該風險電晶體的該閘極與該風險電晶體的基板之間的電壓差VDIFF降至低於該風險電晶體的該閘極介電質的擊穿電壓VBD，以及該ESD保護電路係在沒有ESD事件時關閉，且提供從該第一功率軌線至該接地軌線的電流路徑，以在ESD事件時消散ESD電流。
  2. 如申請專利範圍第1項所述之半導體裝置，其中：該ESD保護電路係耦接至I/O墊，以及其中該ESD保護電路包括具有汲極端子耦接至該I/O墊以及源極端子和閘極端子共同耦接至該地軌線之至少一個接地閘n型MOS電晶體。
  3. 如申請專利範圍第2項所述之半導體裝置，其中，該閘極介電質保護模組向該風險電晶體的該電晶體本體提供該保護偏置，以增加基板電壓VSUB，進而將VDIFF降至低於VBD至少5%。
  4. 如申請專利範圍第1項所述之半導體裝置，其中，該閘極介電質保護模組提供該保護偏置，以增加基板電壓VSUB，進而將VDIFF降至低於VBD。
  5. 如申請專利範圍第1項所述之半導體裝置，其中，該閘極介電質保護模組提供該保護偏置，以將VDIFF降至低於VBD至少5%。
  6. 如申請專利範圍第1項所述之半導體裝置，其中，該閘極保護模組包括：感測電路，以偵測ESD事件；以及偏置電路，耦接至該風險電晶體，其中，該感測電路和該偏置電路係於該第一與第二功率軌線之間並聯耦接，該感測電路包括耦接至該偏置電路的偏置輸入之感測輸出，當偵測到ESD事件時，該感測電路啟動該偏置電路，以提供該保護偏置。
  7. 如申請專利範圍第6項所述之半導體裝置，其中，該 感測電路包括：感測電阻，與感測電容串聯耦接於該第一及第二功率軌線之間，其中，該感測電阻耦接至該第一功率軌線且該感測電容耦接至該第二功率軌線；以及該感測電路輸出，耦接至該偏置電路，該感測電路輸出設於該感測電阻與感測電容的共同端子之間，其中，當未偵測到ESD事件時，該感測電路於該感測電路輸出產生無效感測輸出信號，而當偵測到ESD事件時，該感測電路產生有效感測輸出信號以啟動該偏置電路。
  8. 如申請專利範圍第7項所述之半導體裝置，其中，該偏置電路包括：第一及第二電晶體，串聯耦接於該第一及第二功率軌線之間，該第一電晶體的第一端子耦接至該第一功率軌線且該第二電晶體的第一端子耦接至該第二功率軌線；該偏置輸入，耦接至該第一及第二電晶體的閘極；以及偏置輸出，耦接至該第一及第二電晶體的共同第二端子和至該風險電晶體之該電晶體本體。
  9. 如申請專利範圍第8項所述之半導體裝置，其中：該第一偏置電晶體為p型電晶體；該第二偏置電晶體為n型電晶體；以及當啟動該保護電路時，開啟該第一偏置電晶體並 關閉該第二偏置電晶體，以使電流自該第一功率軌線經該第一電晶體流至該偏置輸出。
  10. 如申請專利範圍第9項所述之半導體裝置，其中，該偏置輸出的該電流流至該風險電晶體的本體，以產生該保護偏置，進而降低VDIFF。
  11. 如申請專利範圍第9項所述之半導體裝置，包括：偏置輸出電阻，耦接至該偏置輸出與該第二功率軌線，其中，該偏置輸出的該電流流經該電阻，以產生該保護偏置，進而降低VDIFF。
  12. 如申請專利範圍第6項所述之半導體裝置，其中：該內部電路係包括第二電晶體之反相器，該第二電晶體與該風險電晶體串聯耦接於第一及第二軌線之間，該第二電晶體的第一端子耦接至該第一軌線且該風險電晶體的第一端子耦接至該第二軌線；該內部電路包括耦接該I/O墊至該第二電晶體的閘極之反相器輸入和該風險電晶體；以及該內部電路包括耦接至該第二電晶體和該風險電晶體之共同第二端子之反相器輸出。
  13. 如申請專利範圍第12項所述之半導體裝置，其中：該第二電晶體為p型電晶體；以及該風險電晶體為n型電晶體。
  14. 如申請專利範圍第6項所述之半導體裝置，包括基於軌線的ESD保護電路，係耦接至該風險電晶體。
  15. 如申請專利範圍第6項所述之半導體裝置，包括基於 焊墊的ESD保護電路，係耦接至該風險電晶體。
  16. 如申請專利範圍第6項所述之半導體裝置，其中，該ESD保護電路係耦接至該I/O墊，以及其中該ESD保護電路包括至少一個串聯耦接於該第一與第二功率軌線之間之二極體對。
  17. 一種形成半導體裝置的方法，包括：形成輸入/輸出(I/O)墊，形成內部電路、閘極介電質保護模組和ESD保護電路，其中，該內部電路、該閘極介電質和該ESD保護電路係單獨且不同的電路，以及其中該內部電路耦接於為高功率軌線之第一功率軌線和為接地軌線之第二功率軌線之間，以及該內部電路係耦接至該I/O墊，其中，形成該內部電路包括形成第一電晶體，該第一電晶體係具有電晶體本體和閘極之風險電晶體，該閘極包括在閘極介電質之上的閘電極，其中，沒有ESD事件時，該風險電晶體在正常偏置電壓下正常工作，而在ESD事件時，該風險電晶體易受損且需要保護，該閘極介電質保護模組係耦接至該風險電晶體的該電晶體本體，其中，在ESD事件時，該閘極介電質保護模組保護該內部電路的該風險電晶體的該閘極介電質，以及該保護模組於啟動時提供保護偏置至該風險電晶體的該電晶體本體，以將該風險電晶體的該閘極與該風險電晶體的基板之間的電壓差VDIFF降至低於該風險電晶體的該閘極介電質的擊穿電壓VBD，以及， 該ESD保護電路係在沒有ESD事件時關閉，以及提供從該第一功率軌線至該接地軌線的電流路徑，以在ESD事件時消散ESD電流。
  18. 如申請專利範圍第17項所述之方法，其中，該閘極介電質保護模組向該風險電晶體的該電晶體本體提供該保護偏置，以增加基板電壓VSUB，進而將VDIFF降至低於VBD至少5%。
  19. 如申請專利範圍第17項所述之方法，其中，該閘極介電質保護模組提供該保護偏置，以增加基板電壓VSUB，進而將VDIFF降至低於VBD。
  20. 一種保護閘極介電質的方法，包括：提供內部電路和保護模組，其中，該內部電路和該保護模組係單獨且不同的電路且不是ESD保護電路的部分，其中，該內部電路包括第一電晶體，該第一電晶體係具有電晶體本體和閘極之風險電晶體，該閘極包括要保護之閘極介電質之上的閘電極，其中，沒有ESD事件時，該風險電晶體在正常操作偏置電壓下正常工作，而在ESD事件時，該風險電晶體易受損且需要保護，該保護模組係耦接至該風險電晶體的該電晶體本體，在ESD事件時，該保護模組保護該內部電路的該風險電晶體，以及啟動該保護模組以提供保護偏置至該風險電晶體的該電晶體本體，進而將該風險電晶體的閘極與該風 險電晶體的基板之間的電壓差VDIFF降至低於該風險電晶體的閘極介電質的擊穿電壓VBD，以及啟動該ESD保護電路以傳導從第一功率軌線至接地軌線的電流，以在ESD事件時消散ESD電流。
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