KR20220041367A - 정전기 보호 회로, 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 발명은 정전기 보호 회로, 및 이를 포함하는 반도체 장치를 개시한다. 정전기 보호 회로는 제1 단자에 연결된 애노드 및 제2 단자에 연결된 캐소드를 가진 제1 다이오드, 제3 단자에 연결된 애노드 및 제1 단자에 연결된 캐소드를 가진 제2 다이오드, 제2 단자와 제1 노드 사이에 연결된 저항, 제1 노드와 제3 단자 사이에 연결된 캐패시터, 제1 노드와 제2 노드 사이에 연결되어 제1 노드의 신호를 반전하여 제2 노드로 반전된 신호를 발생하는 인버터, 제2 단자와 제3 단자 사이에 연결되고 제2 노드의 반전된 신호에 응답하는 게이트 결합 트랜지스터, 제2 노드의 반전된 신호에 응답하여 제1 단자로부터 풀업 드라이버를 통하여 제2 단자로의 제1 누설 전류를 차단하는 제1 스위치, 및 제1 노드의 신호에 응답하여 제1 단자로부터 풀다운 드라이버를 통하여 제3 단자로의 제2 누설 전류를 차단하는 제2 스위치를 포함할 수 있다.

Description

정전기 보호 회로, 및 이를 포함하는 반도체 장치{ELECTROSTATIC PROTECTION CIRCUIT, AND SEMICONDUCTOR DEVICE HAVING THE SAME}
본 개시에 따른 실시예들은 정전기 보호 회로, 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 입력 및/또는 출력 단자들(예를 들면, 핀들, 볼들, 또는 패드들)에 정전기 보호 회로를 포함할 수 있다. 정전기 보호 회로는 외부로부터의 정전기에 의해서 순간적으로 매우 높은 전압이 인가되는 경우에 방전 경로를 통하여 정전기를 방전하여, 반도체 장치의 내부 회로의 손상, 예를 들면, MOS 트랜지스터의 게이트 절연막 파괴 또는 접합 스파이킹(junction spiking) 등을 방지할 수 있다.
정전기 보호 회로는 일반적으로 다이오드들로 구성될 수 있고, 정전기 방전 속도를 개선하면서 내부 회로의 손상을 방지하기 위하여 다이오드들의 크기를 크게 하면, 입력 및/또는 출력 단자들의 입출력 캐패시턴스가 증가되어 반도체 장치의 정상 동작 시의 동작 속도가 저하될 수 있다.
본 개시에 따른 실시예들의 과제는 다이오드들의 크기를 적절하게 유지하면서 내부 회로의 손상 없이 정전기를 방전할 수 있는 정전기 보호 회로 및 이를 포함하는 반도체 장치를 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 정전기 보호 회로는 제1 단자에 연결된 애노드 및 제2 단자에 연결된 캐소드를 가진 제1 다이오드; 제3 단자에 연결된 애노드 및 상기 제1 단자에 연결된 캐소드를 가진 제2 다이오드; 상기 제2 단자와 제1 노드 사이에 연결된 저항; 상기 제1 노드와 상기 제3 단자 사이에 연결된 캐패시터; 상기 제1 노드와 제2 노드 사이에 연결되어 상기 제1 노드의 신호를 반전하여 상기 제2 노드로 반전된 신호를 발생하는 인버터; 상기 제2 단자와 상기 제3 단자 사이에 연결되고 상기 제2 노드의 상기 반전된 신호에 응답하는 게이트 결합 트랜지스터; 상기 제2 노드의 상기 반전된 신호에 응답하여 상기 제1 단자로부터 풀업 드라이버를 통하여 상기 제2 단자로의 제1 누설 전류를 차단하는 제1 스위치; 및 상기 제1 노드의 상기 신호에 응답하여 상기 제1 단자로부터 풀다운 드라이버를 통하여 상기 제3 단자로의 제2 누설 전류를 차단하는 제2 스위치를 포함할 수 있다.
본 개시에 따른 실시예들의 반도체 장치는 제1 단자와 제2 단자 사이에 연결된 풀업 드라이버, 및 상기 제1 단자와 제3 단자 사이에 연결된 풀다운 드라이버를 포함하는 출력 드라이버; 및 상기 제1 단자에 연결된 애노드 및 상기 제2 단자에 연결된 캐소드를 가진 제1 다이오드, 상기 제3 단자에 연결된 애노드 및 상기 제1 단자에 연결된 캐소드를 가진 제2 다이오드, 상기 제2 단자와 제1 노드 사이에 연결된 저항, 상기 제1 노드와 상기 제3 단자 사이에 연결된 캐패시터, 상기 제1 노드와 제2 노드 사이에 연결되어 상기 제1 노드의 신호를 반전하여 상기 제2 노드로 반전된 신호를 발생하는 인버터, 상기 제2 단자와 상기 제3 단자 사이에 연결되고 상기 제2 노드의 상기 반전된 신호에 응답하는 게이트 결합 트랜지스터, 상기 풀업 드라이버의 기판과 상기 제2 단자 사이에 연결되고, 상기 제2 노드의 상기 반전된 신호에 응답하여 상기 제1 단자로부터 상기 풀업 드라이버의 상기 기판을 통하여 상기 제2 단자로의 제1 누설 전류를 차단하는 제1 스위치, 및 상기 풀다운 드라이버의 기판과 상기 제3 단자 사이에 연결되고, 상기 제1 노드의 상기 신호에 응답하여 상기 제1 단자로부터 상기 풀다운 드라이버의 상기 기판을 통하여 상기 제3 단자로의 제2 누설 전류를 차단하는 제2 스위치를 포함하는 정전기 보호 회로를 포함할 수 있다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 클럭신호에 응답하여 반전 칩 선택신호 및 명령/어드레스에 포함된 명령 신호를 디코딩하여 액티브 명령, 리드 명령, 및 임피던스 조절 명령을 발생하고, 상기 액티브 명령과 함께 상기 명령/어드레스에 포함된 어드레스 신호를 로우 어드레스로 발생하고, 상기 리드 명령과 함께 상기 어드레스 신호를 컬럼 어드레스로 발생하는 명령 및 어드레스 발생기; 상기 로우 어드레스를 디코딩하여 워드라인 선택신호들을 발생하는 로우 디코더; 상기 컬럼 어드레스를 디코딩하여 컬럼 선택신호들을 발생하는 컬럼 디코더; 상기 워드라인 선택신호들 및 상기 컬럼 선택신호들에 응답하여 선택된 복수개의 메모리 셀들로부터 데이터를 출력하는 메모리 셀 어레이; 상기 데이터를 입력하여 리드 데이터를 발생하는 데이터 리드 경로부; 상기 리드 명령이 발생되면, 상기 리드 데이터에 응답하여 드라이버 제어 코드 중 소정 비트를 소정 비트의 풀업 데이터로 발생하거나, 나머지 소정 비트를 소정 비트의 풀다운 데이터로 발생하는 프리 드라이버; 및 전원전압 단자와 접지전압 단자 사이에 연결되고, 상기 리드 명령이 발생되면, 상기 소정 비트의 풀업 데이터에 응답하여 데이터 단자로 출력 데이터를 발생하거나, 상기 소정 비트의 풀다운 데이터에 응답하여 상기 데이터 단자로 상기 출력 데이터를 발생하고, 정전기가 유입되면 정전기 방전 동작을 수행하는 메인 드라이버 및 정전기 보호 회로를 포함하고, 상기 메인 드라이버 및 정전기 보호 회로는 상기 데이터 단자와 상기 전원전압 단자 사이에 연결된 풀업 드라이버, 및 상기 데이터 단자와 상기 접지전압 단자 사이에 연결된 풀다운 드라이버를 포함하는 메인 드라이버; 및 상기 데이터 단자에 연결된 애노드 및 상기 전원전압 단자에 연결된 캐소드를 가진 제1 다이오드, 상기 접지전압 단자에 연결된 애노드 및 상기 데이터 단자에 연결된 캐소드를 가진 제2 다이오드, 상기 전원전압 단자와 제1 노드 사이에 연결된 저항, 상기 제1 노드와 상기 접지전압 단자 사이에 연결된 캐패시터, 상기 제1 노드와 제2 노드 사이에 연결되어 제1 노드의 신호를 반전하여 상기 제2 노드로 반전된 신호를 발생하는 인버터, 상기 전원전압 단자와 상기 접지전압 단자 사이에 연결되고 상기 제2 노드의 상기 반전된 신호에 응답하는 게이트 결합 트랜지스터, 상기 풀업 드라이버의 기판과 상기 전원전압 단자 사이에 연결되고, 상기 제2 노드의 상기 반전된 신호에 응답하여 상기 데이터 단자로부터 상기 풀업 드라이버의 기판을 통하여 상기 전원전압 단자로의 제1 누설 전류를 차단하는 제1 스위치, 및 상기 풀다운 드라이버의 기판과 상기 접지전압 단자 사이에 연결되고, 상기 제1 노드의 상기 신호에 응답하여 상기 데이터 단자로부터 상기 풀다운 드라이버의 기판을 통하여 상기 접지전압 단자로의 제2 누설 전류를 차단하는 제2 스위치를 포함하는 정전기 보호 회로를 포함할 수 있다.
본 개시에 따른 실시예들에 따르면, 정전기 보호 회로 및 이를 포함하는 반도체 장치는 다이오드들의 크기를 적절하게 유지하면서 내부 회로의 손상 없이 정전기 방전 전류를 안정적으로 방전할 수 있다. 따라서, 정전기 보호 회로를 포함하는 반도체 장치의 신뢰성이 개선될 수 있다.
도 1은 본 개시의 실시예에 따른 듀티 조절 회로의 구성을 나타내는 블록도이다.
도 2는 본 개시의 실시예에 따른 정전기 방전 테스트 시스템을 도시하는 도면이다.
도 3은 본 개시의 실시예에 따른 정전기 방전 테스터(200)로부터 반도체 장치(100)로 인가되는 정전기 방전 전류의 시간에 따른 전류의 변화를 나타내는 파형이다.
도 4a 및 도 4b는 본 개시의 실시예에 따른 정전기 방전 회로의 정전기 방전 경로를 나타내는 도면들이다.
도 5a 및 도 5b는 본 개시의 실시예에 따른 정전기 방전 회로의 일부의 구조를 나타내는 도면들이다.
도 6은 본 개시의 실시예에 따른 정전기 보호 회로를 포함하는 반도체 장치의 구성을 나타내는 도면이다.
도 7은 본 개시에 따른 실시예의 반도체 메모리 장치를 나타내는 블록도이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 정전기 보호 회로, 및 이를 포함하는 반도체 장치를 설명하면 다음과 같다.
도 1은 본 개시의 실시예에 따른 정전기 보호 회로를 포함하는 반도체 장치의 구성을 나타내는 도면으로, 반도체 장치(100)는 내부 로직부(10), 출력 드라이버(12), 정전기 보호 회로(14), 전원전압 단자(VDDQP), 데이터 단자(DQP), 및 접지전압 단자(VSSQP)를 포함할 수 있다.
도 1에서, 내부 로직부(10)는 출력 데이터(DO)를 수신하여 풀업 데이터(pud) 및 풀다운 데이터(pud)를 발생할 수 있다.
출력 드라이버(12)는 전원전압 단자(VDDQP)와 데이터 단자(DQP) 사이에 연결되고, 풀업 데이터(pud)에 응답하여 데이터 단자(DQP)로 “하이”레벨의 신호를 발생하는 풀업 드라이버, 및 데이터 단자(DQP)와 접지전압 단자(VSSQP) 사이에 연결되고, 풀다운 데이터(pdd)에 응답하여 데이터 단자(DQP)로 “로우”레벨의 신호를 발생하는 풀다운 드라이버를 포함할 수 있다. 풀업 드라이버는 전원전압 단자(VDDQP)에 연결된 소스, 데이터 단자(DQP)에 연결된 드레인, 및 풀업 데이터(pud)가 인가되는 게이트를 가진 풀업 트랜지스터인 제1 PMOS트랜지스터(P1)이고, 풀다운 드라이버는 데이터 단자(DQP)에 연결된 드레인, 접지전압 단자(VSSQP)에 연결된 소스, 및 풀다운 데이터(pdd)가 인가되는 게이트를 가진 풀다운 트랜지스터인 제1 NMOS트랜지스터(N1)일 수 있다.
정전기 보호 회로(14)는 전원전압 단자(VDDQP)에 연결된 캐소드 및 데이터 단자(DQP)에 연결된 애노드를 가진 제1 다이오드(D1), 데이터 단자(DQP)에 연결된 캐소드 및 접지전압 단자(VSSQP)에 연결된 애노드를 가진 제2 다이오드(D2), 전원전압 단자(VDDQP)와 접지전압 단자(VSSQP) 사이에 직렬 연결된 저항(R) 및 캐패시터(C), 저항(R)과 캐패시터(C) 사이의 제1 노드(nd1)와 제2 노드(nd2) 사이에 연결된 인버터(I), 전원전압 단자(VDDQP)와 접지전압 단자(VSSQP) 사이에 연결된 드레인 및 소스와 제2 노드(nd2)에 연결된 게이트를 가진 게이트 결합 NMOS트랜지스터(GCN), 데이터 패드(DQP)로 정전기 방전 전류가 유입되면 제2 노드(nd2)의 레벨에 응답하여 데이터 패드(DQP)로부터 풀업 드라이버(예를 들면, 제1 PMOS트랜지스터(P1))의 기판을 통하여 전원전압 단자(VDDQP)로 흐를 수 있는 제1 누설 전류를 차단하기 위한 제1 스위치, 및 데이터 패드(DQP)로 정전기 방전 전류가 유입되면 제1 노드(nd1)의 레벨에 응답하여 데이터 패드(DQP)로부터 풀다운 드라이버(예를 들면, 제1 NMOS트랜지스터(N1))의 기판을 통하여 접지전압 단자(VSSQP)로 흐를 수 있는 제2 누설 전류를 차단하기 위한 제2 스위치를 포함할 수 있다. 일 예로서, 제1 스위치는 전원전압 단자(VDDQP)에 연결된 소스와 기판, 제1 PMOS트랜지스터(P1)의 기판에 연결된 드레인, 및 제2 노드(nd2)에 연결된 게이트를 가진 제2 PMOS트랜지스터(P2)이고, 제2 스위치는 접지전압 단자(VSSQP)에 연결된 소스와 기판, 제1 NMOS트랜지스터(N1)의 기판에 연결된 드레인, 및 제1 노드(nd1)에 연결된 게이트를 가진 제2 NMOS트랜지스터(N2)일 수 있다. 제1 다이오드(D1), 제2 다이오드(D2), 및 게이트 결합 NMOS트랜지스터(GCN)는 크기는 제1 NMOS트랜지스터(N1) 및 제1 PMOS트랜지스터(P1)의 크기 보다 크고, 제1 NMOS트랜지스터(N1) 및 제1 PMOS트랜지스터(P1)의 크기는 제2 NMOS트랜지스터(N2) 및 제2 PMOS트랜지스터(P2)의 크기 보다 클 수 있다.
도 1에 도시된 반도체 장치(100)의 정상 동작을 설명하면 다음과 같다.
정상 동작 시에 전원전압 단자(VDDQP)로 전원전압(VDDQ)이 인가되고, 접지전압 단자(VSSQP)로 접지전압(VSSQ)가 인가될 수 있다. 제1 다이오드(D1) 및 제2 다이오드(D2)는 역방향 바이어스가 될 수 있고, 저항(R)을 통하여 캐패시터(C)에 전하가 충전될 수 있다. 따라서, 제1 노드(nd1)로 “하이”레벨의 신호가 발생되고, 제2 NMOS트랜지스터(N2)가 온되어 제1 NMOS트랜지스터(N1)의 기판으로 접지전압(VSSQ)을 전송할 수 있다. 또한, 인버터(I)는 “하이”레벨의 신호를 반전하여 제2 노드(nd2)로 “로우”레벨의 신호를 발생하고, 제2 PMOS트랜지스터(P2)가 온되어 제1 PMOS트랜지스터(P1)의 기판으로 전원전압(VDDQ)을 전송할 수 있다. 게이트 결합 NMOS트랜지스터(GCN)는 제2 노드(nd2)의 “로우”레벨의 신호에 응답하여 오프될 수 있다. 따라서, 정전기 보호 회로(14)는 동작 하지 않을 수 있다.
이 상태에서, 내부 로직부(10)가 “하이”레벨의 출력 데이터(DO)를 수신하여, “로우”레벨의 풀업 데이터(pud) 및 풀다운 데이터(pdd)를 발생할 수 있다. 제1 PMOS트랜지스터(P1)는 “로우”레벨의 풀업 데이터(pud)에 응답하여 온되어, “하이”레벨의 데이터를 데이터 단자(DQP)로 발생하고, 제1 NMOS트랜지스터(N1)는 오프될 수 있다. 또한, 내부 로직부(10)는 “로우”레벨의 출력 데이터(DO)를 수신하여, “하이”레벨의 풀업 데이터(pud) 및 풀다운 데이터(pdd)를 발생할 수 있다. 이 경우, 제1 PMOS트래지스터(P1)는 오프되고, 제1 NMOS트랜지스터(N1)가 온되어 “로우”레벨의 데이터를 데이터 단자(DQP)로 발생할 수 있다.
다음으로, 도 1에 도시된 반도체 장치(100)의 정전기 방전 동작을 설명하면 다음과 같다.
도 2는 본 개시의 실시예에 따른 정전기 방전 테스트 시스템을 도시하는 도면으로, 정전기 방전 테스트 시스템(300)은 정전기 방전 테스터(200) 및 반도체 장치(100)를 포함할 수 있다. 정전기 방전 테스터(200)는 테스트 전압 발생기(TVG)(20), 스위치(TSW), 저항들(TR1, TR2), 및 캐패시터(TC)를 포함할 수 있다.
도 1 내지 도 2를 참조하면, 정전기 방전 테스트 모드 시에, 정전기 방전 테스터(200)는 스위치(TSW)가 저항(TR1)에 연결된 상태에서 테스트 전압 발생기(20)에 의해서 테스트 전압을 발생하여 저항(TR1)을 통하여 캐패시터(TC)에 전하를 충전할 수 있다. 다음으로, 정전기 방전 테스터(200)는 스위치(TSW)가 저항(TR2)에 연결된 상태에서 캐패시터(TC)에 충전된 전하, 즉, 양의 정전기 방전 전류를 저항(TR2)을 통하여 반도체 장치(100)의 하나의 단자(P1)로 인가할 수 있다. 정전기 방전 테스터(200)는 사람과 반도체 장치(100) 사이에 접촉 또는 마찰로 인해 발생할 수 있는 정전기를 시뮬레이션하는 양의 정전기 방전 전류를 발생할 수 있다.
도 3은 본 개시의 실시예에 따른 테스터 장치(200)로부터 반도체 장치(100)로 인가되는 양의 정전기 방전 전류의 시간에 따른 전류의 변화를 나타내는 파형으로서, 테스트 전압이 수 천 V인 경우에, 양의 정전기 방전 전류의 피크 전류(Ip)는 수 A이고, 정전기 방전 시간은 수백 ns일 수 있다. 또한, 양의 정전기 방전 전류는 짧은 상승 시간(tR), 예를 들면, 수 ns 내지 수십 ns의 상승 시간을 가지고 피크 전류(Ip)로 상승하는 과도 전류일 수 있다. 상승 시간(tR)은 정전기 방전 전류가 10%에서 90%까지 상승할 때까지의 시간일 수 있다.
도 4a는 반도체 장치(100)의 데이터 단자(DQP)로 양의 정전기 방전 전류가 유입되고 접지전압 단자(VSSQP)가 접지(GND)에 연결되고, 전원전압 단자(VDDQP)로 전압이 인가되지 않는 경우의 정전기 방전 동작을 설명하기 위한 도면이다.
도 4a를 참조하면, 제1 다이오드(D1)는 데이터 단자(DQP)와 전원전압 단자(VDDQP) 사이의 전압 차가 순방향 전압 이상이 되면 온되고, 제2 다이오드(D2)는 오프될 수 있다. 전원전압 단자(VDDQP)의 전압이 소정 전압, 예를 들면, 전원전압(VDD)이 될 때까지 저항(R)을 통하여 캐패시터(C)에 전하가 충전되고, 소정 전압을 크게 초과하면 전하가 방전될 수 있다. 제1 노드(nd1)에 “로우”레벨의 신호가 발생되어, 제2 NMOS트랜지스터(N2)가 오프될 수 있다. 인버터(I)는 “로우”레벨의 신호를 반전하여 제2 노드(nd2)로 “하이”레벨의 신호를 발생하고, 제2 PMOS트랜지스터(P2)는 오프되고 게이트 결합 NMOS트랜지스터(GCN)는 온될 수 있다. 이 때, 게이트 결합 NMOS트랜지스터(GCN)이 온되는 시간은 저항(R)과 캐패시터(C)의 값들에 따른 RC 시정수에 의해 설정될 수 있다. 제2 PMOS트랜지스터(P2)가 오프되어, 데이터 단자(DQP)로부터 제1 PMOS트랜지스터(P1)의 기판을 통하여 전원전압 단자(VDDQP)로 흐를 수 있는 제1 누설 전류(lc1)가 차단되고, 제2 NMOS트랜지스터(N2)가 오프되어, 데이터 단자(DQP)로부터 제1 NMOS트랜지스터(N1)의 기판을 통하여 접지전압 단자(VSSQP)로 흐를 수 있는 제2 누설 전류(lc2)가 차단될 수 있다. 따라서, 양의 정전기 방전 전류는 제1 다이오드(D1) 및 게이트 결합 NMOS트랜지스터(GCN)를 통하여 접지전압 단자(VSSQP)로 흐를 수 있다. 즉, 도 4a에 도시된 것과 같은 정상적인 정전기 방전 경로(path1)를 통하여 양의 정전기 방전 전류가 흐를 수 있다.
다음으로, 도 4b는 반도체 장치(100)의 데이터 단자(DQP)로 양의 정전기 방전 전류가 유입되고 전원전압 단자(VDDQP)가 접지(GND)에 연결되고, 접지전압 단자(VSSQP)로 전압이 인가되지 않는 경우의 정전기 방전 동작을 설명하기 위한 도면이다.
도 4b를 참조하면, 제2 다이오드(D2)는 데이터 단자(DQP)와 접지전압 단자(VSSQP) 사이의 전압 차가 역방향 전압 이상이 되면 온되고, 제1 다이오드(D1)는 오프될 수 있다. 이 후의 동작은 상술한 도 4a를 참조하여 설명된 것과 동일하게 수행될 수 있다. 따라서, 양의 정전기 방전 전류는 제2 다이오드(D2) 및 게이트 결합 NMOS트랜지스터(GCN)를 통하여 전원전압 단자(VDDQP)로 흐를 수 있다. 즉, 도 4b에 도시된 것과 같은 정상적인 정전기 방전 경로(path2)를 통하여 양의 정전기 방전 전류가 흐를 수 있다.
도 5a는 본 개시의 실시예에 따른 제1 PMOS트랜지스터(P1) 및 제2 PMOS트랜지스터(P2)의 구조를 나타내는 도면으로, 제1 PMOS트랜지스터(P1)는 P형 바디(PBODY) 내에 형성된 N형 기판(또는 웰)(NSUB1), N형 기판(NSUB1) 내에 형성된 P형 소스(S1) 및 P형 드레인(D1), 및 P형 소스(S1)와 P형 드레인(D1) 사이의 N형 기판(NSUB1)의 상부에 형성된 게이트(G1)를 포함하고, 제2 PMOS트랜지스터(P2)는 P형 바디(PBODY) 내에 형성된 N형 기판(또는 웰)(SUB2), N형 기판(NSUB2) 내에 형성된 P형 소스(S2) 및 P형 드레인(D2), 및 P형 소스(S2)와 P형 드레인(D2) 사이의 N형 기판(NSUB2)의 상부에 형성된 게이트(G2)를 포함할 수 있다. 그리고, 제1 PMOS트랜지스터(P1)의 드레인(D1)이 데이터 단자(DQP)에 연결되고, 제1 PMOS트랜지스터(P1)의 소스(S1)와 제2 PMOS트랜지스터의 소스(S2) 및 N형 기판(SUB2)이 전원전압 단자(VDDQP)에 연결될 수 있다. 제2 PMOS트랜지스터(P2)의 크기는 제1 PMOS트랜지스터(P1)의 크기 보다 작을 수 있다.
도 4a, 도 4b, 및 도 5a를 참조하면, 정전기 방전 동작 시에 제2 PMOS트랜지스터(P2)가 오프되면 제1 PMOS트랜지스터(P1)의 N형 기판(NSUB1)이 전원전압 단자(VDDQP)에 연결되지 않을 수 있다. 이에 따라, 데이터 단자(DQP)와 전원전압 단자(VDDQP) 사이에 전압 차이가 증가하더라도, 예를 들면, 순방향 전압 이상이 되더라도, 제1 PMOS트랜지스터(P1)의 드레인(D1)과 N형 기판(NSUB1) 사이에 형성된 기생 PN 다이오드(미도시)가 온되지 않을 수 있다. 따라서, 제1 누설 전류(lc1)가 흐르지 않을 수 있다. 결과적으로, 제1 누설 전류(lc1)가 차단되어 정전기 방전 전류의 레벨 감소, 예를 들면, 도 3의 피크 전류(Ip)의 레벨 저하가 방지될 수 있다. 그러나, 정전기 보호 회로(14)에서 제2 PMOS트랜지스터(P2)가 제외되고 제1 PMOS트랜지스터(P1)의 N형 기판(NSUB1)이 전원전압 단자(VDDQP)에 직접 연결되면 기생 PN 다이오드(미도시)가 온되어 드레인 접합 스파이킹이 유발되어, 제1 PMOS트랜지스터(P1)가 손상될 수 있다.
도 5b는 본 개시의 실시예에 따른 제1 NMOS트랜지스터(N1) 및 제2 NMOS트랜지스터(N2)의 구조를 나타내는 도면으로, 제1 NMOS트랜지스터(N1)는 N형 바디(NBODY) 내에 형성된 P형 기판(또는 웰)(PSUB1), P형 기판(PSUB1) 내에 형성된 N형 소스(S1) 및 N형 드레인(D1), 및 N형 소스(S1)와 N형 드레인(D1) 사이의 P형 기판(PSUB1)의 상부에 형성된 게이트(G1)를 포함하고, 제2 NMOS트랜지스터(N2)는 N형 바디(NBODY) 내에 형성된 P형 기판(또는 웰)(PSUB2), P형 기판(PSUB2) 내에 형성된 N형 소스(S2) 및 N형 드레인(D2), 및 N형 소스(S2)와 N형 드레인(D2) 사이의 P형 기판(PSUB2)의 상부에 형성된 게이트(G2)를 포함할 수 있다. 그리고, 제1 NMOS트랜지스터(P1)이 드레인(D1)이 데이터 단자(DQP)에 연결되고, 제1 NMOS트랜지스터(N1)의 소스(S1)와 제2 NMOS트랜지스터(N2)의 소스(S2) 및 P형 기판(PSUB2)이 접지전압 단자(VSSQP)에 연결될 수 있다. 제2 NMOS트랜지스터(N2)의 크기는 제1 NMOS트랜지스터(N1)의 크기 보다 작을 수 있다.
도 4a, 도 4b, 및 도 5b를 참조하면, 정전기 방전 동작 시에 제2 NMOS트랜지스터(N2)가 오프되어 제1 NMOS트랜지스터(N1)의 P형 기판(PSUB1)이 접지전압 단자(VSSQP)에 연결되지 않을 수 있다. 이에 따라, 데이터 단자(DQP)와 접지전압 단자(VSSQP) 사이에 전압 차이가 크게 증가하더라도, 예를 들면, 역방향 전압 이상이 되더라도, 제1 NMOS트랜지스터(N1)의 드레인(D1)과 P형 기판(PSUB1) 사이의 기생 PN 다이오드(미도시)가 오프되어 누설 전류가 발생하지 않게 되고 이에 따라 제1 NMOS트랜지스터(N1)의 P형 기판(PSUB1)과 소스(S1) 사이의 기생 PN 다이오드(미도시) 또한 오프될 수 있다. 따라서, 제1 NMOS트랜지스터(N1)의 기생 NPN 트랜지스터(미도시)가 온되지 않아 제2 누설 전류(lc2)가 흐르지 않을 수 있다. 결과적으로, 제2 누설 전류(lc2)가 차단되어 정전기 방전 전류의 레벨 감소, 예를 들면, 도 3의 피크 전류(Ip)의 레벨 저하가 방지될 수 있다. 그러나, 정전기 보호 회로(14)에서 제2 NMOS트랜지스터(N2)가 제외되고 제1 NMOS트랜지스터(N1)의 기판(SUB1)이 접지전압 단자(VSSQP)에 직접 연결되면 기생 NPN 트랜지스터(미도시)가 온되어 드레인 접합 스파이킹이 유발되어, 제1 NMOS트랜지스터(N1)가 손상될 수 있다.
특히, 상술한 바와 같은 제1 누설 전류(lc1) 및 제2 누설 전류(lc2)는 제1 PMOS트랜지스터(P1)의 크기와 제1 NMOS트랜지스터(N1)의 크기가 제1 다이오드(D1) 또는 제2 다이오드(D2)의 크기 보다 상대적으로 작게 형성될 때 발생될 수 있으며, 이 경우, 제2 PMOS트랜지스터(P2) 및 제2 NMOS트랜지스터(N2)가 오프되어 제1 누설 전류(lc1) 및 제2 누설 전류(lc2)가 차단될 수 있다.
도 6은 본 개시의 실시예에 따른 정전기 보호 회로를 포함하는 반도체 장치의 구성을 나타내는 도면으로, 반도체 장치(100')는 내부 로직부(10'), 출력 드라이버(12'), 정전기 보호 회로(14'), 전원전압 단자(VDDQP), 데이터 단자(DQP), 및 접지전압 단자(VSSQP)를 포함할 수 있다.
도 6에 도시된 블록들 각각의 구성 및 동작을 설명하면 다음과 같다.
내부 로직부(10')는 출력 데이터(DO)와 풀업 제어 코드(PUC)를 조합하여 i비트 풀업 데이터(puc1 ~ puci)를 발생하고, 출력 데이터(DO)와 풀다운 제어 코드(PDC)를 조합하여 i비트 풀다운 데이터(pdc1 ~ pdci)를 발생할 수 있다. 풀업 제어 코드(PUC)는 풀업 임피던스를 조절하기 위한 코드이고, 풀다운 제어 코드(PDC)는 풀다운 임피던스를 조절하기 위한 코드이다.
출력 드라이버(12')는 전원전압 단자(VDDQP)와 데이터 단자(DQP) 사이에 병렬로 연결되고 i비트 풀업 데이터(pud1 ~ pudi)의 각 비트가 인가되는 게이트를 가진 i개의 제1 PMOS트랜지스터들(P11 ~ P1i), 및 데이터 단자(DQP)와 접지전압 단자(VSSQP) 사이에 병렬로 연결되고 i비트 풀다운 데이터(pdc1 ~ pdci)의 각 비트가 인가되는 i개의 제1 NMOS트랜지스터(N11 ~ N1i)를 포함할 수 있다. i개의 제1 PMOS트랜지스터들(P11 ~ P1i)은 서로 다른 크기를 가질 수 있고, i개의 제1 NMOS트랜지스터들(N11 ~ N1i)은 서로 다른 크기를 가질 수 있다. i개의 제1 PMOS트랜지스터들(P11 ~ P1i)이 풀업 드라이버를 구성하고, i개의 제1 NMOS트랜지스터들(N11 ~ N1i)이 풀다운 드라이버를 구성할 수 있다.
정전기 보호 회로(14')는 전원전압 단자(VDDQP)에 연결된 소스와 기판, i개의 제1 PMOS트랜지스터들(P11 ~ P1i) 각각의 기판에 연결된 드레인 및 제2 노드(nd2)에 연결된 게이트를 가진 i개의 제2 PMOS트랜지스터들(P21 ~ P2i)을 포함하는 제1 스위치, 및 접지전압 단자(VSSQP)에 연결된 소스와 기판, i개의 제1 NMOS트랜지스터들(N11 ~ N1i) 각각의 기판에 연결된 드레인 및 제1 노드(nd1)에 연결된 게이트를 가진 i개의 제2 NMOS트랜지스터들(N21 ~ N2i)를 포함하는 제2 스위치를 포함할 수 있다. 정전기 보호 회로(14')는 제1 스위치와 제2 스위치 이외의 구성은 도 1에 도시된 정전기 보호 회로(14)와 동일한 구성을 가질 수 있다.
상술한 실시예에서, i개의 제1 PMOS트랜지스터들(P11 ~ P1i)에 i개의 제2 PMOS트랜지스터들(P21 ~ P2i)가 각각 연결되고, i개의 제1 NMOS트랜지스터들(N11 ~ N1i)에 i개의 제2 NMOS트랜지스터들(N21 ~ N2i)가 각각 연결되는 구성을 도시하였다. 그러나, 도시된 것과 달리, i개의 제1 PMOS트랜지스터들(P11 ~ P1i) 중 상대적으로 크기가 작은 적어도 하나의 제1 PMOS트랜지스터에 적어도 하나의 제2 PMOS트랜지스터가 연결되고, i개의 제1 NMOS트랜지스터들(N11 ~ N1i) 중 상대적으로 크기가 작은 적어도 하나의 제1 NMOS트랜지스터에 적어도 하나의 제2 NMOS트랜지스터가 연결되도록 구성될 수 있다.
도 6에 도시된 반도체 장치(100')의 출력 드라이버(12') 및 정전기 보호 회로(14')의 동작은 상술한 도 1 내지 도 5b를 참조하여 설명된 출력 드라이버(12) 및 정전기 보호 회로(14)의 동작 설명을 참고로 하면 쉽게 이해될 수 있을 것이다.
도 7은 본 개시에 따른 실시예의 반도체 메모리 장치를 나타내는 블록도로서, 반도체 메모리 장치(500)는 내부 클럭신호 발생부(20), 명령 및 어드레스 발생부(22), 모드 설정 레지스터(24), 레이턴시 제어신호 발생부(26), 로우 어드레스 발생부(28), 컬럼 어드레스 발생부(30), 로우 디코더(32), 컬럼 디코더(34), 메모리 셀 어레이(36), 라이트 경로부(38), 리드 경로부(40), 입력 드라이버(42), 프리 드라이버(44), 메인 드라이버 및 정전기 보호 회로(46), 및 임피던스 제어부(48)를 포함할 수 있다. 추가적으로, 전원전압(VDDQ)이 인가되는 전원전압 단자(VDDQP), 데이터(DQ)가 입출력되는 데이터 단자(DQP) 및 접지전압(VSSQ)이 인가되는 접지전압 단자(VSSQP)를 포함할 수 있다.
도 7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
내부 클럭신호 발생부(20)는 클럭신호(CK)를 수신하여 내부 클럭신호(ICK)를 발생할 수 있다.
명령 및 어드레스 발생부(22)는 클럭신호(CK)에 응답하여 반전 칩 선택신호(CSB)와 명령 및 어드레스(CA)를 입력하여 반전 칩 선택신호(CSB)와 명령 및 어드레스(CA)에 포함된 명령 신호들을 디코딩하여 내부 명령을 발생하고, 내부 명령에 응답하여 명령 및 어드레스(CA)에 포함된 어드레스 신호들을 로우 어드레스(RA), 컬럼 어드레스(CA), 또는 모드 설정 코드(OPC)로 발생할 수 있다. 내부 명령은 액티브 명령(ACT), 라이트 명령(WR), 리드 명령(RD), 모드 설정 명령(MRS) 또는 임피던스 조절 명령(ZQC)일 수 있다. 명령 및 어드레스 발생부(22)는 액티브 명령(ACT)에 응답하여 로우 어드레스(RADD)를 발생하고, 라이트 명령(WR) 또는 리드 명령(RD)에 응답하여 컬럼 어드레스(CADD)를 발생하고, 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 발생할 수 있다.
모드 설정 레지스터(24)는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 입력하여 라이트 레이턴시(WL), 리드 레이턴시(RL), 및 버스트 길이(BL)를 설정할 수 있다.
레이턴시 제어신호 발생부(26)는 라이트 명령(WR)에 응답하여 라이트 제어신호(WLC)를 발생하고, 리드 명령(RD)에 응답하여 리드 제어신호(RLC)를 발생할 수 있다. 레이턴시 제어신호 발생부(26)는 라이트 명령(WR)이 발생되면, 내부 클럭신호(ICK) 및 라이트 레이턴시(WL)의 값을 이용하여 활성화되고 내부 클럭신호(ICK), 라이트 레이턴시(WL)의 값, 및 버스트 길이(BL)의 값을 이용하여 비활성화되는 라이트 제어신호(WLC)를 발생할 수 있다. 즉, 라이트 제어신호(WLC)는 데이터 단자들(DQP)를 통하여 데이터가 입력되는 동안 활성화될 수 있다. 또한, 레이턴시 제어신호 발생부(26)는 리드 명령(RD)이 발생되면, 내부 클럭신호(ICK) 및 리드 레이턴시(RL)의 값을 이용하여 활성화되고 내부 클럭신호(ICK), 리드 레이턴시(RL)의 값, 및 버스트 길이(BL)의 값을 이용하여 비활성화되는 리드 제어신호(RLC)를 발생할 수 있다. 즉, 리드 제어신호(RLC)는 데이터 단자들(DQP)을 통하여 데이터가 출력되는 동안 활성화될 수 있다.
로우 디코더(32)는 로우 어드레스(RADD)를 디코딩하여 워드라인 선택신호들(wl)을 발생할 수 있다.
컬럼 디코더(34)는 컬럼 어드레스(CADD)를 디코딩하여 컬럼 선택신호들(csl)을 발생할 수 있다.
메모리 셀 어레이(36)는 워드라인 선택신호들(wl) 및 컬럼 선택신호들(csl)에 응답하여 선택된 복수개의 메모리 셀들로/로부터 데이터(DIO)를 입출력할 수 있다.
라이트 경로부(38)는 데이터(DI)를 입력하여 데이터(DIO)를 발생할 수 있다. 라이트 경로부(38)는 버스트 길이(BL)의 값에 해당하는 갯수 만큼 데이터(DI)를 순차적으로 입력하여 병렬로 데이터(DIO)를 발생할 수 있다.
리드 경로부(40)는 데이터(DIO)를 입력하여 데이터(DO)를 발생할 수 있다. 리드 경로부(40)는 병렬로 입력되는 데이터(DIO)를 버스트 길이(BL)의 값에 해당하는 갯수 만큼 데이터(DO)를 순차적으로 발생할 수 있다.
입력 드라이버(42)는 라이트 제어신호(WLC)에 응답하여 인에이블되고 입력 데이터(DQI)를 입력하여 데이터(DI)를 발생할 수 있다.
프리 드라이버(44)는 리드 제어신호(RLC)에 응답하여 인에이블되고 “하이”레벨의 데이터(DO)에 응답하여 2i비트 드라이버 제어 코드(RDC) 중 i비트 풀업 제어 코드(PUC)를 i비트 풀업 데이터(pud)로 발생하고, “로우”레벨의 데이터(DO)에 응답하여 드라이버 제어 코드(RDC) 중 i비트 풀다운 제어 코드(PDC)를 i비트 풀다운 데이터(pdd)로 발생할 수 있다.
메인 드라이버 및 정전기 보호 회로(46)는 정상 리드 동작 시에 i비트 풀업 데이터(pud)에 응답하여 풀업 드라이버의 임피던스(구동 능력)가 조절되어 “하이”레벨의 출력 데이터(DQO)를 발생하고, i비트 풀다운 데이터(pdd)에 응답하여 풀다운 드라이버의 임피던스(구동 능력)가 조절되어 “로우”레벨의 출력 데이터(DQ0)를 발생할 수 있다. 메인 드라이버 및 정전기 보호 회로(46)는 임피던스 조절 동작 시에 i비트 풀업 코드(pud')에 응답하여 풀업 드라이버(미도시)의 임피던스(구동 능력)가 조절되어 “하이”레벨의 출력 데이터(DQO)를 발생하고, i비트 풀다운 코드(pdd')에 응답하여 풀다운 드라이버(미도시)의 임피던스(구동 능력)가 조절되어 “로우”레벨의 출력 데이터(DQ0)를 발생할 수 있다. 메인 드라이버 및 정전기 보호 회로(46)의 메인 드라이버는 도 6의 출력 드라이버(12')에 대응하는 구성을 가지고, 메인 드라이버의 풀업 드라이버는 도 6의 i개의 제1 PMOS트랜지스터들(P11 ~ P1i)로 구성되고, 풀다운 드라이버는 도 6의 i개의 제1 NMOS트랜지스터들(N11 ~ N1i)로 구성될 수 있다. 또한, 메인 드라이버 및 정전기 보호 회로(46)는 도 6의 정전기 보호 회로(14')에 대응하는 구성을 가질 수 있다. 도 6을 참조하여 상술한 바와 같이, i개의 제1 PMOS트랜지스터들(P11 ~ P1i)의 크기가 서로 상이하고, i개의 제1 NMOS트랜지스터들(N11 ~ N1i)의 크기가 서로 상이하며, i개의 제1 PMOS트랜지스터들(P11 ~ P1i) 중 크기가 작은 적어도 하나에 제2 PMOS트랜지스터들(P21 ~ P2i) 중 대응하는 하나가 연결되고 i개의 제1 NMOS트랜지스터들(N11 ~ N1i) 중 크기가 작은 적어도 하나에 제2 NMOS트랜지스터들(N21 ~ N2i) 중 대응하는 하나가 연결되어 구성될 수 있다.
임피던스 조절부(48)는 임피던스 조절 명령(ZQC)에 응답하여 인에이블되어 임피던스 조절 동작을 수행할 수 있다. 임피던스 조절부(48)는 임피던스 조절 명령(ZQC)가 인가되면, i비트 풀업 코드(pud') 및 i비트 풀다운 코드(pdd')를 변경하면서, 데이터 단자들(DQP) 각각의 전압을 수신하여 기준 전압, 예를 들면, VDDQ/2과 데이터 단자(DQP)의 전압을 비교하여 동일하면 해당 제어 코드를 드라이버 제어 코드(RDC)로 설정하는 임피던스 조절 동작을 수행할 수 있다.
상술한 실시예들에서, 정전기 보호 회로가 데이터 단자들 각각에 구성되는 것으로 설명하였으나, 정전기 보호 회로는 데이터 단자들 이외의 모든 단자들, 예를 들면, 명령/어드레스 입력 단자들과 같은 신호 입력 및/또는 출력 단자들 각각에 모두 구성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10, 10': 내부 로직부 12, 12': 출력 드라이버
14, 14': 정전기 보호 회로 100, 100': 반도체 장치
200: 정전기 방전 테스터 300: 정전기 방전 테스트 시스템
20: 테스트 전압 발생기 500: 반도체 메모리 장치

Claims (10)

  1. 제1 단자에 연결된 애노드 및 제2 단자에 연결된 캐소드를 가진 제1 다이오드;
    제3 단자에 연결된 애노드 및 상기 제1 단자에 연결된 캐소드를 가진 제2 다이오드;
    상기 제2 단자와 제1 노드 사이에 연결된 저항;
    상기 제1 노드와 상기 제3 단자 사이에 연결된 캐패시터;
    상기 제1 노드와 제2 노드 사이에 연결되어 상기 제1 노드의 신호를 반전하여 상기 제2 노드로 반전된 신호를 발생하는 인버터;
    상기 제2 단자와 상기 제3 단자 사이에 연결되고 상기 제2 노드의 상기 반전된 신호에 응답하는 게이트 결합 트랜지스터;
    상기 제2 노드의 상기 반전된 신호에 응답하여 상기 제1 단자로부터 풀업 드라이버를 통하여 상기 제2 단자로의 제1 누설 전류를 차단하는 제1 스위치; 및
    상기 제1 노드의 상기 신호에 응답하여 상기 제1 단자로부터 풀다운 드라이버를 통하여 상기 제3 단자로의 제2 누설 전류를 차단하는 제2 스위치를 포함하는 정전기 보호 회로.
  2. 제1 항에 있어서, 상기 제1 단자는 신호 입력 및/또는 출력 단자이고, 상기 제2 단자는 전원전압 단자이고, 상기 제3 단자는 접지전압 단자인 정전기 보호 회로.
  3. 제1 항에 있어서, 상기 게이트 결합 트랜지스터는
    NMOS트랜지스터인 정전기 보호 회로.
  4. 제1 항에 있어서, 상기 풀업 드라이버는
    상기 제2 단자와 상기 제2 단자 사이에 연결된 풀업 트랜지스터이고,
    상기 제1 스위치는
    상기 제2 노드에 연결된 게이트, 상기 풀업 트랜지스터의 기판에 연결된 드레인, 및 상기 제2 단자에 연결된 소스와 기판을 가진 PMOS트랜지스터인 정전기 보호 회로.
  5. 제4 항에 있어서, 상기 풀다운 드라이버는
    상기 제1 단자와 상기 제3 단자 사이에 연결된 풀다운 트랜지스터이고,
    상기 제2 스위치는
    상기 제1 노드에 연결된 게이트, 상기 풀다운 트랜지스터의 기판에 연결된 드레인, 및 상기 제3 단자에 연결된 소스와 기판을 가진 NMOS트랜지스터인 정전기 보호 회로.
  6. 제1 단자와 제2 단자 사이에 연결되고, 풀업 데이터에 응답하는 풀업 드라이버, 및
    상기 제1 단자와 제3 단자 사이에 연결되고, 풀다운 데이터에 응답하는 풀다운 드라이버를 포함하는 출력 드라이버; 및
    상기 제1 단자에 연결된 애노드 및 상기 제2 단자에 연결된 캐소드를 가진 제1 다이오드,
    상기 제3 단자에 연결된 애노드 및 상기 제1 단자에 연결된 캐소드를 가진 제2 다이오드,
    상기 제2 단자와 제1 노드 사이에 연결된 저항,
    상기 제1 노드와 상기 제3 단자 사이에 연결된 캐패시터,
    상기 제1 노드와 제2 노드 사이에 연결되어 상기 제1 노드의 신호를 반전하여 상기 제2 노드로 반전된 신호를 발생하는 인버터,
    상기 제2 단자와 상기 제3 단자 사이에 연결되고 상기 제2 노드의 상기 반전된 신호에 응답하는 게이트 결합 트랜지스터,
    상기 풀업 드라이버의 기판과 상기 제2 단자 사이에 연결되고, 상기 제2 노드의 상기 반전된 신호에 응답하여 상기 제1 단자로부터 상기 풀업 드라이버의 기판을 통하여 상기 제2 단자로의 제1 누설 전류를 차단하는 제1 스위치, 및
    상기 풀다운 드라이버의 기판과 상기 제3 단자 사이에 연결되고, 상기 제1 노드의 상기 신호에 응답하여 상기 제1 단자로부터 상기 풀다운 드라이버의 기판을 통하여 상기 제3 단자로의 제2 누설 전류를 차단하는 제2 스위치를 포함하는 정전기 보호 회로를 포함하는 반도체 장치.
  7. 제6 항에 있어서, 상기 풀업 드라이버는
    상기 제2 단자와 상기 제1 단자 사이에 연결되고, 상기 풀업 데이터에 응답하는 풀업 트랜지스터를 포함하고,
    상기 제1 스위치는
    상기 제2 노드에 연결된 게이트, 상기 풀업 트랜지스터의 기판에 연결된 드레인, 및 상기 제2 단자에 연결된 소스와 기판을 가진 PMOS트랜지스터를 포함하는 반도체 장치.
  8. 제7 항에 있어서, 상기 풀다운 드라이버는
    상기 제1 단자와 상기 제3 단자에 사이에 연결되고, 상기 풀다운 데이터에 응답하는 풀다운 트랜지스터를 포함하고,
    제2 스위치는
    상기 제1 노드에 연결된 게이트, 상기 풀다운 트랜지스터의 기판에 연결된 드레인, 및 상기 접지전압 단자에 연결된 소스와 기판을 가진 NMOS트랜지스터인 반도체 장치.
  9. 제6 항에 있어서, 상기 풀업 드라이버는
    상기 제2 단자와 상기 제1 단자 사이에 병렬 연결되고, 소정 비트의 상기 풀업 데이터의 해당 비트에 응답하는 소정 개수의 풀업 트랜지스터들을 포함하고,
    상기 제1 스위치는
    상기 제2 노드에 연결된 게이트, 상기 소정 개수의 풀업 트랜지스터들 중 적어도 하나의 풀업 트랜지스터의 기판에 연결된 드레인, 및 상기 제2 단자에 연결된 소스와 기판을 가진 적어도 하나의 PMOS트랜지스터이고,
    상기 소정 개수의 풀업 트랜지스터들은 서로 다른 크기를 가지고, 상기 적어도 하나의 풀업 트랜지스터의 크기는 나머지 상기 풀업 트랜지스터들의 크기들 보다 작은 반도체 장치.
  10. 제9 항에 있어서, 상기 풀다운 드라이버는
    상기 제2 단자와 상기 제3 단자 사이에 병렬 연결되고, 소정 비트의 상기 풀다운 데이터의 해당 비트에 응답하는 소정 개수의 풀다운 트랜지스터들을 포함하고,
    상기 제2 스위치는
    상기 제1 노드에 연결된 게이트, 상기 소정 개수의 풀다운 트랜지스터들 중 적어도 하나의 풀다운 트랜지스터의 기판에 연결된 드레인, 및 상기 접지전압 단자에 연결된 소스와 기판을 가진 적어도 하나의 제2 NMOS트랜지스터이고,
    상기 소정 개수의 풀다운 트랜지스터들은 서로 다른 크기를 가지고, 상기 적어도 하나의 풀다운 트랜지스터의 크기는 나머지 상기 풀다운 트랜지스터들의 크기들 보다 작은 반도체 장치.
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