KR100450114B1 - 반도체 메모리장치의 결함구제방법 및 반도체 메모리장치 - Google Patents

반도체 메모리장치의 결함구제방법 및 반도체 메모리장치 Download PDF

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Abstract

포스트 패키지 단계에서 다수 비트의 결함이 특정 셀 블록 영역에 집중하여 발생한 반도체 메모리 장치를 폐기하지 않고 활용하기 위하여,
결함이 발생한 셀의 어드레스 경로상에서 프로그래머블 퓨즈를 이용하여 해당 어드레스를 프로그래밍함으로써, 결함 셀을 제외한 나머지 셀들을 활용한다.

Description

반도체 메모리장치의 결함구제방법 및 반도체 메모리장치{METHOD FOR RELIEFING FAILURES IN SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR MEMORY DEVICE USING THEREOF}
본 발명은 반도체 메모리장치의 결함구제방법 및 이를 이용한 반도체 메모리장치에 관한 것으로서, 특히 포스트 패키지 단계에서 다수 결함이 발생한 메모리 셀의 어드레스 경로상에서 프로그래머블 퓨즈를 이용하여 해당 메모리 셀이 속한 셀 블록군의 어드레스 비트를 프로그래밍함으로써, 결함 셀이 속한 메모리 셀 블록을 제외한 나머지 메모리 셀들을 활용하는 반도체 메모리장치의 결함구제방법 및 이를 이용한 반도체 메모리장치에 관한 것이다.
종래 기술에 따르면, 반도체 메모리 장치의 메모리 셀에 결함이 발생하면, 256k 셀 어레이마다 스페어 행(spare row)와 열(column)을 미리 설치해 두고, 결함이 발생하여 불량이 된 메모리 셀을 행/열 단위로 스페어 메모리 셀로 치환하는 방식, 소위 리던던시 방식(redundancy)이 사용된다.
즉, 웨이퍼 공정 종료후 불량 셀을 선별한 후 이에 해당하는 어드레스를 스페어 셀의 어드레스 신호로 변환시켜주는 프로그래밍을 내부 회로에서 행하여, 실제 사용시 불량 라인에 해당하는 어드레스가 입력되는 때에 스페어 라인이 선택되게 한다.
종래 기술에 따르면, 포스트 패키지 단계, 예컨데 번-인(burn-in) 테스트 등에서 리던던시 셀 갯수 이상의 메모리 셀에서 복수의 결함이 발생하는 경우에는, 결함을 구제할 수 없어 전체 메모리 장치를 폐기하여야 하므로 수율을 저하시켰다.
이러한 문제점을 해결하기 위하여, 리던던시 셀의 개수를 증가시킬 수 있으나, 이 또한 칩 사이즈의 크기를 필요 이상으로 증가시키게 되는 문제점이 있다.
본 발명의 목적은, 포스트 패키지 단계에서 메모리 셀 블록에 복수의 결함이 발생하는 경우에도, 반도체 메모리장치 전체를 폐기시키지 않고 부분적으로 사용하는 것이다.
도 1 은 본 발명의 일실시예에 따른 결함구제방법을 설명하기 위하여 반도체 메모리장치의 일부분을 나타낸 개략 블록도이다.
도 2 는 본 발명의 다른 실시예에 따른 결함구제방법을 설명하기 위하여 반도체 메모리장치의 일부분을 나타낸 개략 블록도이다.
도 3 은 본 발명의 일실시예에 따른 어드레스 비트 프로그래밍부를 나타낸 블록도.
도 4 는 도 3 에 도시된 본 발명의 일실시예에 따른 코딩부와 출력선택부를 나타낸 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 행 어드레스 버퍼 20 : 프리디코더
30 : 메인 디코더 50 : 제 1 프로그래머블 퓨즈부
60 : 제 2 프로그래머블 퓨즈부 70 : 코딩부
80 : 출력선택부 ADDR[n] : 어드레스 비트
PADDR[n] : 프로그램된 어드레스 비트
본 발명의 일 태양에 따른 반도체 메모리장치는, 어드레스로 구분된 복수의 메모리 셀 블록군 각각의 어드레스 중 일부의 해당 어드레스 비트를 프로그래밍하여, 프로그램된 어드레스 비트를 통해 상기 메모리 셀 블록군 중 결함이 있는 셀 블록군을 활용 불가능하도록 하는 어드레스 비트 프로그래밍 수단을 포함하며, 상기 어드레스 비트 프로그래밍 수단은 외부에서 프로그래밍되는 논리 0 또는 논리 1 의 프로그램된 비트신호를 출력하는 하나 이상의 프로그래머블 퓨즈수단; 상기 하나 이상의 프로그래머블 퓨즈수단에서 출력된 하나 이상의 프로그램된 비트신호를 수신 및 코딩하여 상기 프로그램된 어드레스 비트의 출력 제어를 위한 복수의 제어신호를 출력하는 코딩수단; 및 상기 복수의 제어신호, 상기 해당 어드레스 비트, 하이레벨 전압 및 로우레벨 전압을 수신하며, 상기 복수의 제어신호에 기초하여 상기 해당 어드레스 비트, 상기 하이레벨 전압 및 상기 로우레벨 전압 중 하나를 선택적으로 출력하는 출력 선택수단을 구비한다.
또한, 하나 이상의 프로그래머블 퓨즈수단은 제 1 프로그래머블 퓨즈수단 및 제 2 프로그래머블 퓨즈수단을 포함할 수 있다.
또한, 코딩수단은 제 1 프로그램된 비트신호와 제 2 프로그램된 비트신호에 기초하여, 하이레벨의 전압을 출력하기 위한 제 1 제어신호, 해당 어드레스 비트를 출력하기 위한 제 2 제어신호, 및 로우레벨의 전압을 출력하기 위한 제 3 제어신호를 출력할 수 있다.
또한, 상기 코딩수단의 제 2 제어신호는 제 1 프로그램된 비트신호와 제 2 프로그램된 비트신호를 NOR 연산한 신호일 수 있다.
또한, 출력 선택수단은 제 1 제어신호에 기초하여 하이레벨의 전압을 전달하는 제 1 전달수단; 제 2 제어신호에 기초하여 해당 어드레스 비트를 전달하는 제 2 전달수단; 및 제 3 제어신호에 기초하여 로우레벨의 전압을 전달하는 제 3 전달수단을 포함할 수 있다.
또한, 출력 선택수단은 제 1 내지 제 3 제어신호에 기초하여, 하이레벨 전압, 해당 어드레스 비트, 또는 로우레벨 전압 중 하나를 선택 출력하기 위한 3:1 멀티플렉서일 수 있다.
또한, 어드레스 비트 프로그래밍부가 리프레쉬 어드레스 경로상에 포함될 수 있다.
본 발명의 다른 태양에 따른 반도체 메모리장치의 결함구제방법은, 입력되는 어드레스에 따라 메모리 셀 블록을 복수의 군으로 구분하는 단계; 어드레스 경로상에서 행 어드레스의 일부 비트를 프로그래밍함으로써, 복수의 셀 블록군중 일부 군을 활용 불가능하도록 설정하는 단계; 및 복수의 셀 블록군중 나머지 활용가능한 군만을 사용하는 단계를 포함한다.
또한, 어드레스의 일부 비트는 어드레스의 최상위 비트이고, 활용불가능하도록 설정되는 셀 블록군은 전체 셀 블록의 1/2 일 수 있다.
또한, 어드레스의 일부 비트는 어드레스의 최상위 2 비트이고, 활용불가능하도록 설정되는 셀 블록군은 전체 셀 블록의 1/4 일 수 있다.
또한, 리프레쉬 어드레스 경로상에서 상기 리프레쉬 어드레스의 일부 비트를 프로그래밍함으로써, 활용불가능하도록 설정된 일부 군에 대하여 리프레쉬를 수행하지 않도록 하는 단계를 더 포함할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 1 은 본 발명의 일실시예에 따른 결함구제방법을 설명하기 위하여 반도체 메모리장치의 일부분을 나타낸 개략 블록도이다.
외부로부터 입력된 행 어드레스(ADDR)는 행 어드레스 버퍼(10)에서 반도체 메모리장치 내부의 CMOS 레벨의 신호로 변환되어 내부 어드레스(An)로 출력된다. 내부 어드레스(An)는 프리 디코더(20) 및 메인 디코더(30)를 거쳐 디코딩 된 후, 각 셀 블록의 워드라인(Ci, Di, Ei, Fi, 여기서 i 는 1 이상의 정수)의 구동여부를 결정하게 된다.
도시된 바와 같이, 메모리 뱅크 내 또는 전체 칩내의 셀 블록들이 행 어드레스 비트(ADDR[n])에 의해 몇 개의 군으로 구분될 수 있다. 도 1 및 도 2 에 도시된 실시예에서는, 셀 블록들이 행 어드레스(ADDR)의 최상위 2 비트를 사용하여 동일한 개수의 4 개의 군으로 나누어진 것을 도시하였다. 예컨대, 256M 셀의 경우, 4 개의 64M 셀 블록군으로 나누어질 수 있다. 행 어드레스(ADDR)의 최상위 2 비트가 00 일때는 제 1 셀블록군(CB1)이, 01 일때는 제 2 셀블록군(CB2)이, 10 일때는 제 3 셀블록군(CB3)이, 11 일때는 제 4 셀블록군(CB4)이 선택될 수 있다.
도 1 에 도시된 바와 같이, 결함이 제 3 셀 블록군(CB3)에 집중되어 발생된다고 가정하면, 행 어드레스(ADDR)의 최상위 비트를 예컨대 '0' 으로 프로그램밍함으로써, 제 1 셀 블록군(CB1) 및 제 2 셀 블록군(CB2)은 활용가능하게, 제 3 셀 블록군(CB3) 및 제 4 셀 블록군(CB4)는 활용 불가능하게 설정될 수 있다.
프로그래밍 가능한 행 어드레스(ADDR)의 비트 수를 지정함으로써 활용불가능한 셀블록군을 지정하는 해상도가 조정될 수 있다.
도 2 에 도시된 바와 같이, 행 어드레스(ADDR)의 최상위 2 비트를 프로그래밍함으로써, 제 1 셀 블록군 (CB1), 제 2 셀블록군(CB2), 제 4 셀 블록군(CB4)이 활용가능하게, 제 3 셀블록군(CB3)이 활용 불가능하게 설정될 수 있다. 행 어드레스(ADDR)의 최상위 3 비트를 프로그래밍함으로써 1/8 단위로 활용불가능한 셀 블록을 지정할 수 있음이 당업자에게 자명할 것이다.
이러한 어드레스 비트(ADDR) 중 일부를 프로그래밍하기 위하여, 도 3 의 어드레스 비트 프로그래밍부(100)가 어드레스 경로상에, 예컨대 행 어드레스 버퍼(10)의 후단의 각 어드레스 비트 출력단에 포함될 수 있다.
도 3 에 도시된 바와 같이, 본 발명에 따른 어드레스 비트 프로그래밍부(100)는, 해당 어드레스 비트(ADDR[n], n 은 1 이상의 정수), 하이레벨 전압(예컨대, Vdd), 또는 로우레벨 전압(예컨대, Vss) 중 하나를 선택하여 출력하기 위한 출력선택부(80); 출력선택부(80)를 제어하기 위한 제어신호(CTRL1 내지 CTRL3)를 출력하는 코딩부(70); 및 상기 코딩부(70)로 '0' 또는 '1'의 비트를 제공하기 위하여 외부에서 프로그래밍이 가능하도록 구성되는 하나 이상의 프로그래머블 퓨즈부(50, 60)를 포함한다.
프로그래머블 퓨즈부(50, 60)는, 예컨대, 과전류로 퓨즈를 단절시키는 전기퓨즈방식(electrical fuse), 레이저 빔으로 퓨즈를 단절시키는 방식, 레이저 빔으로 정션(junction)을 쇼트(short)시키는 방식, EPROM 메모리 셀로 프로그래밍 하는 방식 등 다양한 방식으로 구성될 수 있으며, 본 발명은 이에 제한되지 않는다.
프로그래머블 퓨즈부(50, 60)로부터 프로그래밍된 결과(FUS1 및 FUS2)는 코딩부(70)로 입력되고, 코딩부(70)는 출력선택부(80)를 제어하기 위한 제어신호(CTRL1 내지 CTRL3)를 출력한다.
출력선택부(80)는, 코딩부(70)로부터의 제어신호(CTRL1 내지 CTRL3)에 의해 해당 어드레스 비트(ADDR[n]), 하이레벨 전압(예컨대, Vdd), 또는 로우레벨 전압(예컨대, Vss) 중 하나를 선택하여 출력하며, 이와 동등한 기능을 하는 예컨대 3:1 멀티플렉서로 구성될 수 있다.
도 4 는 본 발명의 일실시예에 따른 코딩부(70)와 출력선택부(80)를 나타낸다.
코딩부(70)는 제 1 프로그래머블 퓨즈부로(50)부터의 프로그래밍된 논리 '0' 또는 논리 '1' 의 제 1 프로그램 비트(FUS1)와 제 2 프로그래머블 퓨즈부(60)로부터의 프로그래밍된 논리 '0' 또는 '1' 의 제 2 프로그램 비트(FUS2)에 기초하여 출력선택부(80)를 제어하기 위한 제어신호(CTRL1 내지 CTRL3)를 출력한다. 예컨대, 도 4 에 도시된 바와 같이, 제 1 제어신호(CTRL1)는 제 1 프로그래머블 퓨즈부(50)로부터의 제 1 프로그램 비트(FUS1)이며, 제 2 제어신호(CTRL3)는 제 1 프로그래머블 퓨즈부(50)로부터의 제 1 프로그램된 비트신호(FUS1)와 제 2 프로그래머블 퓨즈부(60)로부터의 제 2 프로그램된 비트신호(FUS2)를 NOR 연산한 신호이며, 제 3 제어신호(CTRL3)는 제 2 프로그래머블 퓨즈부(60)로부터의 제 2 프로그램된 비트신호(FUS2)일 수 있다.
출력선택부(80)는 제 1 제어신호(CTRL1)에 따라 하이레벨(Vdd) 전압을 출력하는 제 1 트랜스미션 게이트(TG1), 제 2 제어신호(CTRL2)에 따라 해당 어드레스 비트(ADDR[n])를 출력하는 제 2 트랜스미션 게이트(TG2), 및 제 3 제어신호(CTRL3)에 따라 로우레벨 전압(Vss)을 출력하는 제 3 트랜스미션 게이트(TG3)가 병렬로 연결되어 구성된다.
따라서, 제 1 및 제 2 프로그래머블 퓨즈부(50 및 60)의 프로그래밍에 기초하여, 어드레스 비트 프로그램부(100)로부터 해당 어드레스 비트(ADDR[n]), 하이 레벨 전압(Vdd), 또는 로우레벨 전압(Vss) 중 하나가 프로그램된 어드레스 비트 (PADDR[n])로 출력된다.
예컨대, 제 1 프로그래머블 퓨즈부(50)에서 0, 제 2 프로그래머블 퓨즈부(60)에서 0 로 프로그래밍 되는 경우, 제 1 트랜스미션 게이트(TG1) 및 제 3 트랜스미션 게이트(TG3)는 디스에이블 되고, 제 2 트랜스미션 게이트(TG2)가 인에이블되어 해당 어드레스 비트(ADDR[n])가 출력된다.
제 1 프로그래머블 퓨즈부(50)에서 0, 제 2 프로그래머블 퓨즈부(60)에서 1 로 프로그래밍 되는 경우, 제 1 트랜스미션 게이트(TG1) 및 제 2 트랜스미션 게이트(TG2)는 디스에이블 되고, 제 3 트랜스미션 게이트(TG3)가 인에이블되어 로우레벨의 전압(Vss)이 출력된다.
제 1 프로그래머블 퓨즈부(50)에서 1, 제 2 프로그래머블 퓨즈부(60)에서 0로 프로그래밍 되는 경우, 제 2 트랜스미션 게이트(TG2) 및 제 3 트랜스미션 게이트(TG3)는 디스에이블 되고, 제 1 트랜스미션 게이트(TG1)가 인에이블되어 하이레벨 전압(Vdd)이 출력된다.
본 발명의 일실시예에 따르면, 전술한 어드레스 비트 프로그래밍부(100)가 행 어드레스(ADDR)의 최상위 비트(ADDR[n])를 프로그래밍 하도록 행 어드레스 버퍼(10)의 행 어드레스 최상위 비트(ADDR[n])의 출력단에 포함될 수 있다. 따라서, 도 1 에 도시된 바와 같이, 전체 메모리 셀 블록중 결함 셀들이 포함된 1/2(CB1, CB2)은 활용가능하고 결함 셀들이 포함되지 않은 1/2(CB3, CB4)은 활용 불가능하게 된다. 예컨대, 256M DRAM 의 경우 128M 의 메모리 셀이 활용가능하게 된다.
본 발명의 다른 실시예에 따르면, 전술한 어드레스 비트 프로그래밍부(100)가 행 어드레스 비트(ADDR)의 최상위 2 비트(ADDR[n], ADDR[n-1])를 프로그래밍 하도록 행 어드레스 버퍼의 행 어드레스 비트(ADDR)의 최상위 2 비트(ADDR[n], ADDR[n-1]) 출력단에 각각 포함될 수 있다. 따라서, 도 2 에 도시된 바와 같이, 전체 메모리 셀 블록중 결함 셀이 포함된 1/4(CB3)만이 활용불가능하고, 나머지 3/4 (CB1, CB2, CB4)은 활용가능하도록 설정될 수 있다.
즉, 본 발명의 일실시예에 따른 어드레스 비트 프로그래밍부(100)의 개수가 증가함에 따라 활용불가능 하도록 마스크 되는 셀 블록 군의 개수도 증가하여 더욱 정밀하게 마스킹이 이루어질 수 있다. 따라서, 본 발명의 일실시예에 따른 어드레스 비트 프로그래밍부(100)의 개수는 전체 칩 사이즈와 경제성을 고려하여 적절하게 채용될 수 있다.
전술한 어드레스 비트 프로그래밍부(100)는 리프레쉬 카운터(도시 생략)의 출력단에 포함될 수 있다. 즉, 전술한 바와 같이 프로그램된 사용가능한 셀 블록(CB1, CB2, CB4)에만 리프레쉬 동작이 가능하도록 리프레쉬 모드에서는 리프레쉬 어드레스(TCTR[n])가 프로그래밍될 수 있다. 따라서, 리프레쉬 동작 사이클이 줄어들 수 있고, 리프레쉬 전류가 사용불가능하게 프로그래밍된 셀 블록의 개수만큼 줄어들 수 있다.
본 발명의 어드레스 비트 프로그래밍부(100)는 어드레스 경로상의 어디라도, 예컨대 프리디코더의 출력단에 포함되어, 해당 워드라인의 인에이블/디스에이블을 프로그래밍하도록 구성될 수도 있음이 당업자에게 자명할 것이다.
본 발명에 따르면, 어드레스 비트를 프로그래밍하여 다수의 결함이 발생한 셀 블록군을 활용불가능하게 설정함으로써 다수의 결함이 발생한 반도체 메모리장치를 폐기하지 않고 부분적으로 활용할 수 있다. 따라서, 수율을 향상시킬 수 있다.
이와 함께, 리프레쉬 어드레스를 프로그래밍함으로써 리프레쉬 사이클과 리프레쉬 소모전류를 줄일 수 있다.

Claims (11)

  1. 어드레스로 구분된 복수의 메모리 셀 블록군 각각의 어드레스 중 일부의 해당 어드레스 비트를 프로그래밍하여, 프로그램된 어드레스 비트를 통해 상기 메모리 셀 블록군 중 결함이 있는 셀 블록군을 활용 불가능하도록 하는 어드레스 비트 프로그래밍 수단을 포함하며,
    상기 어드레스 비트 프로그래밍 수단은,
    외부에서 프로그래밍되는 논리 0 또는 논리 1 의 프로그램된 비트신호를 출력하는 하나 이상의 프로그래머블 퓨즈수단;
    상기 하나 이상의 프로그래머블 퓨즈수단에서 출력된 하나 이상의 프로그램된 비트신호를 수신 및 코딩하여 상기 프로그램된 어드레스 비트의 출력 제어를 위한 복수의 제어신호를 출력하는 코딩수단; 및
    상기 복수의 제어신호, 상기 해당 어드레스 비트, 하이레벨 전압 및 로우레벨 전압을 수신하며, 상기 복수의 제어신호에 기초하여 상기 해당 어드레스 비트, 상기 하이레벨 전압 및 상기 로우레벨 전압 중 하나를 선택적으로 출력하는 출력 선택수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 하나 이상의 프로그래머블 퓨즈수단은,
    제 1 프로그램된 비트신호를 출력하는 제 1 프로그래머블 퓨즈수단; 및
    제 2 프로그램된 비트신호를 출력하는 제 2 프로그래머블 퓨즈수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2 항에 있어서,
    상기 코딩수단은 상기 제 1 프로그램된 비트신호와 상기 제 2 프로그램된 비트신호에 기초하여, 상기 하이레벨의 전압을 출력하기 위한 제 1 제어신호, 상기해당 어드레스 비트를 출력하기 위한 제 2 제어신호, 및 상기 로우레벨의 전압을 출력하기 위한 제 3 제어신호를 출력하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3 항에 있어서,
    상기 코딩수단의 제 2 제어신호는 상기 제 1 프로그램된 비트신호와 상기 제 2 프로그램된 비트신호를 NOR 연산한 신호인 것을 특징으로 하는 반도체 메모리장치.
  5. 제 3 항에 있어서,
    상기 출력 선택수단은,
    상기 제 1 제어신호에 기초하여 상기 하이레벨의 전압을 전달하는 제 1 전달수단;
    상기 제 2 제어신호에 기초하여 상기 해당 어드레스 비트를 전달하는 제 2 전달수단; 및
    상기 제 3 제어신호에 기초하여 상기 로우레벨의 전압을 전달하는 제 3 전달수단을 포함하며, 상기 제 1 내지 제 3 제어신호의 제어에 의해 상기 제 1 전달수단 내지 제 3 전달수단 중 어느 하나로부터 전압을 선택 출력하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 3 항에 있어서,
    상기 출력 선택수단은 상기 제 1 내지 제 3 제어신호에 기초하여, 상기 하이레벨 전압, 상기 해당 어드레스 비트, 또는 상기 로우레벨 전압 중 하나를 선택 출력하기 위한 3:1 멀티플렉서인 것을 특징으로 하는 반도체 메모리장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 어드레스 비트 프로그래밍 수단이 리프레쉬 어드레스 경로상에 포함되는 것을 특징으로 하는 반도체 메모리장치.
  8. 입력되는 어드레스에 따라 메모리 셀 블록을 복수의 군으로 구분하는 단계;
    상기 어드레스의 일부 비트를 프로그래밍함으로써 상기 복수의 셀 블록군 중 일부 군을 활용 불가능하도록 설정하는 단계;
    상기 복수의 셀 블록군 중 나머지 활용 가능한 군만을 사용하는 단계; 및
    상기 프로그램된 어드레스 비트에 해당하는 리프레쉬 어드레스의 일부 비트를 프로그래밍함으로써, 상기 활용 불가능하도록 설정된 일부 군에 대하여 리프레쉬를 수행하지 않도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 결함구제방법.
  9. 제 8 항에 있어서,
    상기 어드레스의 일부 비트는 어드레스의 최상위 비트이고, 상기 활용 불가능하도록 설정되는 셀 블록군은 전체 셀 블록의 1/2 인 것을 특징으로 하는 반도체 메모리장치의 결함구제방법.
  10. 제 8 항에 있어서,
    상기 어드레스의 일부 비트는 어드레스의 최상위 2 비트이고, 상기 활용 불가능하도록 설정되는 셀 블록군은 전체 셀 블록의 1/4 인 것을 특징으로 하는 반도체 메모리장치의 결함구제방법.
  11. 삭제
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