KR100272398B1 - 메모리 시스템 내의 메모리 어레이를 리넘버링하는 방법 및 장치 - Google Patents

메모리 시스템 내의 메모리 어레이를 리넘버링하는 방법 및 장치 Download PDF

Info

Publication number
KR100272398B1
KR100272398B1 KR1019970021284A KR19970021284A KR100272398B1 KR 100272398 B1 KR100272398 B1 KR 100272398B1 KR 1019970021284 A KR1019970021284 A KR 1019970021284A KR 19970021284 A KR19970021284 A KR 19970021284A KR 100272398 B1 KR100272398 B1 KR 100272398B1
Authority
KR
South Korea
Prior art keywords
memory
array
address
defective
arrays
Prior art date
Application number
KR1019970021284A
Other languages
English (en)
Other versions
KR970076894A (ko
Inventor
제이. 프로엡스팅 로버트
Original Assignee
로버트 시. 콜웰
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로버트 시. 콜웰 filed Critical 로버트 시. 콜웰
Publication of KR970076894A publication Critical patent/KR970076894A/ko
Application granted granted Critical
Publication of KR100272398B1 publication Critical patent/KR100272398B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

N개의 메모리 어레이로부터 형성된 목표 메모리 용량을 갖는 메모리 시스템에 사용될 수도 있는 메모리 어레이를 리넘버링하는 방법 및 장치에 관한 것이다. 메모리 시스템의 파우어업 시에, N메모리 어레이의 부분 (M)이 결함이 있는 것으로 판명되는 경우, 메모리 어레이는 목표 메모리 용량보다 작은 메모리 용량을 갖는 논리적으로 연속하는 메모리 시스템을 제공하기 위해 0 으로부터 (N-M)으로 리넘버링된다.

Description

메모리 시스템 내의 메모리 어레이를 리넘버링하는 방법 및 장치
본 발명은 메모리 시스템에 관한 것이다. 특히, 본 발명은 메모리 시스템내의 어레이의 리넘버링(renumbering)에 관한 것이다.
제조 비용을 줄이기 위해, 집적 회로 제조업자들은 수율을 개선시키고, 결함있는 부분에 대한 반품율을 감소시키는 방법을 모색해 왔다. 반품율을 감소시키는 한 방법으로는 집적 회로 상에 여분 또는 예비 회로 소자를 제공하는 것이 있다. 이 방법은 결함있는 소자의 위치를 시험하는데 유용하며, 이 회로는 결함 소자를 여분 소자로 대체하여 용이하게 재구성할 수 있다. 이 방법은 랜덤 어셋스 메모리와 같은 집적 회로 메모리에 폭넓게 사용된다.
메모리 회로는 메모리 셀 다수의 규칙적인 반복에 의해 특징지어진다. 각 메모리 셀의 위치는 메모리 매트리스 어레이 내의 특별한 로우 및 칼럼을 규정하는 신규한 어드레스에 의해 형성된다. 메모리 회로는 로우 디코더와 칼럼디코더를 포함하며, 이들은 메모리회로에 입력된 어드레스에서 다른 신호의 조합을 디코드한다. 메모리 회로는 결함있는 메모리 셀을 갖는 소정의 로우 또는 칼럼을 대신하기 위해 동일한 회로상에 여러 여분의 메모리 셀의 로우 및/또는 칼럼을 포함한다. 퓨시블 링크(fusible link) 와 같은 프로그래밍 소자를 사용하여 프로그램가능한 여분의 로우 또는 칼럼을 제공하기 위해 개별적인 디코더가 제공된다. 집적 회로가 시험되고, 결함있는 메모리 셀의 위치가 결정되면, 프로그램 가능한 여분의 디코더는 결함있는 셀을 갖는 로우 또는 칼럼에 대항하는 그들의 어드레스를 디코드하기 위해 프로그램된다. 결함있는 로우 또는 칼럼은 연속적으로 디스에이블된다. 결함있는, 로우 또는 칼럼이 매번 어드레스될 때 여분의 소자가 대신에 선택된다.
메모리 어레이가 여분의 소자보다 결함있는 로우 또는 칼럼을 보다 많이 갖는 경우, 전체 메모리 장치는 버려져야 한다. 결함있는 비트를 갖는 버려진 칩은 무용하며, 비효율적이다.
따라서, 하나 이상의 결함있는 메모리 어레이를 갖는 칩을 버리기 보다 사용하도록 메모리를 설계하는 것이 바람직하다.
복수개(N)의 메모리 어레이로부터 형성된 목표 메모리 용량을 갖는 메모리 시스템에 사용될 수도 있는 메모리 어레이를 리넘버링하는 방법 및 장치에 대해 기술한다. 메모리 시스템의 파우어업 (power up)에 대해, N메모리 어레이의 부분 (M)이 결함있는 것으로 판정되면, 메모리 어레이는 0으로부터 (N-M) 으로 리넘버되어, 목표 메모리 용량보다 작은 메모리 용량을 갖는 논리적으로 연속하는 메모리 시스템을 제공한다.
한 실시예에서, 메모리 어레이는 비디오 메모리 시스템에 사용되는 프레임 버퍼 메모리를 형성한다. 메모리 어레이 (N)의 전체 세트는 1.5메가 바이트 비디오 메모리를 형성한다. 하나 이상의 메모리 어레이가 결함있는 것으로 판명되면, 메모리는 보다 작은 논리적으로 연속하는 메모리를 형성하기 위해 결함없는 어레이를 리넘버링함으로서, 보다 작은 메모리, 즉 1.25메가 바이트 비디오 메모리로서 작동될 수도 있다.
이는 다시 말하면, 버려질 수 있는 메모리 칩을 사용할 수 있음을 의미한다.
본 발명의 특징과 장점을 보다 명료하게 이해하기 위해, 아래에 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다.
복수개 (N)의 메모리 어레이로부터 형성된 목표 메모리 용량을 갖는 메모리 시스템에 사용될 수도 있는 메모리 어레이를 리넘버링하는 방법 및 장치를 제공하는 것이다.
제1도는 본 발명에 따른 리넘버링을 허용하는 일반화된 멀티-어레이 메모리 구성을 도시한 블럭 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 장치 12a∼12n : 메모리 어레이
14a~14n : 어드레스 래치 16 : 어레이 선택 드라이버
18 : 카운터 20 : 오실레이터
22a∼22n : 시프트 레지스터 60a~60n : 멀티플렉서
제1도는 멀티-어레이 메모리 장치 (10)의 일부분을 도시한 블록 다이어그램이다. 메모리 장치(10)는, 비디오 장치에 사용되는 디램(DRAM) 및 에스램(SRAM)을 포함하는, 당업자에게 알려진 복수개의 메모리일 수도 있다. 도시된 실시예에서는, 메모리의 어레이(12)를 어드레스하기 위해 사용되는 로직이 나타난다. 메모리 장치(10)는 ARRAY_A에서 ARRAY_N으로 표시된 복수의 메모리 어레이(12a-n)를 포함한다. 각 메모리 어레이(12)는 어레이 선택 드라이버(16)를 통해 어레이 어드레스 라인에 연결된 어드레스 래치(14a-n)에 저장된 어드레스에 의해 지정된다. 한 실시예에서는, 48 메모리 어레이(12)가 제공되며, 6개의 비트 어레이 어드레스가 각 어드레스 래치(14a-n)에 저장된다. 이들 어레이 어드레스는, 오실레이터(20)의 각싸이클에서 어레이 어드레스를 증가시키는 카운터(18)를 사용하여, 메모리 장치(10)의 파우어-업시에 어드레스 래치(14a-n)내에 저장된다. 증가된 어레이 어드레스는 시프트 레지스터(22a-n)에 의해 선택된 어드레스 래치(14a-n) 내에 저장된다. 노말 작동에서, 메모리 어레이(12)의 어떠한 결함도 발견되지 않는 경우, 시프트 레지스터(22a-n) 는 복수의 멀티플렉서(multiplexor, 50a-n) 를 통해 차례로 연결된다. 오실레이터(20)가 발진함에 따라, 로직 1 은 시프트 레지스터(22a-n)를 통해 시프트 레지스터(21)로부터 순차적으로 통과된다. 하나 이상의 메모리 어레이(12)가 결함이 있는 경우, 하나 이상의 시프트 레지스터(22)가 하나 이상의 멀티플렉서(60a-n)를 통해 바이패스될 수도 있다. 한 실시예에서, 결함이 있는 어레이(12)는, 인가될 때 멀티플렉서(50)를 턴 오프시키고 멀티플렉서(60)를 턴 온시키는 디스에이블(DISABLE#) 신호에 의해, 신호를 받는다. 멀티플렉서(50a-n, 60a-n)는 당업자에 알려진대로 한 쌍의 NMOS 및 PMOS트랜지스터로부터 각각 형성될 수도 있다.
본 발명의 한 실시예의 작동을 결함을 갖는 메모리 어레이(12a-n)가 없다는 가정하에 기술한다. 메모리 장치(10)의 파우어-업 시에, 시프트 레지스터(SR_B 내지 SR_N)는 제로로 리셋될 것이며, 반면 시프트 레지스터(SR_A)는 로직 1로 리셋된다. 어드레스 래치(LATCH_A 내지 LATCH_N)가 또한 리셋될 수도 있다.
오실레이터(20)로부터의 신호는 시프트 레지스터와 카운트(18)에 전달된다. 오실레이터(20)의 제1싸이클은 시프트 레지스터(SR_A) 내의 로직 1 을 시프트 레지스터(SR_B)로 전달되도록 하며, 노드(24)를 로직 1이 되게 한다. 다른 모든 시프트 레지스터(SR_4, SR_B 내지 SR_N)는 동시에 로직 제로를 포함한다. 노드(24) 상의 신호는 LATCH_A가 어드레스 선택 드라이버(16)로부터의 래치 데이터를 수용할 수 있도록 한다. 오실레이터(20)의 제1싸이클은 또한 카운터(18)가 어레이 선택 드라이버(16) 내의 어드레스를 증가시키도록 한다. 예컨대, 제1싸이클은 6-비트 어드레스 000000가 어드레스 선택 드라이버(16)에 의해 발생되도록 한다. 이 어드레스는 어드레스 래치(14a-n)를 어레이하기에 용이하도록 한다. 오실레이터(20)의 제1싸이클에서, 단지 노드(24) 만이 하이로 인가된다(즉, 단지, 어레이 어드레스 래치(14a) 만이 인에이블된다). 따라서, 어드레스 000000는 어레이 어드레스 래치(LATCH_A) 내에 저장된다.
오실레이터(20)의 다음 싸이클에서, 시프트 제지스터(SR_B) 로부터의 로직 1은 다음 시프트 레지스터(SR_C)로 전달된다. 이 신호는 인에이블되는(즉, 결함이 있는 어레이 때문에 디스에이블되지 않는)멀티플렉서(50a)를 통과하여, 노드(26)에서 하이 신호를 발생시킨다. 노드(26)의 인가는 LATCH_B가 어레이 선택 드라이버(16)로부터의 데이터를 수용하도록 한다.
오실레이터(20)는 또한 카운터(18)가 어레이 선택드라이버(16)내의 어드레스를 증가시키도록 한다. 다시, 예로서, 어드레스는 6비트 어드레스일 수도 있다. 이는 제 2어레이 어드레스로서, LATCH_B내로 래치된 어드레스가 000001일 수도 있다. 이 파우어-업 절차는 각 어드레스 래치(14)가 특정한 어레이 어드레스를 저장할 때까지 계속된다. 예컨대, 48메모리 어레이로 구성된 메모리 장치(10)에서, 각 어레이는 000000으로부터 101111로 6 비트 이중 어드레스로 할당된다.
이 때, 메모리 장치(10)는 종래와 같이 작동될 수도 있다. 어레이 어드레스는 어레이 선택 드라이버(16)내에 수용되며, 데이터를 리딩하거나 라이팅하는 특정 메모리 어레이(12)를 선택하기 위해 어드레스 래치(14)내에 저장된 어드레스와 비교된다.
본 발명의 실시예는 하나 이상의 메모리 어레이(12)가 결함이 있음에도 불구하고 연속하여 메모리 장치(10)의 작동을 유용하게 허용하는 것이다.
예컨대, 만일 ARRAY_C가 결함이 있는 것으로 판명된다면, 메모리 어레이(12c)는 DISABLE# 신호를 인가(로우) 함에 의해 디스에이블될 수도 있다.
바람직한 실시예에 있어서, 결함있는 메모리 어레이는 어레이를 분리시키기 위해 다결정실리콘 퓨즈를 블로잉(blowing)함에 의해 디스에이블되며, 메모리 어레이에 전력이 인가되는 것을 방지한다. 퓨즈를 블로잉함에 의해, 멀티플렉서(50c)를 선택하지 않고 바이패스 멀티플렉서(60c)를 선택하는 DISABLE_C# 와 같은 신호가 인가될 수도 있다.
따라서, ARRAY_C가 결함이 있는 것으로 가정하면, 파우어-업이 연속하는 실시예에서는 다음과 같은 현상이 발생한다. 시프트 레지스터(SR_0)은 로직 1로 리셋되며, 반면 다른 모든 시프트 레지스터(SR_A ~ SR_N)는 로직 제로로 리셋된다. 오실레이터(20)의 제1싸이클 동안, 시프트 레지스터(SR_0)로부터의 로직 1은 시프트 레지스터(SR_A)를 통과하고, 노드(24)가 하이가 되게 하며, LATCH_A를 인에이블시킨다. 카운터(18)는 제1어드레스로 어레이 선택 드라이버(16) 내의 어레이 어드레스를 증가시킨다(즉, 000000). 이 어드레스는 LATCH_A내로 래치되고, ARRAY_A의 어레이 어드레스를 지정한다. 제2싸이클시에, 오실레이터(20)는 시프트 레지스터(SR_A) 내의 로직 1을 멀티플렉서(50b)를 통해 시프트 레지스터(SR_B)를 통과하게 하여, 노드(26)가 하이가 되게 한다. 노드(24)는 로우 상태로 리턴된다. 인가된 노드(26)는 LATCH_B를 인에이블시킨다.
LATCH_B 는 카운터(18)와 어레이 선택 드라이버(16)에 의해 발생된 연속하는 어레이 어드레스를 래치시킨다(즉, 000001). 제3싸이클시에, 오실레이터(20)는 로직 1이 노드(28)에서 발생하도록 하며, 시프트 레지스터(SR_C) 내에 저장된다. 이 로직 1은 바이패스 멀티플렉서(60c)를 통해 노드(30)를 통과하고, 시프트 레지스터(SR_E)에 저장된다. 제3오실레이터 싸이클은 카운터(18)와 어레이 선택 드라이버(16)가 증가된 어드레스 어레이를 발생하도록 한다(즉, 000010). 양 노드(28, 30)가 인가(하이) 되기때문에, LATCH_C와LATCH_D는 모두 인에이블되고, 증가된 어레이 어드레스(000010)는 양 래치에 저장된다. 파우어-업 과정은 모든 메모리가 어드레스 래치(14a-n)내에 저장된 어레이 어드레스를 가질 때까지 연속한다.
ARRAY_C와 관련된 어드레스래치(14)가 어드레스를 저장함에도 불구하고, 어드레스는 ARRAY_C가 디스에이블되기 때문에, 즉 다결정실리콘 퓨즈를 블로잉함에 의해, 어드레스는 영향을 받지 않는다. 따라서, ARRAY_C는 어레이 어드레스가 LATCH_C 내에 저장됨에도 불구하고, 000010의 어레이 어드레스와 결코 대응하지 않는다. 대신에, ARRAY_D가 이 어드레스에 대응한다. 이는 하나 이상의 결함이 있는 메모리 어레이가 존재함에도 불구하고 논리적으로 연속하는 메모리를 제공하는 것이다.
한 실시예에서, 48 메모리 어레이(12) 전체가 메모리 장치(10)에 제공된다. 전체 메모리 크기는 1.5메가바이트이다. 1.5메가바이트 메모리는 통상 비디오 메모리 시스템의 픽셀 정보를 저장하기 위해 사용된다. 예컨대, 1.5메가바이트는 1024비트×768비트의 픽셀 정보를 저장하기 위해 논리적으로 증가된다. 상기 데이터는 48메모리 어레이(12)내에 저장되며, 각각 256K비트를 저장한다. 메모리의 출력은 128비트이며, 각 어레이는 256 로우(row)×8 칼럼×128 비트/칼럼으로 구성된다.
다른 비디오 표시 메모리는 1280×1024 픽셀 정보를 갖는다. 이러한 시스템의 각 바이트는 1.25 메가바이트를 요구한다. 이러한 크기의 메모리는 40메모리 어레이(12)를 사용하여 증가될 수도 있으며, 256 로우×8 칼럼×128 비트/칼럼 으로 구성된다.
본 발명의 한 실시예에서, 1.5메가바이트 메모리 칩은 48메모리 어레이(12)로 구성된다. 이 메모리 장치(10)는 8 개를 초과하는 결함성 어레이를 가질 수도 있지만 여전히 유용한 비디오 메모리이다. 만일 메모리 어레이(12)에 결함이 없다면, 메모리 칩은 1.5메가바이트 메모리로 작동된다. 8개의 메모리 어레이(12)의 중 하나가 결함을 갖는다면, 메모리 칩은 1.25 메가바이트 메모리로서 작동될 수도 있다.
하나 이상의 메모리 어레이(12)가 결함을 갖는 것으로 판명된다면, 메모리 장치(10)는 유용한 1.25메가바이트 메모리로서 기능을 행할 것이다.
플래그(flag)가 감소된 용량을 갖는 메모리 장치(10)를 판명하기 위해 메모리 장치내에 설치될 수도 있다. 이는 모든 여분의 수리 기술이 소모된 후에 복수의 어레이가 결함이 있더라도 사용될 수 있는 메모리 장치(10)를 제공한다.
당업자들이 이해한 바와 같이, 본 발명은 본 발명의 개념을 벗어나지 않으면서 다른 형태로 구현될 수도 있다. 예컨대, 시프트 레지스터와 어드레스 래치를 사용하는 실시예가 기술되더라도, 논리적으로 연속하는 메모리가 얻어지는 한, 어레이를 리넘버링하는 다른 접근이 사용될 수도 있다. 추가로, 비디오 메모리 장치내에 사용하기 위해 설계된 실시예가 기술되더라도, 본 발명의 특징은 다른 메모리 형태와 크기에 사용될 수도 있다. 종래의 특정한로직이 기술된다면, 당업자들은 다른 극성 신호가 또한 사용될 수도 있음을 인지할 것이다.
따라서, 본 발명의 기술은 본 발명의 범위에 제한을 두지 않는다.
본 발명에 따라 메모리 시스템 내의 메모리 어레이를 리넘버링함으로서, 목표 메모리 용량보다 작은 메모리 용량을 갖는 논리적으로 연속하는 메모리 시스템을 제공하여, 결함있는 메모리 칩을 버리지 않고 사용할 수 있다.

Claims (9)

  1. 목표 메모리 용량을 가지며, 복수개(N)의 메모리 어레이를 갖는 메모리 시스템내의 메모리 어레이를 리넘버링하는 방법에 있어서, 상기 방법은, 결함을 갖는 상기 N개의 메모리 어레이의 부분(M)을 판명하는 단계와, 상기 목표 메모리 용량보다 작게 보정된 메모리 용량을 갖는 논리적으로 연속하는 메모리 시스템을 제공하기 위해 0 으로부터 (N-M)으로 상기 메모리 어레이를 리넘버링하는 단계를 포함하는 것을 특징으로 하는 메모리 어레이를 리넘버링하는 방법.
  2. 제1항에 있어서, 상기 메모리 어레이를 리넘버링하는 단계는 각 메모리 어레이에 관련된 어드레스 래치내에서 메모리 어레이 어드레스를 래칭하는 단계를 추가로 포함하는 단계를 방법.
  3. 제1항에 있어서, 상기 방법은 상기 결함을 갖는 메모리 어레이의 상기 부분(M)을 분리시키는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 분리시키는 단계는 결함을 갖는 메모리 어레이의 상기 부분(M)을 디스에이블하기 위해 퓨즈를 블로잉(blowing)하는 단계로 구성되며, 상기 퓨즈를 블로잉하는 단계는 또한 상기 결함을 갖는 어레이와 관련된 리프트 레지스터 비트를 바이패스하는 것임을 특징으로 하는 방법.
  5. 메모리 시스템에서 메모리 어레이를 리넘버링하는 방법에 있어서, 상기 방법은, 어드레스 래치에 연결된 복수개(N)의 상기 메모리 어레이를 제공하는 단계와, 결함을 갖는 N개의 메모리 어레이의 부분(M)을 디스에이블하는 단계와, 상기 결함을 갖는 메모리 어레이의 부분(M)중 하나와 관련된 복수개 (N)의 시프트 레지스터를 바이패스하는 단계와, 기결함성 메모리 어레이가 특정 어레이 어드레스에 의해 판명되도록 각각의 상기 어드레스 래치내에 어레이 어드레스를 저장하는 단계를 포함하는 것을 특징으로 하는 메모리 어레이를 리넘버링하는 방법.
  6. 제5항에 있어서, 상기 메모리 시스템은 비디오 메모리 시스템인 것을 특징으로 하는 방법.
  7. 어레이 어드레스 래치에 연결된 복수개(N)의 메모리 어레이와, 상기 복수개(M)의 메모리 어레이가 결함이 있는 경우, 상기 복수개 (M)의 메모리 어레이를 디스에이블하는 수단과, 상기 메모리 어드래스 래치내에 저장된 연속하는(N-M)개의 어레이 어드레스를 발생시키기 위해 상기 어레이 어드레스 래치에 연결된 어드레스 발생 수단을 포함하는 것을 특징으로 하는 목표 메모리 용량을 갖는 메모리 장치.
  8. 제7항에 있어서, 상기 어드레스 발생 수단은, 상기 연속하는 어레이 어드레스를 래치하기 위한 상기 어레이 어드레스 래치를 인에이블시키는 래치 신호를 발생시키기 위해 연결된 복수의 쉬프트 레지스터를 추가로 포함하는 것을 특징으로 하는 메모리 장치.
  9. N개의 메모리 어레이를 갖는 목표 메모리 용량으로 작동가능하며, N개의 메모리 어레이보다 작은 감소된 메모리 용량으로 작동가능한 비디오 메모리 시스템에 있어서, 상기 시스템은, 어드레스 래치내에 저장된 어드레스를 갖고 어레이 디코더에 나타난 어드레스 라인에 의해 어드레스되는 메모리 어레이를 포함하는 N개의 어레이 구조물과, 상기 비디오 메모리 시스템의 파우어업 싸이클시에, 상기 N개의 어레이 구조물 각각에 대해 어드레스를 연속적으로 발생시키기 위해 상기 N 어레이 구조물의 어드레스 래치 각각에 연결된 어드레스 발생 수단을 포함하는 것을 특징으로 하는 비디오 메모리 시스템.
KR1019970021284A 1996-05-31 1997-05-28 메모리 시스템 내의 메모리 어레이를 리넘버링하는 방법 및 장치 KR100272398B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/656,164 1996-05-31
US08/656,164 US5859961A (en) 1996-05-31 1996-05-31 Renumbered array architecture for multi-array memories
US8/656,164 1996-05-31

Publications (2)

Publication Number Publication Date
KR970076894A KR970076894A (ko) 1997-12-12
KR100272398B1 true KR100272398B1 (ko) 2000-11-15

Family

ID=24631918

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970021284A KR100272398B1 (ko) 1996-05-31 1997-05-28 메모리 시스템 내의 메모리 어레이를 리넘버링하는 방법 및 장치

Country Status (6)

Country Link
US (1) US5859961A (ko)
EP (1) EP0828216A1 (ko)
JP (1) JPH1055318A (ko)
KR (1) KR100272398B1 (ko)
CN (1) CN1093662C (ko)
TW (1) TW340218B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6219467B1 (en) * 1997-07-15 2001-04-17 Fuji Photo Film Co. Ltd. Image processing device
JP4602646B2 (ja) * 2003-06-20 2010-12-22 名古屋電機工業株式会社 情報表示装置
US7285028B1 (en) * 2006-05-16 2007-10-23 Cheng Uei Precision Industry Co., Ltd. Plug connector

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2217769B1 (ko) * 1973-02-09 1984-03-09 Cii Honeywell Bull
US4453248A (en) * 1982-06-16 1984-06-05 International Business Machines Corporation Fault alignment exclusion method to prevent realignment of previously paired memory defects
JPH0696598A (ja) * 1992-07-10 1994-04-08 Texas Instr Japan Ltd 半導体メモリ装置及び欠陥メモリセル救済回路
WO1994003901A1 (en) * 1992-08-10 1994-02-17 Monolithic System Technology, Inc. Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration

Also Published As

Publication number Publication date
KR970076894A (ko) 1997-12-12
TW340218B (en) 1998-09-11
US5859961A (en) 1999-01-12
CN1170161A (zh) 1998-01-14
JPH1055318A (ja) 1998-02-24
CN1093662C (zh) 2002-10-30
EP0828216A1 (en) 1998-03-11

Similar Documents

Publication Publication Date Title
US6693833B2 (en) Device and method for repairing a semiconductor memory
KR101251636B1 (ko) 반도체 기억 장치
US6940765B2 (en) Repair apparatus and method for semiconductor memory device to be selectively programmed for wafer-level test or post package test
US4881200A (en) Erasable programmable read only memory device
US6865098B1 (en) Row redundancy in a content addressable memory device
KR100867562B1 (ko) 메모리 장치 내의 멀티플렉스된 중복 구조를 위한 회로 및 방법
EP3915116A1 (en) Apparatuses and methods for soft post/package repair
US7613056B2 (en) Semiconductor memory device
US6469949B1 (en) Fuse latch array system for an embedded DRAM having a micro-cell architecture
US7218561B2 (en) Apparatus and method for semiconductor device repair with reduced number of programmable elements
US20060274586A1 (en) Semiconductor memory device with redundancy function
US7054206B2 (en) Sub-column-repair-circuit
KR100272398B1 (ko) 메모리 시스템 내의 메모리 어레이를 리넘버링하는 방법 및 장치
US6915467B2 (en) System and method for testing a column redundancy of an integrated circuit memory
US6535436B2 (en) Redundant circuit and method for replacing defective memory cells in a memory device
US6809972B2 (en) Circuit technique for column redundancy fuse latches
US6552938B1 (en) Column redundancy system and method for embedded DRAM devices with multibanking capability
EP0514664A2 (en) Dynamic random access memory with a redundancy decoder
JP2009123258A (ja) 半導体記憶装置
EP1408513A1 (en) Carry decoder for a memory
EP1408515B1 (en) Sub-column-repair-circuit
US6680857B2 (en) Unit-architecture with implemented limited bank-column-select repairability
US20030063510A1 (en) Memory employing multiple enable/disable modes for redundant elements and testing method using same
JP3437689B2 (ja) 半導体記憶装置
JP2000305858A (ja) 半導体装置及び半導体システム

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120816

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130805

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20150730

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20160727

Year of fee payment: 17

EXPY Expiration of term