JP3437689B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に複数のカラムのデータを同時に複数のデータ
線に読み出す方式を有する半導体記憶装置における不良
メモリセル救済用の冗長回路に関するもので、例えばＤ
ＲＡＭ（ダイナミック型ランダムアクセスメモリ）に使
用されるものである。

【０００２】

【従来の技術】近年、大容量化している半導体メモリに
おいて、製造の歩留りを向上させるために、冗長回路を
設けることが必須の技術になってきている。この冗長回
路は、メモリセルアレイの不良ビットを救済するための
予備（スペア）メモリセルと、上記予備メモリセルの選
択が可能な予備（スペア）デコーダと、不良メモリセル
の番地を記憶するための不良アドレス記憶回路と、不良
アドレス記憶回路に記憶されている不良アドレスの入力
時に、不良メモリセルの選択を禁止して予備メモリセル
を選択するように切り換える制御回路とを有する。

【０００３】この場合、通常は、複数の予備メモリセル
が接続された予備行（あるいは予備列）と、不良メモリ
セルが含まれた不良行（あるいは不良列）を記憶するた
めの不良行記憶回路（あるいは不良列記憶回路）と、予
備行（あるいは予備列）を選択制御する予備行デコーダ
（あるいは予備列デコーダ）が複数組設けられている。

【０００４】これにより、複数箇所の不良ビットが存在
する場合でも、不良メモリセルが存在する不良行（ある
いは不良列）を予備行（あるいは予備列）で置換して不
良ビットを救済することが可能になっている。

【０００５】図８は、従来の汎用のＤＲＡＭにおけるメ
モリコア部の構成の一部を示す。このメモリコア部にお
いて、メモリセル１が行列状に配列されたメモリセルア
レイ２の主メモリセル用の各カラムのビット線４は、対
応するカラム選択スイッチ６を経て１本の入出力データ
線７に共通に接続されており、予備メモリセル用のカラ
ムの予備ビット線５は対応するカラム選択スイッチ６を
経て前記１本の入出力データ線７に共通に接続されてい
る。

【０００６】そして、主メモリセル用の各カラムに対応
してカラムデコーダ８が設けられており、カラムデコー
ダ８の出力は不良カラム置換制御ゲート１１に入力し、
この制御ゲート１１を通過したカラムデコーダ出力によ
り対応するカラムのカラム選択スイッチ６がスイッチ制
御される。

【０００７】また、予備メモリセル用の予備カラムに対
応して予備カラムデコーダ９（不良カラムアドレス記憶
回路を含む）が設けられており、上記予備カラムデコー
ダ９の出力により予備メモリセル用のカラムの予備ビッ
ト線５のカラム選択スイッチ６がスイッチ制御される。
また、上記予備カラムデコーダ９の出力がインバータ回
路１０により反転された反転信号が前記不良カラム置換
制御ゲート１１のゲート制御信号として入力する。

【０００８】これにより、予備カラムデコーダ９の出力
が“Ｈ”レベルの時には、不良メモリセルが存在する不
良カラムの選択を禁止して予備カラムを選択するように
切り換える置換動作（不良ビット救済）が行われるよう
になる。

【０００９】上記したような汎用のＤＲＡＭをはじめと
する従来の読み出し・書込み可能な半導体メモリは、カ
ラムアドレス数と同数のカラムデコーダが設けられ、カ
ラムデコーダ出力とこれにより選択されるカラムとの対
応関係が読み出し時と書込み時とで同じであり、読み出
し時と書込み時とで同数のカラムを選択するアーキテク
チャーが採用されている。

【００１０】一方、最近のコンピュータシステムにおい
ては、データ処理機能の一部を読み出し・書込み可能な
メモリと同一チップ上に搭載するシステム・オン・チッ
プ化の傾向がある。このシステム・オン・チップ化をさ
らに進めてメモリ内部にデータ処理機能の一部を持たせ
る場合、あるいは、用途を限定した専用メモリを実現す
る場合に、メモリセルアレイのカラム選択に関して前記
した従来のアーキテクチャーとは異なる新しいアーキテ
クチャーを導入することがある。

【００１１】その一例として、例えば読み出し時には特
定の相対的位置関係にある複数のカラムに同時にアクセ
スし、複数ビットのデータを複数本のデータ線に同時に
読み出すことが考えられる。

【００１２】しかし、上記したように特定の相対的位置
にある複数のカラムに同時にアクセスする方式を有する
ＤＲＡＭに不良メモリセル救済用の冗長回路を持たせる
場合、図８中に示した従来の冗長回路を単純に採用する
と不都合が生じる。

【００１３】この点について、読み出し時に、アドレス
指定により選択されたカラムのデータを第１のデータ線
に読み出すと同時に、選択されたカラムに対して特定の
相対的位置のアドレスに対応するカラム（例えば選択さ
れたカラムに対して隣りのカラム）のデータを第２のデ
ータ線に読み出すＤＲＡＭについて考える。

【００１４】このＤＲＡＭに不良メモリセル救済用の冗
長回路を採用する場合、（１）不良メモリセルが存在す
る不良カラムが選択された場合に不良カラムを予備カラ
ムと置換する処理、（２）上記不良カラムを特定の相対
的位置のアドレスのカラムとして認識する必要があるカ
ラム（上記不良カラムのアドレスが特定の相対的位置で
あるとみなされるアドレスのカラム）が選択された場合
にも上記不良カラムを予備カラムと置換する処理が必要
になる。この場合、前記従来の冗長回路を単純に採用す
ると、前者（１）の処理は可能であるが、後者（２）の
処理は不可能である。

【００１５】

【発明が解決しようとする課題】上記したように従来の
ＤＲＡＭにおける不良メモリセル救済用の冗長回路は、
複数のカラムに同時にアクセスする方式を有するＤＲＡ
Ｍに採用した場合に、不良カラムのアドレスが特定の相
対的位置であるとみなされるカラムアドレスが入力した
場合に不良カラムを予備カラムと置換する処理が不可能
であるという問題があった。

【００１６】本発明は上記の問題点を解決すべくなされ
たもので、複数のデータ線を有し、複数のカラムに同時
にアクセスする方式を有する場合に、不良カラムのアド
レスが入力した場合だけでなく、不良カラムのアドレス
が特定の相対的位置に存在するものとみなされるカラム
アドレスが入力した場合にも不良カラムを予備カラムと
置換する処理が可能になる不良メモリセル救済回路を採
用した半導体記憶装置を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明の半導体記憶装置
は、それぞれ複数のグループに分けられた複数のビット
線、複数の予備ビット線および複数のデータ線と、カラ
ムアドレス入力に対応して第１グループのビット線およ
び特定の相対的位置に存在する第２グループのビット線
を選択して対応するグループのデータ線に接続するビッ
ト線選択制御回路と、不良カラムアドレスの入力時ある
いは不良カラムアドレスを特定の相対的位置に存在する
とみなすカラムアドレスの入力時に不良ビット線に代え
て同一グループの予備ビット線を選択してデータ線に接
続する置換制御回路とを具備することを特徴とする。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の半導体記
憶装置の第１の実施の形態に係るＤＲＡＭのメモリコア
部および不良ビット救済用の冗長回路の一部を示してい
る。

【００１９】図１に示すＤＲＡＭは、それぞれ複数のグ
ループに分けられた複数のビット線４、複数の予備ビッ
ト線５１、５２および複数のデータ線７１、７２と、カ
ラムアドレス入力に対応して第１グループのビット線お
よび特定の相対的位置に存在する第２グループのビット
線を選択して対応するグループのデータ線に接続するビ
ット線選択制御回路と、不良カラムアドレスの入力時あ
るいは不良カラムアドレスを特定の相対的位置に存在す
るとみなすカラムアドレスの入力時に不良ビット線に代
えて同一グループの予備ビット線を選択してデータ線に
接続する置換制御回路とを具備する。

【００２０】即ち、図１において、１はそれぞれ例えば
１トランジスタ・１キャパシタ構成のダイナミック型の
メモリセルであり、行列状に配列されてメモリセルアレ
イ２を形成している。この場合、上記メモリセル１に
は、本来必要な主メモリセルのほかにそれぞれ列方向に
配置された複数列（本例では２列分を示す）をなす予備
メモリセルを含む。

【００２１】３はそれぞれ上記メモリセルアレイ２にお
ける同一行のメモリセル１に接続された複数のワード線
である。４はそれぞれ同一列のメモリセルに接続された
複数のビット線であり、５１、５２はそれぞれ同一列の
予備メモリセルに接続された複数（本例では２本）の予
備ビット線である。

【００２２】６は前記複数のビット線および複数の予備
ビット線の各一端側にそれぞれ対応して接続された複数
のカラム選択スイッチである。７１および７２は前記複
数のビット線４および複数の予備ビット線５を複数のグ
ループ（本例では２グループ）に区分した場合の各グル
ープに対応して設けられ、それぞれ対応するグループの
各ビット線４、５に接続されているカラム選択スイッチ
６の一端側に共通に接続され、前記各グループのビット
線４、５に対してデータの入出力を行うための２本のデ
ータ線である。

【００２３】この場合、本例では、前記メモリセルアレ
イ２における奇数番目のカラムのビット線４および予備
ビット線（本例では第１の予備ビット線５１）は対応す
るカラム選択スイッチ６を経て上記２組のデータ線のう
ちの第１のデータ線７１に接続され、偶数番目のカラム
のビット線４および予備ビット線（本例では第２の予備
ビット線５２）は対応するカラム選択スイッチ６を経て
上記２組のデータ線のうちの第２のデータ線７２に接続
されている。

【００２４】８はそれぞれカラムアドレス信号入力をデ
コードしてデコード信号を出力する複数個のカラムデコ
ーダである。１１はそれぞれ前記各ビット線４に対応し
て１個づづ設けられている二入力の第１のアンドゲート
であり、各一方の入力として対応するカラムデコーダ８
の出力が入力し、各他方の入力として第１の置換制御信
号（ゲート通過制御信号）が入力する。

【００２５】１２はそれぞれ前記各ビット線４に対応し
て１個づづ設けられている二入力の第２のアンドゲート
であり、各一方の入力として対応するカラムデコーダ８
の出力が入力し、各他方の入力として第２の置換制御信
号（ゲート通過制御信号）が入力する。

【００２６】１３はそれぞれ前記各ビット線４に対応し
て１個づづ設けられている二入力の第１のオアゲートで
あり、この各オアゲート１３の出力により対応するカラ
ムのカラム選択スイッチ６をスイッチ制御するものであ
る。

【００２７】上記各オアゲート１３は、各一方の入力と
して対応するビット線４に対応して設けられている前記
第１のアンドゲート１１の出力が入力し、各他方の入力
として隣りのビット線４に対応して設けられている前記
第２のアンドゲート１２の出力が入力する。

【００２８】換言すれば、各ビット線４に対応して設け
られている二入力のオアゲート１３は、前記カラムデコ
ーダ８の配列内で隣り合う２個のカラムデコーダの出力
がそれぞれ対応するアンドゲート１１、１２を通過した
信号の論理和をとる。

【００２９】１４は前記第１の予備ビット線５１に対応
して設けられ、第１の不良カラムアドレスを記憶するた
めの不良カラムアドレス記憶回路を含み、上記第１の不
良カラムアドレスを指定するカラムアドレス信号をデコ
ードする第１の予備カラムデコーダである。

【００３０】１５は上記第１の予備カラムデコーダ１４
に対応して設けられ、上記第１の不良カラムアドレスを
特定の相対的位置とみなすカラムアドレスを指定するカ
ラムアドレス信号をデコードする第１の相対カラムデコ
ーダである。

【００３１】１６は前記第２の予備ビット線５２に対応
して設けられ、第２の不良カラムアドレスを記憶するた
めの不良カラムアドレス記憶回路を含み、上記第２の不
良カラムアドレスを指定するカラムアドレス信号をデコ
ードする第２の予備カラムデコーダである。

【００３２】１７は上記第２の予備カラムデコーダ１６
に対応して設けられ、上記第２の不良カラムアドレスを
特定の相対的位置とみなすカラムアドレスを指定するカ
ラムアドレス信号をデコードする第２の相対カラムデコ
ーダである。

【００３３】１８は前記第１の予備ビット線５１に対応
して設けられている二入力の第２のオアゲートであり、
このオアゲート１８の出力により対応する第１の予備ビ
ット線５１のカラム選択スイッチ６をスイッチ制御する
ものである。

【００３４】上記第２のオアゲート１８は、一方の入力
として前記第１の予備カラムデコーダ１４の出力が入力
し、他方の入力として前記第１の相対カラムデコーダ１
５の出力が入力する。

【００３５】１９は前記第２の予備ビット線５２に対応
して設けられている二入力の第３のオアゲートであり、
このオアゲート１９の出力により対応する第２の予備ビ
ット線５２のカラム選択スイッチ６をスイッチ制御する
ものである。

【００３６】上記第３のオアゲート１９は、一方の入力
として前記第２の予備カラムデコーダ１６の出力が入力
し、他方の入力として前記第２の相対カラムデコーダ１
７の出力が入力する。

【００３７】２１は前記第１の予備カラムデコーダ１４
の出力が入力し、その反転信号を生成する第１のインバ
ータ回路、２２は前記第１の相対カラムデコーダ１５の
出力が入力し、その反転信号を生成する第２のインバー
タ回路、２３は前記第２の予備カラムデコーダ１６の出
力が入力し、その反転信号を生成する第３のインバータ
回路、２４は前記第２の相対カラムデコーダ１７の出力
が入力し、その反転信号を生成する第４のインバータ回
路である。

【００３８】２５は前記第２のインバータ回路２２の出
力および第４のインバータ回路２４の出力が入力する二
入力の第３のアンドゲートであり、その出力信号は前記
第１の置換制御信号として前記第１のアンドゲート１１
に入力する。

【００３９】２６は前記第１のインバータ回路２１の出
力および第３のインバータ回路２３の出力が入力する二
入力の第４のアンドゲートであり、その出力信号は前記
第２の置換制御信号として前記第２のアンドゲート１２
に入力する。

【００４０】上記構成の図１のＤＲＡＭにおいて、第１
の予備ビット線５１の置換対象となる主カラムグループ
内に不良メモリセルが存在する場合には、上記不良メモ
リセルが存在するカラムのアドレス（第１の不良カラム
アドレス）を第１の予備カラムデコーダ１４内の不良カ
ラムアドレス記憶回路に記憶させておく。

【００４１】また、上記第１の不良カラムアドレスが特
定の相対的位置に存在するものとみなされる第３のカラ
ムアドレスを第１の相対カラムデコーダ１５内の不良カ
ラムアドレス記憶回路に記憶させておく。

【００４２】これに対して、第２の予備カラムの置換対
象となる主カラムグループ内に不良メモリセルが存在す
る場合には、上記不良メモリセルが存在するカラムのア
ドレス（第２の不良カラムアドレス）を第２の予備カラ
ムデコーダ１６内の不良カラムアドレス記憶回路に記憶
させておく。

【００４３】また、上記第２の不良カラムアドレスが特
定の相対的位置に存在するものとみなされる第４のカラ
ムアドレスを第２の相対カラムデコーダ１７内の不良カ
ラムアドレス記憶回路に記憶させておく。

【００４４】次に、図１のＤＲＡＭにおける不良カラム
置換動作について説明する。図２は、不良メモリセルが
存在しない正常なカラムのアドレスが図１のＤＲＡＭに
入力した場合の動作（予備カラムは選択されない）の一
例を示している。

【００４５】図３は、不良メモリセルが存在する不良カ
ラムのアドレス（第１の不良カラムアドレス）が図１の
ＤＲＡＭに入力した場合に第１の予備ビット線が選択さ
れる動作の一例を示している。

【００４６】図４は、不良メモリセルが存在する不良カ
ラムのアドレス（第１の不良カラムアドレス）が特定の
相対的位置に存在するとみなす第３のカラムアドレスが
図１のＤＲＡＭに入力した場合に第１の予備ビット線が
選択される動作の一例を示している。

【００４７】まず、図２を参照しながら、正常なカラム
のアドレスｎが入力した場合の動作（予備カラムは選択
されない）の一例について説明する。この場合には、第
１の予備カラムデコーダ１４、第１の相対カラムデコー
ダ１５、第２の予備カラムデコーダ１６、第２の相対カ
ラムデコーダ１７の各出力はそれぞれ“Ｌ”レベルであ
る。これにより、第１のインバータ回路２１〜第４のイ
ンバータ回路２４の各出力はそれぞれ“Ｈ”レベルであ
り、第３のアンドゲート２５の出力（第１の置換制御信
号）および第４のアンドゲート２６の出力（第２の置換
制御信号）はそれぞれ“Ｈ”レベルであり、第１のアン
ドゲート１１および第２のアンドゲート１２は対応する
カラムデコーダ回路８のデコード信号出力を通過させる
ことが可能な状態である。

【００４８】従って、カラムアドレスｎに対応するカラ
ムデコーダ回路８の“Ｈ”レベルのデコード信号出力が
対応する第１のアンドゲート１１を通過した信号は、対
応する第１のオアゲート１３を経て対応するカラム選択
スイッチ６をオン制御する。これによりカラムアドレス
ｎに対応する正常なカラムのビット線が選択されて前記
第１のデータ線７１に接続される。

【００４９】同時に、上記カラムデコーダ回路８のデコ
ード信号出力が対応する第２のアンドゲート１２を通過
した信号は、上記カラムデコーダ回路８に対応するカラ
ムに対して隣接する１つ大きいカラムアドレス（ｎ＋
１）のカラムに対応する第１のオアゲート１３を経て対
応するカラム選択スイッチ６をオン制御する。これによ
りカラムアドレス（ｎ＋１）に対応する正常なカラムの
ビット線が選択されて前記第２のデータ線７２に接続さ
れる。

【００５０】次に、図３を参照しながら、不良メモリセ
ルが存在する不良カラムのアドレス（第１の不良カラム
アドレスｎ）が入力した場合に第１の予備ビット線が選
択される動作の一例について説明する。

【００５１】この場合には、第１の相対カラムデコーダ
１５、第２の予備カラムデコーダ１６、第２の相対カラ
ムデコーダ１７の各出力はそれぞれ“Ｌ”レベルであ
り、第１の予備カラムデコーダ１４の出力は“Ｈ”レベ
ルである。これにより、第１のインバータ回路２１の出
力は“Ｌ”レベルであり、第３のアンドゲート２５の出
力（第１の置換制御信号）は“Ｌ”レベルであり、第１
のアンドゲート１１は対応するカラムデコーダ回路８の
デコード信号出力を通過させることが不可能な状態（禁
止状態）である。

【００５２】これに対して、第１の予備カラムデコーダ
１４の“Ｈ”レベルのデコード信号出力が第１の予備ビ
ット線５１に対応する第２のオアゲート１８を経て対応
するカラム選択スイッチ６をオン制御する。これにより
第１の予備ビット線５１が選択されて前記第１のデータ
線７１に接続されるので、第１の不良カラムアドレスｎ
の不良カラムに対する置換が行われる。

【００５３】一方、この時、第２のインバータ回路２２
〜第４のインバータ回路２４の各出力はそれぞれ“Ｈ”
レベルであり、第４のアンドゲート２６の出力（第２の
置換制御信号）は“Ｈ”レベルであり、第２のアンドゲ
ート２６はカラムデコーダ回路８のデコード信号出力を
通過させることが可能な状態である。

【００５４】従って、不良カラムに対応するカラムデコ
ーダ回路８の“Ｈ”レベルのデコード信号出力が第１の
アンドゲート１１を通過した信号は、上記不良カラムに
対して隣接する１つ大きいカラムアドレス（ｎ＋１）の
カラムに対応する第１のオアゲート１３を経て対応する
カラム選択スイッチ６をオン制御する。これにより正常
なカラムのビット線が選択されて前記第２のデータ線７
２に接続される。

【００５５】次に、図４を参照しながら、不良メモリセ
ルが存在する不良カラムのアドレス（第１の不良カラム
アドレスｎ）が特定の相対的位置に存在するとみなす第
３のカラムアドレス（ｎ−１）が入力した場合に第１の
予備ビット線が選択される動作の一例について説明す
る。

【００５６】この場合には、第１の予備カラムデコーダ
１４、第２の予備カラムデコーダ１６、第２の相対カラ
ムデコーダ１７の各出力はそれぞれ“Ｌ”レベルであ
り、第１の相対カラムデコーダ１５の出力は“Ｈ”レベ
ルである。

【００５７】これにより、第１のインバータ回路２１、
第３のインバータ回路２３および第４のインバータ回路
２４の各出力はそれぞれ“Ｈ”レベルであり、第３のア
ンドゲート２５の出力（第１の置換制御信号）は“Ｈ”
レベルであり、第１のアンドゲート１１は第３のカラム
アドレス（ｎ−１）に対応するカラムデコーダ回路８の
デコード信号出力を通過させることが可能な状態であ
る。

【００５８】上記第３のカラムアドレス（ｎ−１）のカ
ラムに対応するカラムデコーダ回路８の“Ｈ”レベルの
デコード信号出力が対応する第１のアンドゲート１１を
通過した信号は、上記カラムに対応する第１のオアゲー
ト１３を経て対応するカラム選択スイッチ６をオン制御
する。これにより第３のカラムアドレス（ｎ−１）に対
応する正常なカラムのビット線が選択されて前記第２の
データ線７２に接続される。

【００５９】一方、この時、第２のインバータ回路２２
の出力は“Ｌ”レベルであり、第４のアンドゲート２６
の出力（第２の置換制御信号）は“Ｌ”レベルであり、
第２のアンドゲート２６はカラムデコーダ回路８のデコ
ード信号出力を通過させることが不可能な状態（不良カ
ラムの選択が禁止された状態）である。

【００６０】これに対して、第１の相対カラムデコーダ
１５の“Ｈ”レベルのデコード信号出力が第１の予備ビ
ット線５１に対応する第１のオアゲート１３を経て対応
するカラム選択スイッチ６をオン制御する。これにより
第１の予備ビット線５１が選択されて前記第１のデータ
線７１に接続されるので、第３のカラムアドレス（ｎ−
１）に対して特定の相対的位置にある第１の不良カラム
アドレスｎの不良カラムに対する置換が行われる。

【００６１】即ち、上述した動作から分かるように、前
記第１のアンドゲート１１および第３のオアゲート１３
は、カラムデコーダ８のデコード信号出力により選択指
定された主カラムを第１のデータ線７１に接続するよう
に制御する第１のビット線選択制御回路として機能す
る。

【００６２】また、前記第２のアンドゲート１２および
第１のオアゲート１３は、カラムデコーダ８のデコード
信号出力により選択指定された主カラムに対して特定の
相対的位置に対応するカラムアドレスのカラム（本例で
は、基準となるカラムに隣接する１つ大きいカラムアド
レスのカラム）を第２のデータ線７２に接続するように
制御する第２のビット線選択制御回路として機能する。

【００６３】また、前記第１の予備カラムデコーダ１
４、第１のインバータ回路２１、第３のアンドゲート２
５および第１のアンドゲート１１は、第１の予備カラム
デコーダ１４の不良カラムアドレス記憶回路に記憶され
ている不良カラムアドレスが入力した場合に上記不良カ
ラムアドレスの不良カラムが前記複数のデータ線のうち
のいずれのデータ線にも接続されないように禁止する第
１の不良ビット線選択禁止制御回路として機能する。

【００６４】また、前記第１の予備カラムデコーダ１４
およびそのデコード信号出力が入力する第２のオアゲー
ト１８は、第１の予備カラムデコーダ１４の不良カラム
アドレス記憶回路に記憶されている不良カラムアドレス
が入力した場合に第１の予備ビット線５１を選択して前
記第１のデータ線７１に接続するように制御する（不良
カラムを予備カラムと置換する）第１の冗長カラム制御
回路として機能する。

【００６５】また、前記第１の相対カラムデコーダ１
５、第２のインバータ回路２２、第４のアンドゲート２
６および第２のアンドゲート１２は、第１の相対カラム
デコーダ１５のカラムアドレス記憶回路に記憶されてい
るカラムアドレス（第１の予備カラムデコーダ１４の不
良カラムアドレス記憶回路に記憶されている不良カラム
アドレスが特定の相対的位置に存在するとみなされるカ
ラムアドレス）が入力した場合に、不良カラムアドレス
の不良カラムが複数のデータ線のうちのいずれのデータ
線にも接続されないように禁止する第２の不良ビット線
選択禁止制御回路として機能する。

【００６６】また、前記第１の相対カラムデコーダ１５
およびそのデコード信号出力が入力する第２のオアゲー
ト１８は、第１の予備カラムデコーダ１４の不良カラム
アドレス記憶回路に記憶されている不良カラムアドレス
が入力した場合に第１の予備ビット線５１を選択して前
記第１のデータ線７１に接続するように制御する（不良
カラムを予備カラムと置換する）第２の冗長カラム制御
回路として機能する。

【００６７】上記した第１グループにおける不良救済動
作に準じて第２グループでも不良救済動作が可能であ
る。即ち、前記第２の予備カラムデコーダ１６、第３の
インバータ回路２３、第３のアンドゲート２５および第
１のアンドゲート１１は、第２の予備カラムデコーダ１
６の不良カラムアドレス記憶回路に記憶されている不良
カラムアドレスが入力した場合に上記不良カラムアドレ
スの不良カラムが前記複数のデータ線のうちのいずれの
データ線にも接続されないように禁止する第３の不良ビ
ット線選択禁止制御回路として機能する。

【００６８】また、前記第２の予備カラムデコーダ１６
およびそのデコード信号出力が入力する第４のオアゲー
ト１９は、第２の予備カラムデコーダ１６の不良カラム
アドレス記憶回路に記憶されている不良カラムアドレス
が入力した場合を検出した時に第２の予備ビット線５２
を選択して前記第２のデータ線７２に接続するように制
御する（不良カラムを予備カラムと置換する）第３の冗
長カラム制御回路として機能する。

【００６９】また、前記第２の相対カラムデコーダ１
６、第４のインバータ回路２４、第４のアンドゲート２
６および第２のアンドゲート１２は、第２の相対カラム
デコーダのカラムアドレス記憶回路に記憶されているカ
ラムアドレス（第２の予備カラムデコーダ１６の不良カ
ラムアドレス記憶回路に記憶されている不良カラムアド
レスが特定の相対的位置に存在するとみなされるカラム
アドレス）が入力した場合を検出した時に、不良カラム
アドレスの不良カラムが複数のデータ線のうちのいずれ
のデータ線にも接続されないように禁止する第４の不良
ビット線選択禁止制御回路として機能する。

【００７０】また、前記第２の相対カラムデコーダ１７
およびそのデコード信号出力が入力する第４のオアゲー
ト１９は、第２の予備カラムデコーダ１６の不良カラム
アドレス記憶回路に記憶されている不良カラムアドレス
が入力した場合を検出した時に第２の予備ビット線５２
を選択して前記第２のデータ線７２に接続するように制
御する（不良カラムを予備カラムと置換する）第４の冗
長カラム制御回路として機能する。

【００７１】換言すれば、図１に示したＤＲＡＭは、複
数のメモリセルが行列状に配列されたメモリセルアレイ
と、それぞれ同一行のメモリセルに接続された複数のワ
ード線と、それぞれ同一列のメモリセルに接続された複
数のビット線と、それぞれ列方向に配置された複数列を
なす予備メモリセルと、それぞれ同一列の予備メモリセ
ルに接続された複数の予備ビット線と、前記複数のビッ
ト線および複数の予備ビット線にそれぞれ対応して接続
された複数のカラム選択スイッチと、前記複数のビット
線および複数の予備ビット線を複数のグループに区分し
た場合の各グループに対応して設けられ、それぞれ対応
するグループの各ビット線に接続されているカラム選択
スイッチの一端側に共通に接続され、前記各ビット線に
対してデータの入出力を行う複数のデータ線と、カラム
アドレス信号入力をデコードしてデコード信号を出力す
るカラムデコーダ回路と、前記メモリセルアレイにおけ
る複数のビット線のうちの任意の第１のグループに属す
る任意の第１のビット線を選択指定する第１のカラムア
ドレスの入力時における前記カラムデコーダ回路のデコ
ード信号出力を用いて対応するビット線を選択して前記
複数のデータ線のうちの前記第１のグループの各ビット
線に対応する第１のデータ線に接続するように前記カラ
ム選択スイッチを制御する第１のビット線選択制御回路
と、前記カラムデコーダ回路のデコード信号出力を用い
て、前記複数のビット線のうちの前記第１のグループ以
外の第２のグループに属するとともに前記第１のカラム
アドレスに対して特定の相対的位置に存在する第２のカ
ラムアドレスに対応する第２のビット線を選択して前記
複数のデータ線のうちの第１のデータ線以外の第２のデ
ータ線に接続するように制御するように前記カラム選択
スイッチを制御する第２のビット線選択制御回路と、前
記第１のグループに属する第１のビット線に接続されて
いる複数のメモリセルに不良メモリセルが存在する場合
に前記第１のビット線に対応する第１のカラムアドレス
を記憶しておき、前記第１のカラムアドレスの入力時を
検出し、前記第１のビット線が前記複数のデータ線のう
ちのいずれのデータ線にも接続されないように禁止する
ように前記カラム選択スイッチを制御する第１の不良ビ
ット線選択禁止制御回路と、前記第１の不良ビット線選
択禁止制御回路が前記第１のカラムアドレスの入力時を
検出した時に前記複数の予備ビット線のうちの前記第１
のグループに属する第１の予備ビット線を選択して前記
第１のデータ線に接続するように制御する第１の冗長カ
ラム制御回路と、前記第１の不良ビット線選択禁止制御
回路に記憶されている第１のカラムアドレスを前記特定
の相対的位置に存在するとみなす第３のカラムアドレス
を記憶しておき、前記第３のカラムアドレスの入力時に
前記第１のビット線が前記複数のデータ線のうちのいず
れのデータ線にも接続されないように禁止するように前
記カラム選択スイッチを制御する第２の不良ビット線選
択禁止制御回路と、前記第２の不良ビット線選択禁止制
御回路が前記第３のカラムアドレス信号の入力時を検出
した時に前記第１の予備ビット線を選択して前記第１の
データ線に接続するように制御する第２の冗長カラム制
御回路とを具備する。

【００７２】この場合、前記図１に示した論理回路の構
成は、一部の回路が前記各制御回路の機能のうちの複数
の機能を兼ねており、前記各制御回路を簡単に実現して
いるので、使用素子数が少なくて済み、必要とするパタ
ーン面積が小さくて済む。

【００７３】図５は、図１中の予備カラムデコーダ内あ
るいは相対カラムデコーダ内のカラムアドレス記憶回路
の一例を示している。このカラムアドレス記憶回路は、
例えば８ビットの相補的なカラムアドレス信号ＣＡ0 〜
ＣＡ7 、／ＣＡ0 〜／ＣＡ7 が対応してゲートに入力
し、各一端が接地電位ＶSSに接続された１６個のＮＭＯ
Ｓトランジスタ５１と、上記１６個のＮＭＯＳトランジ
スタの各他端と出力線５２との間にそれぞれ接続された
１６個のフューズ素子５３と、前記出力線５２と電源ノ
ード（電源電圧ＶCC）との間に接続されたプルアップ抵
抗５４と、前記電源ノードと出力線５２との間に接続さ
れたＰＭＯＳトランジスタ５５と、前記出力線５２と上
記ＰＭＯＳトランジスタ５５のゲートとの間に接続され
たインバータ回路５６とからなる。上記フューズ素子５
３としては、通常、レーザービームの照射による切断が
可能なポリシリコンまたは金属配線などからなるレーザ
ーフューズが用いられている。

【００７４】上記カラムアドレス記憶回路が相対カラム
デコーダ内のカラムアドレス記憶回路である場合には、
相対カラムアドレスを記憶させるために相対カラムアド
レスに対応するフューズ素子５３を切断しておく。

【００７５】これに対して、上記カラムアドレス記憶回
路が予備カラムデコーダ内のカラムアドレス記憶回路で
ある場合には、不良カラムアドレスを記憶させない場合
にはフューズを切断する必要がないが、不良カラムアド
レスを記憶させる場合には不良カラムアドレスに対応す
るフューズ素子５３を切断しておく。

【００７６】なお、不良カラムアドレスを記憶させる場
合には、予めウエハー状態におけるテストにより予備メ
モリセルを選択するための置換アドレスのデータを取得
しておき、続いて上記取得データに基づいてフューズを
切断した後、これによるアドレス置換が正しく行われる
か否かを確認する。

【００７７】上記カラムアドレス記憶回路にカラムアド
レスを記憶させた場合、記憶アドレスに一致するカラム
アドレス信号が入力すると、出力線５２は接地電位ＶSS
に接続される経路がなくなり、プルアップ抵抗５４によ
って“Ｈ”レベル（電源電圧ＶCC）に吊り上げられる。

【００７８】これに対して、記憶アドレ以外のカラムア
ドレス信号が入力すると、１６個のＮＭＯＳトランジス
タ５１のうちの少なくとも１個は低インピーダンス状態
になり、この低インピーダンス状態のＮＭＯＳトランジ
スタ５１およびそれに接続されているフューズ素子５３
を介して出力線５２は接地電位ＶSSに接続され、出力線
５２は“Ｌ”レベルが出力する。

【００７９】上記カラムアドレス記憶回路にカラムアド
レスを記憶させなかった場合には、任意のカラムアドレ
ス信号が入力すると、１６個のＮＭＯＳトランジスタ５
１のうちの少なくとも１個は低インピーダンス状態にな
り、この低インピーダンス状態のＮＭＯＳトランジスタ
５１およびそれに接続されているフューズ素子５３を介
して出力線５２は接地電位ＶSSに接続され、出力線５２
は“Ｌ”レベルが出力する。

【００８０】なお、前記したＤＲＡＭにおいては、特定
の相対的位置関係を持つカラムが２つである場合を示し
たが、特定の相対的位置関係を持つカラムが３つ以上あ
る場合には、これに対応してビット線、予備ビット線、
データ線を３つ以上のグループに分け、各グループに対
応して所要の回路を設ければよい。

【００８１】図６は、本発明の第２の実施の形態に係る
ＤＲＡＭのメモリコア部の一部を示している。図６は、
カラムアドレスｎに対して相対的位置のカラムが（ｎ＋
１）、（ｎ＋２）の場合の回路例を示しており、図１中
と同一部分には同一符号を付しており、オアゲート１３
ａ、１８ａおよびアンドゲート２５ａ、２６ａは図１中
の対応するゲートに比べて入力数が３入力に変更されて
いる。

【００８２】即ち、図６のＤＲＡＭにおいて、ビット線
選択制御を行うための回路は、次のような動作を行うよ
うに構成されている。即ち、任意のグループ（例えば第
１グループ）に属する第１のカラムアドレスｎの入力時
を検知すると、第１のカラムアドレスに対応する第１グ
ループに属する１本のビット線４を選択して第１グルー
プに属する第１のデータ線７１に接続する。同時に、上
記第１のカラムアドレスに対して１カラムアドレス大き
い第２のカラムアドレス（ｎ＋１）に対応する第２グル
ープに属する１本のビット線４を選択して第２グループ
に属する第２のデータ線７２に接続する。同時に、前記
第１のカラムアドレスに対して２カラムアドレス大きい
第２のカラムアドレス（ｎ＋２）に対応する第３グルー
プに属する１本のビット線４を選択して第３グループに
属する第３のデータ線７３に接続する。

【００８３】また、置換制御を行うための回路は、次の
ような動作を行うように構成されている。即ち、任意の
グループ（例えば第１グループ）に属する不良カラムア
ドレスｎの入力時を検知すると、上記不良カラムを同一
グループ（第１グループ）の予備ビット線５１と置換制
御する。また、上記第１グループに属する不良カラムア
ドレスｎを特定の相対的位置に存在するものとみなす他
のグループ（第２グループあるいは第３グループ）に属
するカラムアドレスの入力時を検知すると、前記不良カ
ラムを同一グループ（第１グループ）の予備ビット線５
１と置換制御する。

【００８４】なお、図６では、第２グループに属する第
２の予備カラムデコーダ、第２の相対カラムデコーダ、
カラムデコーダ出力信号反転用のインバータ回路および
第２の予備ビット線選択用オアゲート、第３グループに
属する第３の予備カラムデコーダ、第３の相対カラムデ
コーダ、カラムデコーダ出力信号反転用のインバータ回
路および第３の予備ビット線選択用オアゲートの図示が
省略されている。

【００８５】図７は、図６のＤＲＡＭの変形例として、
カラムアドレスｎに対して相対的位置のカラムが（ｎ＋
１）、（ｎ−１）である場合の回路例を示している。図
７においては、図６中と同一部分には同一符号を付して
おり、さらに、第２グループに属する第２の予備カラム
デコーダ１６、第２の相対カラムデコーダ１７、カラム
デコーダ出力信号反転用のインバータ回路２３、２４お
よび第２の予備ビット線選択用オアゲート１９ａ、第３
グループに属する第３の予備カラムデコーダ７１、第３
の相対カラムデコーダ７２、カラムデコーダ出力信号反
転用のインバータ回路７３、７４および第３の予備ビッ
ト線選択用オアゲート１９ａを示している。

【００８６】なお、前記実施の形態では、複数のカラム
のデータを同時に複数のデータ線に読み出す読み出し方
式を有するＤＲＡＭ、複数のカラムに同時に複数のデー
タ線のデータを書き込む方式を有するＤＲＡＭ、読み出
し時と書き込み時とで同数のカラムをアクセスする方式
を有するＤＲＡＭに適用できるが、読み出し時と書き込
み時とでアクセスするカラム数を異ならせる方式を有す
るＤＲＡＭに適用する場合には、読み出し時と書き込み
時とで特定の相対的位置に対するアクセスを異ならせる
ようにゲート制御を行うようにすればよい。また、本発
明は、ＤＲＡＭに限らず、他の半導体メモリにも適用で
きることはいうまでもない。

【００８７】

【発明の効果】上述したように本発明によれば、複数の
データ線を有し、複数のカラムに同時にアクセスする方
式に不良メモリセル救済用の冗長回路を採用した半導体
記憶装置において、不良カラムのアドレスが入力した場
合だけでなく、不良カラムのアドレスが特定の相対的位
置に存在するものとみなされるアドレスが入力した場合
にも不良カラムを予備カラムと置換することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態に係るＤＲＡＭの
メモリコア部の一部を示す回路図。

【図２】 図１のＤＲＡＭに正常なカラムのアドレスが
入力した場合の動作（予備カラムは選択されない）の一
例を示す波形図。

【図３】 図１のＤＲＡＭに不良カラムのアドレスが入
力した場合に第１の予備ビット線が選択される動作の一
例を示す波形図。

【図４】 図１のＤＲＡＭに不良カラムのアドレスが特
定の相対的位置に存在するとみなすカラムアドレスが入
力した場合に第１の予備ビット線が選択される動作の一
例を示す波形図。

【図５】 図１中の予備カラムデコーダ内あるいは相対
カラムデコーダ内のカラムアドレス記憶回路の一例を示
す回路図。

【図６】 本発明の第２の実施の形態に係るＤＲＡＭの
メモリコア部の一部を示す回路図。

【図７】 第２の実施の形態の変形例に係るＤＲＡＭの
メモリコア部の一部を示す回路図。

【図８】 従来の汎用のＤＲＡＭにおけるメモリコア部
の一部を示す回路図。

【符号の説明】

１…メモリセル、２…メモリセルアレイ、３…ワード
線、４…ビット線、５１…第１の予備ビット線、５２…
第２の予備ビット線、６…カラム選択スイッチ、７１…
第１のデータ線、７２…第２のデータ線、８…カラムデ
コーダ、１１…第１のアンドゲート、１２…第２のアン
ドゲート、１３…第１のオアゲート、１４…第１の予備
カラムデコーダ、１５…第１の相対カラムデコーダ、１
６…第２の予備カラムデコーダ、１７…第２の相対カラ
ムデコーダ、１８…第２のオアゲート、１９…第３のオ
アゲート、２１…第１のインバータ回路、２２…第２の
インバータ回路、２３…第３のインバータ回路、２４…
第４のインバータ回路、２５…第３のアンドゲート、２
６…第４のアンドゲート。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ１１Ｃ 11/413 Ｇ１１Ｃ 11/34 ３７１Ｄ (56)参考文献 特開 平７−57495（ＪＰ，Ａ) 特開 平５−74189（ＪＰ，Ａ) 特開 平５−54691（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/401 - 11/419

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリセルが行列状に配列された
   メモリセルアレイと、 それぞれ同一行のメモリセルに接続された複数のワード
   線と、 それぞれ同一列のメモリセルに接続された複数のビット
   線と、 それぞれ列方向に配置された複数列をなす予備メモリセ
   ルと、 それぞれ同一列の予備メモリセルに接続された複数の予
   備ビット線と、 前記複数のビット線および複数の予備ビット線にそれぞ
   れ対応して接続された複数のカラム選択スイッチと、 前記複数のビット線および複数の予備ビット線を複数の
   グループに区分した場合の各グループに対応して設けら
   れ、それぞれ対応するグループの各ビット線に接続され
   ているカラム選択スイッチの一端側に共通に接続され、
   前記各ビット線に対してデータの入出力を行う複数のデ
   ータ線と、 カラムアドレス信号入力をデコードしてデコード信号を
   出力するカラムデコーダ回路と、 前記複数のビット線のうちの任意の第１のグループに属
   する任意の第１のビット線を選択指定する第１のカラム
   アドレスの入力時における前記カラムデコーダ回路のデ
   コード信号出力を用いて対応するビット線を選択して前
   記複数のデータ線のうちの前記第１のグループの各ビッ
   ト線に対応する第１のデータ線に接続するように前記カ
   ラム選択スイッチを制御する第１のビット線選択制御回
   路と、 前記カラムデコーダ回路のデコード信号出力を用いて、
   前記複数のビット線のうちの前記第１のグループ以外の
   第２のグループに属するとともに前記第１のカラムアド
   レスに対して特定の相対的位置に存在する第２のカラム
   アドレスに対応する第２のビット線を選択して前記複数
   のデータ線のうちの第１のデータ線以外の第２のデータ
   線に接続するように前記カラム選択スイッチを制御する
   第２のビット線選択制御回路と、 前記第１のグループに属する第１のビット線に接続され
   ている複数のメモリセルに不良メモリセルが存在する場
   合に前記第１のビット線に対応する第１のカラムアドレ
   スを記憶しておき、前記第１のカラムアドレスの入力時
   を検出し、前記第１のビット線が前記複数のデータ線の
   うちのいずれのデータ線にも接続されないように禁止す
   るように前記カラム選択スイッチを制御する第１の不良
   ビット線選択禁止制御回路と、 前記第１の不良ビット線選択禁止制御回路が前記第１の
   カラムアドレスの入力時を検出した時に前記複数の予備
   ビット線のうちの前記第１のグループに属する第１の予
   備ビット線を選択して前記第１のデータ線に接続するよ
   うに制御する第１の冗長カラム制御回路と、 前記第１の不良ビット線選択禁止制御回路に記憶されて
   いる第１のカラムアドレスを前記特定の相対的位置に存
   在するとみなす第３のカラムアドレスを記憶しておき、
   前記第３のカラムアドレスの入力時に前記第１のビット
   線が前記複数のデータ線のうちのいずれのデータ線にも
   接続されないように禁止するように前記カラム選択スイ
   ッチを制御する第２の不良ビット線選択禁止制御回路
   と、 前記第２の不良ビット線選択禁止制御回路が前記第３の
   カラムアドレス信号の入力時を検出した時に前記第１の
   予備ビット線を選択して前記第１のデータ線に接続する
   ように制御する第２の冗長カラム制御回路とを具備する
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 前記第２のビット線選択制御回路は、前記第１のグルー
   プ以外の複数の第２のグループにそれぞれ対応して属す
   るとともに前記第１のカラムアドレスに対してそれぞれ
   特定の相対的位置に存在する複数の第２のカラムアドレ
   スに対応する複数の第２のビット線を選択し、それぞれ
   対応して前記複数のデータ線のうちの第１のデータ線以
   外の複数の第２のデータ線に接続するように制御するこ
   とを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、 前記第１の不良ビット線選択禁止制御回路は、前記第１
   のカラムアドレスを前記特定の相対的位置に存在するも
   のとみなす複数の第３のカラムアドレスをそれぞれ記憶
   する複数のカラムアドレス記憶回路を有することを特徴
   とする半導体記憶装置。
4. 【請求項４】 請求項１記載の半導体記憶装置におい
   て、前記特定の相対的位置のカラムアドレスは、基準と
   なるカラムアドレスに隣接する１つ大きいカラムアドレ
   スであることを特徴とする半導体記憶装置。
5. 【請求項５】 複数のメモリセルが行列状に配列された
   メモリセルアレイと、 それぞれ同一行のメモリセルに接続された複数のワード
   線と、 それぞれ同一列のメモリセルに接続された複数のビット
   線と、 それぞれ列方向に配置された複数列をなす予備メモリセ
   ルと、 それぞれ同一列の予備メモリセルに接続された複数の予
   備ビット線と、 前記複数のビット線および複数の予備ビット線にそれぞ
   れ対応して接続された複数のカラム選択スイッチと、 前記複数のビット線および複数の予備ビット線を複数の
   グループに区分した場合の各グループに対応して設けら
   れ、それぞれ対応するグループの各ビット線に接続され
   ているカラム選択スイッチの一端側に共通に接続され、
   前記各ビット線に対してデータの入出力を行うための複
   数のデータ線と、 前記複数のビット線に対応して設けられた複数のカラム
   デコーダ回路と、 前記複数のビット線に対応して設けられ、各一方の入力
   として対応するカラムデコーダ回路の出力が入力し、各
   他方の入力として第１の置換制御信号が入力する複数の
   第１のアンドゲートと、 前記複数のビット線に対応して設けられ、各一方の入力
   として対応するカラムデコーダ回路の出力が入力し、各
   他方の入力として第２の置換制御信号が入力する複数の
   第２のアンドゲートと、 前記複数のビット線に対応して設けられ、各一方の入力
   として対応するビット線に対応して設けられている前記
   第１のアンドゲートの出力が入力し、各他方の入力とし
   て隣りのビット線に対応して設けられている前記第２の
   アンドゲートの出力が入力し、論理和をとった出力によ
   り対応するカラムの前記カラム選択スイッチをスイッチ
   制御する複数の第１のオアゲートと、 前記第１の予備ビット線に対応して設けられ、第１の不
   良カラムアドレスを記憶する不良カラムアドレス記憶回
   路を含み、前記第１の不良カラムアドレスを指定するカ
   ラムアドレス信号をデコードする第１の予備カラムデコ
   ーダと、 前記第１の予備カラムデコーダに対応して設けられ、前
   記第１の不良カラムアドレスを特定の相対的位置とみな
   すカラムアドレスを指定するカラムアドレス信号をデコ
   ードする第１の相対カラムデコーダと、 前記第２の予備ビット線に対応して設けられ、第２の不
   良カラムアドレスを記憶する不良カラムアドレス記憶回
   路を含み、前記第２の不良カラムアドレスを指定するカ
   ラムアドレス信号をデコードする第２の予備カラムデコ
   ーダと、 前記第２の予備カラムデコーダに対応して設けられ、前
   記第２の不良カラムアドレスを特定の相対的位置とみな
   すカラムアドレスを指定するカラムアドレス信号をデコ
   ードする第２の相対カラムデコーダと、 前記第１の予備ビット線に対応して設けられ、一方の入
   力として前記第１の予備カラムデコーダの出力が入力
   し、他方の入力として前記第１の相対カラムデコーダの
   出力が入力し、論理和をとった出力により対応する第１
   の予備ビット線のカラム選択スイッチをスイッチ制御す
   る第２のオアゲートと、 前記第２の予備ビット線に対応して設けられ、一方の入
   力として前記第２の予備カラムデコーダの出力が入力
   し、他方の入力として前記第２の相対カラムデコーダの
   出力が入力し、論理和をとった出力により対応する第２
   の予備ビット線のカラム選択スイッチをスイッチ制御す
   る第３のオアゲートと、 前記第１の予備カラムデコーダの出力の反転信号および
   前記第２の予備カラムデコーダの出力の反転信号の論理
   積をとって前記第１の置換制御信号を出力する第３のア
   ンドゲートと、 前記第１の相対カラムデコーダの出力の反転信号および
   前記第２の相対カラムデコーダの出力の反転信号の論理
   積をとって前記第２の置換制御信号を出力する第４のア
   ンドゲートとを具備することを特徴とする半導体記憶装
   置。