KR100639635B1

KR100639635B1 - 반도체 기억 장치

Info

Publication number: KR100639635B1
Application number: KR1020000072271A
Authority: KR
Inventors: 나카무라도시카즈; 오카지마요시노리; 스가모토히로유키
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2000-08-02
Filing date: 2000-12-01
Publication date: 2006-10-31
Also published as: US6400618B1; JP2002050191A; KR20020011848A

Abstract

본원 발명은 용장 셀 어레이를 늘리지 않고서 용장의 효율을 향상시키는 것으로서, 보다 많은 불량에 대응할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

반도체 기억 장치는 불량 부분을 로우 방향 및 컬럼 방향에 관해서 지정하는 퓨즈 회로와, 퓨즈 회로가 로우 방향에 관해서 지정하는 불량 부분에 입력 로우 어드레스가 일치하는 경우, 퓨즈 회로가 컬럼 방향에 관해서 지정하는 불량 부분을 피하여 용장 셀을 사용하는 제어 회로를 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH EFFICIENT REDUNDANCY OPERATION}

도 1은 본 발명에 의한 용장 동작의 원리를 설명하기 위한 도면.

도 2는 본 발명이 적용되는 반도체 기억 장치의 구성을 도시하는 구성도.

도 3은 용장 회로 및 데이터 버스 전환 회로의 제1 실시예를 도시하는 도면.

도 4는 퓨즈 회로의 회로 구성을 도시하는 회로도.

도 5는 비교/디코딩 회로의 회로 구성을 도시하는 회로도.

도 6은 데이터 버스 시프트 회로의 회로 구성을 도시하는 회로도.

도 7은 퓨즈 회로의 제2 실시예의 회로 구성을 도시하는 회로도.

도 8은 비교/디코딩 회로의 제2 실시예의 회로 구성을 도시하는 회로도.

도 9는 비교/디코딩 회로의 제3 실시예의 회로 구성을 도시하는 회로도.

도 10은 용장 회로 및 데이터 버스 전환 회로의 제2 실시예를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

20 : 반도체 기억 장치

21 : 컬럼 어드레스 버퍼

22 : 컬럼 디코더

23 : 로우 어드레스 버퍼

24 : 로우 디코더

25 : 용장 비교 회로

26 : 용장 디코더

27 : 용장 회로

28 : 데이터 버스 전환 회로

29 : 기록 증폭기/판독 증폭기

30 : 메모리 셀 어레이

본 발명은 일반적으로 용장 셀 어레이(redundancy cell array)를 포함하는 반도체 기억 장치에 관한 것으로서, 구체적으로 용장의 효율을 향상시킨 용장 셀 어레이를 포함하는 반도체 기억 장치에 관한 것이다.

DRAM 등의 메모리에는 용장은 필수 불가결한 기술이다. 미세화가 진행될수록, 관련 기술의 초기 단계에서는 많은 불량 비트가 발생되기 때문에, 양품을 얻기 위해서는 많은 용장 회로 및 용장 셀 어레이로 교체할 필요가 있다. 그러나, 기술이 발전될수록, 불량 비트의 발생수가 억제되기 때문에, 많이 설치해 놓은 용장 회로는 불필요해진다. 이것은 불필요한 칩 면적의 증대로 이어진다.

이와 같이, 기술의 초기 단계에서는 많은 용장 회로가 필요하게 되지만, 기 술의 발전 시에는 용장 회로가 불필요해지는 모순이 생기게 된다.

종래의 용장 회로는 불량 비트, 불량 워드선, 불량 컬럼 선택선, 불량 데이터 버스 등이 존재하면, 그에 대응하는 어드레스의 퓨즈를 절단한다. 이에 따라, 대응하는 어드레스에 액세스 명령이 들어 왔을 때에는 대체된 용장 셀에 대하여 액세스가 행해지도록 하고 있다.

이 동작은 로우 용장 혹은 컬럼 용장에 상관없이 퓨즈를 절단하면 일률적으로 결정되어 버린다. 즉, 컬럼 용장의 경우에는 불량이 있는 컬럼을 용장 셀 어레이로 대체하면, 그 컬럼에 대한 액세스는 예외없이 용장 셀 어레이에 대한 액세스로 대체된다. 따라서, 2개의 컬럼에 대한 용장 세트를 설치하기 위해서는 하나의 컬럼에 대한 용장 세트의 2배의 용장 세트를 설치하는 것이 필요하게 되고, 칩 면적의 증대에 이어져 버린다.

본 발명은 이상의 점을 감안하여, 용장 셀 어레이를 늘리지 않고서 용장의 효율을 향상시키는 것으로사, 보다 많은 불량에 대응할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명의 제1 양태에 있어서, 반도체 기억 장치는 불량 부분을 로우 방향 및 컬럼 방향에 관해서 지정하는 퓨즈 회로와, 상기 퓨즈 회로가 로우 방향에 관해서 지정하는 불량 부분이 상기 반도체 기억 장치에 입력되는 로우 어드레스와 일치하는 경우에 상기 퓨즈 회로가 컬럼 방향에 관해서 지정하는 불량 부분을 피하여 데이터 버스를 전환하는 제어 회로를 포함하는 것을 특징으로 한다.

본 발명의 제2 양태에 있어서, 본 발명의 제1 양태의 반도체 기억 장치에 있어서, 상기 제어 회로는 상기 퓨즈 회로가 컬럼 방향에 관해서 지정하는 불량 부분을 피하여 상기 데이터 버스 중 적어도 제1 데이터 버스를 용장 데이터 버스에 선택적으로 접속시키는 데이터 버스 전환 회로를 포함하는 것을 특징으로 한다.

본 발명의 제3 양태에 있어서, 제1 양태의 반도체 기억 장치에 있어서, 상기 퓨즈 회로는 디코딩 후의 로우 어드레스를 퓨즈 절단을 통해 지정함으로써 불량 부분을 로우 방향에 관해서 지정하는 것을 특징으로 한다.

본 발명의 제4 양태에 있어서, 제3 양태의 반도체 기억 장치에 있어서, 상기 퓨즈 회로가 지정하는 디코딩 후의 로우 어드레스는 로우 어드레스 방향의 활성화 단위인 블록에 대응하는 것을 특징으로 한다.

본 발명의 제5 양태에 있어서, 제1 양태의 반도체 기억 장치에 있어서, 상기 퓨즈 회로는 복수의 불량 부분에 각각 대응하는 복수의 퓨즈 회로를 포함하는 것을 특징으로 한다.

본 발명의 제6 양태에 있어서, 제1 양태의 반도체 기억 장치에 있어서, 상기 퓨즈 회로는 복수의 불량 데이터 버스에 각각 대응하는 복수의 퓨즈 회로를 포함하며, 상기 각 퓨즈 회로는 디코딩 후의 로우 어드레스를 퓨즈 절단을 통해 지정함으로써 불량 부분을 로우 방향에 관해서 지정함과 동시에, 상기 복수의 퓨즈 회로는 디코딩 후의 로우 어드레스를 복수 지정하는 것이 가능한 것을 특징으로 한다.

본 발명의 제7 양태에 있어서, 제1 양태의 반도체 기억 장치에 있어서, 상기 퓨즈 회로는 각각이 로우 어드레스 방향의 활성화 단위인 복수의 블록의 블록수와 동일한 수로 설치된 퓨즈 회로를 포함하며, 상기 각 퓨즈 회로는 상기 복수의 블록 중 대응 블록과의 관계에 의해서 불량 부분을 로우 방향에 관해서 지정하고, 퓨즈 절단을 통해 불량 부분을 컬럼 방향에 관해서 지정하는 것을 특징으로 한다.

본 발명의 제8 양태에 있어서, 제1 양태의 반도체 기억 장치에 있어서, 상기 퓨즈 회로는, 불량 부분을 컬럼 방향에 관해서 지정하는 데이터 버스 선택부와, 불량 부분을 로우 방향에 관해서 지정하는 로우 어드레스 선택부와, 용장 동작을 행하는 지의 여부를 지정하는 용장 판정부를 포함하는 것을 특징으로 한다.

본 발명의 제9 양태에 있어서, 제8 양태의 반도체 기억 장치에 있어서, 상기 데이터 버스 선택부, 상기 로우 어드레스 선택부 및 상기 용장 판정부는 퓨즈 절단 상태에 따라서 래치 상태가 달라지는 래치 회로를 포함하는 것을 특징으로 한다.

본 발명의 제10 양태에 있어서, 반도체 기억 장치는 입력 로우 어드레스에 의한 용장 동작의 허용 여부에 따라서 컬럼 방향의 용장 동작을 행하는 것과 용장 동작을 억제하는 것 사이에서 전환하는 제어 회로를 포함하는 것을 특징으로 한다.

상기 발명에서는 퓨즈에 의해서 컬럼 방향 및 로우 방향에 관해서 불량 부분을 지정하고, 액세스 시의 로우 어드레스에 기초하여 용장 셀로 전환하는 지의 여부, 즉 컬럼 용장 동작을 행하는 지의 여부를 제어하는 것으로서, 효율적인 용장 처리를 실현하는 것이 가능하게 된다.

도 1은 본 발명에 의한 용장 동작의 원리를 설명하기 위한 도면이다.

본 발명에 있어서는, 퓨즈에 의해서 컬럼 방향 및 로우 방향에 관해서 불량 부분을 지정하고, 액세스 시의 로우 어드레스에 기초하여 용장 셀로 전환하는 지의 여부, 즉 컬럼 용장 동작을 행하는 지의 여부를 제어 가능하게 하고 있다.

도 1에 도시된 바와 같이, 본 발명에 있어서는 메모리 코어 회로(10), 시프트 제어 회로(11) 및 퓨즈 회로(12-1 및 12-2)가 설치되어 있다. 메모리 코어 회로(10)에 대한 데이터 판독 및 데이터 기록은 데이터 버스 DB0 내지 DB3에 의해서 행해진다. 또한, 메모리 코어 회로(10)에는 용장 셀이 설치되어 있고 데이터 버스 RDB에 대응한다. 퓨즈 회로(12-1 및 12-2)는 퓨즈 절단에 의해서 컬럼 방향 및 로우 방향에 관해서 불량 부분을 지정한다. 예컨대, 도 1의 예에서는 퓨즈 회로(12-1)는 데이터 버스 DB0 및 로우 방향의 블록(Block1)에 불량 부분이 존재하는 것을 지정하고 있고, 또한 퓨즈 회로(12-2)는 데이터 버스 DB2 및 로우 방향의 블록(Block2)에 불량 부분이 존재하는 것을 지정하고 있는 것으로 한다. 여기서 블록이란, 로우 어드레스 방향으로 메모리 코어 회로(10)를 분할하여 얻어지는 각각의 영역으로서, 감지 증폭기 등의 회로가 활성화되는 단위이며, 어떤 블록을 액세스할 때에는 통상 그 블록만큼 관련된 감지 증폭기 등의 회로가 활성화된다.

데이터 판독 혹은 기록 동작에 있어서, 메모리 코어 회로(10)에 액세스하는 경우에는 액세스할 곳의 로우 어드레스를 참조하여, 용장 셀로의 전환을 행하는 지의 여부를 제어한다. 도 1(a)는 블록(Block0)에 액세스하는 경우를 도시한다. 이 경우에는 액세스할 곳의 로우 어드레스는 블록(Block0)을 나타내기 때문에, 컬럼 용장을 하는 일없이, 예컨대 데이터 판독의 경우에는 데이터 버스 DB0 내지 DB3의 데이터를 데이터 DQ0 내지 DQ3으로서 판독한다.

도 1(b)는 블록(Block1)에 액세스하는 경우를 도시한다. 이 경우에는 액세스할 곳의 로우 어드레스는 퓨즈 회로(12-1)가 지정하는 블록(Block1)을 나타낸다. 따라서, 퓨즈 회로(12-1)가 지정하는 데이터 버스 DB0을 컬럼 용장하여 액세스할 곳을 용장 셀로 전환한다. 즉, 예컨대 데이터 판독의 경우에는 데이터 버스 DB0을 용장 셀로 전환하고, 데이터 버스 RDB, DB1, DB2 및 DB3의 데이터를 데이터 DQ0 내지 DQ3으로서 판독한다.

도 1(c)는 블록(Block2)에 액세스하는 경우를 도시한다. 이 경우에는 액세스할 곳의 로우 어드레스는 퓨즈 회로(12-2)가 지정하는 블록(Block2)을 나타낸다. 따라서, 퓨즈 회로(12-2)가 지정하는 데이터 버스 DB2를 컬럼 용장하여 액세스할 곳을 용장 셀로 전환한다. 즉, 예컨대 데이터 판독의 경우에는 데이터 버스 DB2를 용장 셀로 전환하고, 데이터 버스 RDB, DB0, DB1 및 DB3의 데이터를 데이터 DQ0 내지 DQ3으로서 판독한다.

이렇게 하여, 본 발명에서는 퓨즈에 의해서 컬럼 방향 및 로우 방향에 관해서 불량 부분을 지정하고, 액세스 시의 로우 어드레스에 기초하여 용장 셀로 전환하는 지의 여부, 즉 컬럼 용장 동작을 행하는 지의 여부를 제어 하는 것으로 효율적인 용장 처리를 가능하게 한다.

즉, 종래의 구성이라면, 데이터 버스 DB0을 용장하도록 퓨즈 설정하면 액세스하는 로우 어드레스에 상관없이 데이터 버스 DB0은 일률적으로 용장 셀로 전환되어 버린다. 따라서, 도 1의 경우와 같이, 데이터 버스 DB0과 데이터 버스 DB2에 불 량이 존재하는 경우에, 이들의 불량을 구제하기 위해서는 용장 셀 세트 2개가 필요하다. 그에 대하여 본 발명에서는 액세스 시의 로우 어드레스에 기초하여 용장 셀로 전환하는 지의 여부를 제어하기 때문에, 용장 셀 세트 한 개만으로도 복수의 데이터 버스에 관한 불량에 대응하는 것이 가능하게 된다.

이하에, 본 발명의 실시예를 첨부의 도면을 이용하여 상세히 설명한다.

도 2는 본 발명이 적용되는 반도체 기억 장치의 구성을 도시하는 구성도이다.

도 2의 반도체 기억 장치(20)는 컬럼 어드레스 버퍼(21), 컬럼 디코더(22), 로우 어드레스 버퍼(23), 로우 디코더(24), 용장 비교 회로(25), 용장 디코더(26), 용장 회로(27), 데이터 버스 전환 회로(28), 기록 증폭기/판독 증폭기(29) 및 메모리 셀 어레이(30)를 포함한다.

로우 어드레스 버퍼(23)에 입력된 로우 어드레스는 로우 디코더(24)에 공급된다. 로우 디코더(24)는 로우 어드레스를 디코딩하는 것으로서, 메모리 셀 어레이(30)의 소정의 로우 어드레스에 액세스한다. 용장 비교 회로(25)는 로우 어드레스와 용장 어드레스를 비교한다. 양자가 일치하는 경우에는 용장 디코더(26)가 용장 셀에 액세스한다. 이것은 로우 용장에 관한 처리이며, 본 발명에 의한 컬럼 용장에 관한 처리와는 다르다.

컬럼 어드레스 버퍼(21)에 입력된 컬럼 어드레스는 컬럼 디코더(22)에 공급된다. 컬럼 디코더(22)는 컬럼 어드레스를 디코딩하는 것으로서, 메모리 셀 어레이(30)의 소정의 컬럼 어드레스에 액세스한다. 이 액세스된 어드레스에 대한 데이터 판독/데이터 기록은 기록 증폭기/판독 증폭기(29)를 통해 행해진다.

용장 회로(27)는 퓨즈에 의해서 컬럼 방향 및 로우 방향에 관해서 불량 부분을 지정한다. 데이터 버스 전환 회로(28)는 용장 회로(27)에서의 불량 부분에 관한 정보와 로우 어드레스 버퍼(23)에서의 로우 어드레스에 기초하여, 도 1에서 설명한 바와 같이 데이터 버스를 용장 버스로 전환한다. 이에 의해서, 로우 어드레스 혹은 로우 블록마다의 용장 전환의 제어가 가능하게 된다.

도 3은 용장 회로(27) 및 데이터 버스 전환 회로(28)의 제1 실시예를 도시하는 도면이다.

도 3에 도시된 바와 같이, 제1 실시예에 있어서는 용장 회로(27)는 2개의 퓨즈 회로(40)를 포함한다. 각 퓨즈 회로(40)는 데이터 버스 선택부, 로우 어드레스 선택부 및 용장 판정부를 포함한다.

데이터 버스 전환 회로(28)는 2개의 비교/디코딩 회로(41)와, 데이터 버스 시프트 회로(42)를 포함한다.

이하에, 도 3의 각 부분의 상세한 구성에 관해서 설명한다.

도 4는 퓨즈 회로(40)의 회로 구성을 도시하는 회로도이다.

도 4의 퓨즈 회로(40)는 데이터 버스 선택부, 로우 어드레스 선택부 및 용장 판정부를 포함하고, 각 부분은 동일한 구성의 래치 회로(50)로 이루어진다. 도 4에서는 설명을 간단히 하기 위해서 데이터 버스에 대해서는 3비트 선택이므로 3개의 래치 회로(50)가 설치되고, 로우 어드레스에 대해서는 2비트 선택이므로 2개의 래치 회로(50)가 설치되어 있다. 또한, 용장 판정부는 용장 처리를 행하는 지 여부의 판정이므로 1비트가 바람직하다.

래치 회로(50)는 PMOS 트랜지스터(51) 및 PMOS 트랜지스터(52), 인버터(53) 내지 인버터(55) 및 퓨즈(56)를 포함한다. 신호(ST)는 장치 시작 시에 LOW에서 그 후 HIGH로 되는 신호이다. 신호(ST)가 장치 시작 시에 LOW가 되면, 인버터(53) 및 PMOS 트랜지스터(52)로 이루어지는 래치에 노드(A)의 HIGH 전위가 래치된다.

퓨즈(56)가 접속되어 있는 경우, 신호(ST)가 HIGH로 되면 노드(A)의 전위가 LOW로 떨어지고, 그 후는 노드(A)의 LOW 전위가 유지된다. 퓨즈(56)가 절단되어 있는 경우, 신호(ST)가 HIGH로 되어도 래치가 유지하는 노드(A)의 HIGH 전위는 동일한 상태로 유지된다.

이렇게 하여, 래치 회로(50)는 퓨즈(56)를 절단하는 지의 여부에 따라 다른 상태를 래치하는 것이 된다.

이에 따라서, 적당한 부분의 퓨즈를 절단하는 것으로서, 불량 부분이 존재하는 데이터 버스 및 로우 어드레스(로우 블록)를 지정하는 것이 가능하게 된다.

도 5는 비교/디코딩 회로(41)의 회로 구성을 도시하는 회로도이다.

비교/디코딩 회로(41)는 복수의 NAND 회로 및 복수의 인버터로 구성되며, 용장 로우 어드레스 디코더(61), 입력 로우 어드레스 디코더(62), 용장 판정 게이트(63), 로우 어드레스 비교 회로(64), 용장 데이터 버스 디코더(65) 및 용장 제어 게이트(66)를 포함한다.

용장 로우 어드레스 디코더(61)는 불량이 있는 로우 블록을 지정하는 로우 어드레스 신호 r0x, r0z, r1x, 및 r1z를 도 4의 퓨즈 회로(40)의 로우 어드레스 선 택부로부터 수신한다. 용장 로우 어드레스 디코더(61)는 수신한 로우 어드레스를 디코딩하여 출력한다. 또한, 신호명의 최후 알파벳이 z인 경우에는 이 신호가 플러스 논리임을 나타내고, 최후의 알파벳이 x인 경우에는 이 신호가 마이너스 논리임을 나타낸다. 따라서, 예컨대 신호 r0x 및 r0z는 서로 반전된 상보 신호이다.

용장 판정 게이트(63)는 용장 동작을 행하는 지의 여부를 결정하는 신호(fz)를 도 4의 퓨즈 회로(40)의 용장 판정부로부터 수신한다. 이 신호(fz)가 HIGH인 경우에는 용장 판정 게이트(63)는 용장 로우 어드레스 디코더(61)에서의 디코딩 신호를 그대로 통과시킨다.

입력 로우 어드레스 디코더(62)는 장치 외부로부터 입력된 로우 어드레스로부터 생성된 로우 어드레스 신호 ri0x, ri0z, ri1x 및 ri1z를 수신하여 이것을 디코딩한다.

용장 판정 게이트(63)를 통해 용장 로우 어드레스 디코더(61)로부터 공급되는 디코딩 신호와, 입력 로우 어드레스 디코더(62)로부터 공급되는 디코딩 신호는 로우 어드레스 비교 회로(64)에서 비교된다. 양자의 디코딩 신호가 일치하는 경우, 로우 어드레스 비교 회로(64)는 HIGH 신호를 출력한다.

즉, 입력 로우 어드레스가 나타내는 블록이 퓨즈 회로에 의해서 지정된 불량 부분과 일치하는 경우, 로우 어드레스 비교 회로(64)는 HIGH 신호를 출력한다.

용장 데이터 버스 디코더(65)는 불량이 있는 데이터 버스를 지정하는 데이터 버스 선택 신호 d0x, d0z, d1x, d1z, d2x 및 d2z를 도 4의 퓨즈 회로(40)의 데이터 버스 선택부로부터 수신한다. 용장 데이터 버스 디코더(65)는 수신한 데이터 버스 선택 신호를 디코딩하여 출력한다.

용장 제어 게이트(66)는 입력 로우 어드레스가 나타내는 블록이 불량 블록인지의 여부를 나타내는 신호를 로우 어드레스 비교 회로(64)로부터 수신한다. 이 신호가 HIGH인 경우에는 용장 제어 게이트(66)는 용장 데이터 버스 디코더(65)에서의 디코딩 신호를 그대로 통과시킨다. 이렇게 해서 출력되는 신호는 데이터 버스 선택 신호 c0z 내지 c7z이다. 예컨대, 8개의 데이터 버스 중 제3 데이터 버스에 불량이 있는 경우에는 퓨즈 회로(40)의 설정에 의해서 데이터 버스 선택 신호 c2z가 HIGH로 된다.

전술한 바와 같이, 하나의 퓨즈 회로(40)에 의해서 하나의 불량 부분을 로우 방향 및 컬럼 방향으로 지정한다. 비교/디코딩 회로(41)는 대응하는 퓨즈 회로(40)에서의 신호와 입력 로우 어드레스 신호에 기초하여, 현재 입력되어 있는 로우 어드레스에 대하여 용장 셀로 전환하는 데이터 버스를 지정한다.

도 3의 구성에서는 2개의 퓨즈 회로(40)가 설치되어 있기 때문에, 다른 2개의 블록에 대하여 용장하는 데이터 버스를 지정할 수 있다. 당연하지만, 퓨즈 회로(40)의 수는 2개로 한정되지 않고, 필요에 따라 3개 혹은 그 이상 설치하더라도 좋다.

도 6은 데이터 버스 시프트 회로(42)의 회로 구성을 도시하는 회로도이다.

데이터 버스 시프트 회로(42)는 출력 측 데이터 버스 CDB0 내지 CDB3에 대하여, 메모리 셀 어레이(30) 측 데이터 버스 DB0 내지 DB3 및 용장 데이터 버스 RDB를 할당하는 역할을 갖는다. 데이터 버스 시프트 회로(42)는 도 5의 비교/디코딩 회로(41)로부터 데이터 버스 선택 신호 c0z 내지 c4z를 수신한다.

도 6에 있어서, 도면 공간의 형편상, 8비트 구성이 아닌 4비트 구성의 데이터 버스 시프트 회로(42)를 도시하고 있다. 또한, 도 3에 표시되는 2개의 비교/디코딩 회로(41)의 한쪽으로부터의 데이터 버스 선택 신호 c0z 내지 c4z를 c00z 내지 c04z로서 표시하고, 다른 한쪽으로부터의 데이터 버스 선택 신호 c0z 내지 c4z를 c10z 내지 c14z로서 표시하고 있다.

도 6의 데이터 버스 시프트 회로(42)는 데이터 버스 DB0 내지 DB3 및 용장 데이터 버스 RDB에 대응하여 5개의 스위치 회로 S1 내지 S5를 포함한다. 양단의 스위치 회로 S1 및 S5의 구성은 사이에 배치되어 있는 스위치 회로 S2 내지 S4의 구성과는 약간 다르지만, 배선이 다를 뿐이며 회로를 구성하는 회로 소자는 동일하다.

예컨대, 스위치 회로(S2)는 NOR 회로(71), NAND 회로(72 및 73), 인버터(74 내지 76), 및 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지는 트랜스퍼 게이트 (77 내지 84)를 포함한다.

이 스위치 회로(S2)에 대응하는 데이터 버스가 지정되어 있지 않은 경우는 데이터 버스 선택 신호 c01z 및 c11z는 LOW이며, 신호선(B1)의 신호는 LOW, 신호선(B2)의 신호는 HIGH가 된다. 옆의 데이터 버스 선택 신호 c00z 및 c10z도 LOW라고 가정하면, 도면 좌단에 있는 노드(A2)의 전원 전압(VDD)이 스위치 회로(S1)의 트랜스퍼 게이트(78) 및 스위치 회로(S2)의 트랜스퍼 게이트(80)를 통해 NAND 회로(73)에 공급되고, 또한 노드(A1)의 접지 전압이 스위치 회로(S1)의 트 랜스퍼 게이트(80) 및 스위치 회로(S2)의 트랜스퍼 게이트(78)를 통해 NAND 회로(72)에 공급된다. 따라서, NAND 회로(73)의 출력이 LOW가 되어 트랜스퍼 게이트(83 및 84)를 개방하는 한편, NAND 회로(72)의 출력은 HIGH가 되어 트랜스퍼 게이트(81 및 82)는 폐쇄된 채로 있는다. 따라서, 데이터 버스 DB1이 출력 측 데이터 버스 CDB1에 접속된다.

스위치 회로(S2)에 대응하는 데이터 버스가 지정되어 있는 경우는 데이터 버스 선택 신호 c01z 혹은 c11z는 HIGH이며, 신호선(B1)의 신호는 HIGH, 신호선(B2)의 신호는 LOW가 된다. 이 때, NAND 회로(72 및 73)는 모두 그 한쪽의 입력이 LOW이기 때문에 그 출력은 HIGH가 된다. 따라서, 트랜스퍼 게이트(81 및 82) 및 트랜스퍼 게이트(83 및 84)는 폐쇄하는 것이 되고, 불량 데이터 버스 DB1은 출력 측에 접속되지 않는다.

이 경우, 옆의 데이터 버스 선택 신호 c00z 및 c10z는 LOW이기 때문에, 도면 좌단에 있는 노드(A2)의 전원 전압(VDD)이 스위치 회로(S1)의 트랜스퍼 게이트(78) 및 스위치 회로(S2)의 트랜스퍼 게이트(77)를 통해 우측 옆의 스위치 회로(S3)에 공급된다. 스위치 회로(S3)에서는 이 전원 전압이 트랜스퍼 게이트(80)를 통해 NAND 회로(73)에 공급되고, 데이터 버스 DB2가 출력 측 데이터 버스 CDB1에 접속된다.

스위치 회로 S1 내지 S5 모두가 상기와 동일한 동작을 행함으로써 도 1에 표시되는 것 같은 데이터 버스의 시프트를 실현할 수 있다.

도 7은 퓨즈 회로의 제2 실시예의 회로 구성을 도시하는 회로도이다.

도 7의 퓨즈 회로(40A)는 데이터 버스 선택부, 로우 어드레스 선택부 및 용장 판정부를 포함하고, 각 부분은 동일한 구성의 래치 회로(50)로 이루어진다. 도 7의 구성에 있어서는 로우 어드레스 선택부의 래치 회로(50)의 수만이 도 4의 구성과 다르다. 이 제2 실시예에서는 로우 어드레스에 대해서는 이미 디코딩한 상태를 퓨즈로 지정하는 구성으로 되어 있고, 4개의 래치 회로(50)로 4개의 블록을 지정할 수 있는 구성으로 되어 있다.

도 8은 비교/디코딩 회로의 제2 실시예의 회로 구성을 도시하는 회로도이다.

도 8의 비교/디코딩 회로(41A)에 있어서는 도 5의 구성과 비교하여 용장 로우 어드레스 디코더(61)가 제거되어 있다. 그리고, 용장 판정 게이트(63)에 도 7의 퓨즈 회로(40A)의 로우 어드레스 선택부로부터의 출력인 b0z, b1z, b2z 및 b3z가 직접 공급된다.

상기 제2 실시예에서는 퓨즈 회로에 있어서 로우 어드레스 선택부의 래치 회로(50)의 수는 증가하지만, 비교/디코딩 회로에 있어서 용장 로우 어드레스 디코더(61)를 제거하는 것이 가능하게 된다.

도 9는 비교/디코딩 회로의 제3 실시예의 회로 구성을 도시하는 회로도이다.

도 9의 비교/디코딩 회로(41B)에 있어서는 도 8의 구성과 비교하여 다시 입력 로우 어드레스 디코더(62)가 제거되고, 입력 로우 어드레스에 의해서 지정되는 블록을 도시하는 신호 bi0z, bi1z, bi2z 및 bi3z가 직접적으로 공급된다. 이러한 구성으로 하면 블록을 나타내는 신호 bi0z, bi1z, bi2z 및 bi3z를 생성하는 회로를 각 비교/디코딩 회로마다 설치할 필요가 없어진다.

도 7 내지 도 9에 표시되는 구성에서는 하나의 퓨즈 회로로 복수의 블록을 지정하는 것이 가능하다. 즉, 도 4의 구성의 퓨즈 회로에서는 디코딩 전의 로우 어드레스를 퓨즈로 지정하는 구성으로 되어 있기 때문에, 어떤 하나의 로우 어드레스 블록 밖에 지정할 수 없다. 그것에 대하여, 도 7의 구성의 퓨즈 회로에서는 디코딩 후의 로우 어드레스, 즉 블록 번호를 그대로 퓨즈로 지정하기 때문에, 복수의 퓨즈를 절단하면 복수의 블록을 지정하는 것이 가능하게 된다. 그러나, 이 경우에도 데이터 버스의 지정은 하나의 퓨즈 회로당 하나 밖에 할 수 없다.

도 10은 용장 회로 및 데이터 버스 전환 회로의 제2 실시예를 도시하는 도 면이다.

도 10에 표시되는 구성에 있어서는 용장 회로(27A)는 4개의 퓨즈 회로(40C)를 포함한다. 또한, 데이터 버스 전환 회로(28A)는 4개의 비교/디코딩 회로(41C)와, 데이터 버스 시프트 회로(42)를 포함한다.

이 제2 실시예에서는 전술한 제1 실시예와 달리, 4개의 퓨즈 회로(40C)는 각각 4개의 블록 중 대응하는 하나에 할당되어 있고, 각 퓨즈 회로(40C)에서 로우 어드레스 혹은 블록을 지정할 필요는 없다. 즉, 예컨대 블록(2)용 퓨즈 회로(40C)에서 퓨즈가 절단되어 불량이 있는 데이터 버스로서 예컨대 데이터 버스 DB0가 지정되었을 때에는 불량의 부분은 블록(2)의 데이터 버스 DB0라고 해석된다.

이러한 구성으로 하면, 퓨즈 회로(40C)에는 로우 어드레스 선택부를 설치할 필요가 없어진다. 또한, 비교/디코딩 회로(41C)에서는 공급된 로우 어드레스가 대응하는 로우 어드레스에 일치하는 경우에, 도 5에 표시되는 것과 같은 용장 제어 게이트(66)에 공급되는 게이트 신호가 HIGH가 되는 구성으로 하면 좋다. 즉, 예컨대, 블록(2)용 퓨즈 회로(40C)에 대응하는 비교/디코딩 회로(41C)에서는 입력된 로우 어드레스가 블록(2)에 일치할 때에 HIGH가 되는 신호를 생성하는 논리 회로를 내장하여 이 논리 회로의 출력을 용장 제어 게이트(66)에 게이트 신호로서 입력하면 좋다.

이러한 구성으로 하면, 퓨즈 회로에서 로우 어드레스 선택부를 제거하는 것이 가능하게 됨과 동시에, 비교/디코딩 회로에서 불필요한 디코딩 회로 부분을 제거할 수 있게 된다.

이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 특허 청구 범위에 기재된 범위 내에서 여러 가지 변형이 가능하다.

상기 발명에서는 퓨즈에 의해서 컬럼 방향 및 로우 방향에 관해서 불량 부분을 지정하고 액세스 시의 로우 어드레스에 기초하여 용장 셀로 전환하는 지의 여부, 즉 컬럼 용장 동작을 행하는 지의 여부를 제어하는 것으로서, 효율적인 용장 처리를 실현하는 것이 가능하게 된다.

종래의 구성이라면, 어떤 데이터 버스를 용장하도록 퓨즈 설정하면, 액세스하는 로우 어드레스에 상관없이 이 데이터 버스는 일률적으로 용장 셀로 전환되어 버린다. 따라서, 다른 2개의 데이터 버스에 불량이 존재하는 경우에 이들의 불량을 구제하기 위해서는 용장 셀 세트 2개가 필요하다. 그에 대하여 본 발명에서는 액세 스 시의 로우 어드레스에 기초하여 용장 셀로 전환하는 지의 여부를 제어하기 때문에, 용장 셀 세트 한 개만으로도 복수의 데이터 버스에 관한 불량에 대응하는 것이 가능하게 된다.

Claims

반도체 기억 장치로서,

불량 부분을 로우 방향 및 컬럼 방향에 관해서 지정하는 퓨즈 회로와,

상기 퓨즈 회로로부터 로우 방향에 관해서 지정된 불량 부분의 어드레스를 수신하여 상기 로우 방향에 관해서 지정된 불량 부분의 어드레스가 상기 반도체 기억 장치에 입력되는 로우 어드레스와 일치하는 경우에, 상기 퓨즈 회로가 컬럼 방향에 관해서 지정하는 불량 부분에 접속되지 않도록 상기 데이터 버스 중 적어도 제1 데이터 버스를 용장 데이터 버스에 선택적으로 접속시키는 데이터 버스 전환 회로를 포함하는 제어 회로

를 포함하는 반도체 기억 장치.
삭제
제1항에 있어서, 상기 퓨즈 회로는 디코딩 후의 로우 어드레스를 퓨즈 절단을 통해 지정함으로써 불량 부분을 로우 방향에 관해서 지정하는 것인 반도체 기억 장치.
제3항에 있어서, 상기 퓨즈 회로가 지정하는 디코딩 후의 로우 어드레스는 로우 어드레스 방향의 활성화 단위인 블록에 대응하는 것인 반도체 기억 장치.
제1항에 있어서, 상기 퓨즈 회로는 복수의 불량 부분에 각각 대응하는 복수의 퓨즈 회로를 포함하는 것인 반도체 기억 장치.
제1항에 있어서, 상기 퓨즈 회로는 복수의 불량 데이터 버스에 각각 대응하는 복수의 퓨즈 회로를 포함하며,

상기 각 퓨즈 회로는 디코딩 후의 로우 어드레스를 퓨즈 절단을 통해 지정함으로써 불량 부분을 로우 방향에 관해서 지정함과 동시에, 상기 복수의 퓨즈 회로는 디코딩 후의 로우 어드레스를 복수 지정하는 것이 가능한 것인 반도체 기억 장치.
제1항에 있어서, 상기 퓨즈 회로는 각각이 로우 어드레스 방향의 활성화 단위인 복수의 블록의 블록수와 동일한 수로 설치된 퓨즈 회로를 포함하며,

상기 각 퓨즈 회로는 상기 복수의 블록 중 대응 블록과의 관계에 의해서 불량 부분을 로우 방향에 관해서 지정하고, 퓨즈 절단을 통해 불량 부분을 컬럼 방향에 관해서 지정하는 것인 반도체 기억 장치.
제1항에 있어서, 상기 퓨즈 회로는,

불량 부분을 컬럼 방향에 관해서 지정하는 데이터 버스 선택부와,

불량 부분을 로우 방향에 관해서 지정하는 로우 어드레스 선택부와,

용장 동작을 행하는 지의 여부를 지정하는 용장 판정부를 포함하는 것인 반도체 기억 장치.
제8항에 있어서, 상기 데이터 버스 선택부, 상기 로우 어드레스 선택부 및 상기 용장 판정부는 퓨즈 절단 상태에 따라서 래치 상태가 달라지는 래치 회로를 포함하는 것인 반도체 기억 장치.
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