KR19980086474A - 반도체 기억 장치 - Google Patents

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KR19980086474A
KR19980086474A KR1019970076590A KR19970076590A KR19980086474A KR 19980086474 A KR19980086474 A KR 19980086474A KR 1019970076590 A KR1019970076590 A KR 1019970076590A KR 19970076590 A KR19970076590 A KR 19970076590A KR 19980086474 A KR19980086474 A KR 19980086474A
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cell array
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KR1019970076590A
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가즈미 고지마
도시야 우치다
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세끼자와 다다시
후지쓰 가부시키가이샤
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Abstract

본 발명은 용장 판정 회로의 동작을 고속화하는 것을 목적으로 한다.
본 발명은 메모리 셀 어레이와 용장 메모리 셀 어레이를 가지며, 메모리 셀 어레이내의 불량 셀이 상기 용장 메모리 셀 어레이내의 셀로 치환되는 반도체 기억 장치에 있어서, 불량 셀에 대응하는 용장 어드레스가 기록되는 PROM 회로와, 기동시에 PROM 회로에 기록된 용장 어드레스의 데이타를 유지하는 용장 어드레스 데이타 유지 회로와, 용장 어드레스 데이타 유지 회로가 유지하는 데이타와 외부로부터 부여되는 어드레스를 비교 판정하는 용장 판정 회로와, 용장 판정 회로의 판정 결과에 따라서 동작하는 상기 메모리 셀 어레이용 드라이버 회로와 용장 메모리 셀 어레이용 드라이버 회로를 갖는 것을 특징으로 한다. 이러한 구성의 반도체 기억 장치는 용장 판정 회로에 동작을 느리게 하는 PROM 회로가 없기 때문에, 용장 판정 회로의 고속 동작이 실현된다. 그 결과, 전체의 액세스 시간을 짧게 할 수 있다.

Description

반도체 기억 장치
본 발명은 다이나믹 랜덤 액세스 메모리(DRAM) 등의 반도체 기억 장치에 관한 것으로, 특히, 용장 메모리를 갖는 경우에 액세스 시간을 짧게 하고, 또 대용량이라도 용장 효율을 높게 할 수 있는 반도체 기억 장치에 관한 것이다.
DRAM 등의 반도체 기억 장치는, 대용량화되고 있다. 최근에는, 그 용량이 1기가 비트에 도달하는 것이 보고되어 있다. 이러한 대용량의 메모리에 있어서, 그 수율을 향상시키기 위해, 불량 비트, 불량 워드선, 불량 비트선을 구제하는 용장 메모리가 설치된다. 특히, 공정의 원인에 의해 워드선이나 비트선이 단락하거나, 단선하는 고정 불량의 구제는 대부분의 메모리로 채용되고 있다. 또한, 근래에는 재생 기간이 짧아진 불량 비트를 용장 메모리의 셀로 치환하는 수법도 제안되어 있다.
이러한 용장 메모리를 구비한 메모리는, 치환해야 할 어드레스를 PROM 등에 기억하여, 입력되는 어드레스와 일치하는지의 여부를 판정하는 용장 판정 회로를 갖는다. 이 용장 판정 회로는 그 회로내에 퓨즈 등의 PROM 소자를 혼재시킨 회로가 일반적이다.
도 9는 종래의 용장 메모리를 갖는 메모리의 개략 구성을 나타내는 도면이다. 이 예에서는 메모리 셀 어레이(10)에 덧붙여서 용장 메모리 셀 어레이(12)가 설치된다. 여기서는, 일례로서 행측의 용장 구성만을 나타낸다. 메모리 셀 어레이(10)내의 워드선(WL)은 행 어드레스(30)가 부여되는 행 디코더·드라이버(14)에 의해 선택되어 구동된다. 그리고, 워드선(WL)과 비트선(BLl,BL2)과의 교차점에 설치된 메모리 셀(cell)의 기억 데이타가 비트선(BLl,BL2)에 독출되어, 센스 앰프(20)로써 센스·증폭되고, 출력 버스(Bus1,Bus2)를 통해, 입출력 회로(22)에 부여되어, 입출력 단자 DQ로부터 출력된다. 센스 앰프(20)의 출력은 열 어드레스(32)가 부여되는 열 디코더·드라이버(18)에 의해 선택된다.
불량 워드선은 용장 메모리 셀 어레이내의 용장 워드선(RWL)으로 치환된다. 불량 워드선에 대응하는 행 어드레스가 용장 판정 회로(24)내의 PROM에 기록된다. 그리고, 용장 판정 회로(24)는 그 기록된 어드레스와 부여되는 행 어드레스(30)가 일치하는지 일치하지 않는지의 판정을 행한다.
도 10은 그 용장 판정 회로의 예를 나타내는 도면이다. 이 회로는 기본적으로 NOR 회로의 구성을 취하고, 치환 어드레스를 기억하는 PROM 셀로서의 퓨즈(f0,/f0,f1,/f1)와, 외부로부터의 어드레스가 게이트에 부여되는 N형 트랜지스터(Q12,Q13,Q14,Q15)이 직렬로 접속된다. P형 트랜지스터(P10)와 N형 트랜지스터(Q11)는 용장 판정 회로를 활성화하는 회로로서, 용장 판정 타이밍 신호(34)의 H 레벨에 의해 활성화된다.
임시로, 치환 어드레스가 (A0,A1)=(1,1)로 하면, 퓨즈(f0,f1)가 용단(溶斷)된다. 그래서, 이 회로의 동작은, 통상은 용장 판정 타이밍 신호(34)가 L 레벨이고, 트랜지스터(Q11)의 비도통에 의해, 출력(36)은 H 레벨이다. 그래서, 외부로부터 어드레스 신호가 부여되고, 용장 판정 타이밍 신호(34)가 H 레벨이 되면, 외부 어드레스가 (A0,A1)=(1,1)일 때만, 출력(36)의 H 레벨이 유지되고, 그 이외의 어드레스가 부여되면 도면중 점선으로 도시한 바와 같은 전류 패스가 발생하여, 출력(36)은 L 레벨이 된다. 따라서, 메모리 셀 어레이(10)를 선택하는 신호(26)는 L 레벨로 선택, 용장 메모리 셀 어레이(12)를 선택하는 신호(28)도 L 레벨로 선택 상태가 된다.
상기한 바와 같이, 용장 판정 회로(24)에 있어서, 퓨즈등의 저항 또한 용량이 큰 PROM 소자가, 어드레스 판정의 임계 경로에 존재하기 때문에, 출력(36)의 레벨이 확정할 때 까지의 시간이 길어진다. 도 9에 도시된 바와 같이, 외부로부터의 어드레스(30)가 치환 어드레스와 일치하는지의 여부를 판정한 후에, 그 판정 신호(26,28)에 의해 워드 디코더·드라이버를 선택하기 때문에, 용장 판정 회로(24)의 스피드가 느린 것은 메모리의 액세스 타임이 느려지는 것을 의미한다.
더욱이, 용장 메모리를 갖는 경우에 필수의 용장 판정 회로(24)는 비교해야 할 어드레스의 개수가 많아지면, 그 회로 규모가 커진다. 한편, 대용량화된 메모리는, 예컨대 복수의 뱅크로 분할되고, 또, 각 뱅크가 복수의 블록으로 분할되는 구성을 취하는 것이 일반적이다. 이와 같이, 메모리 셀 어레이가 복수로 분할되어, 각 블록마다 용장 메모리 셀 어레이가 설치되면, 용장 판정 회로의 어드레스의 개수가 적어지고, 그 규모를 작게 할 수 있으며, 그 동작 속도를 올릴 수 있다.
그러나, 각 블록마다 설치된 용장 메모리 셀 어레이는, 대응하는 블록내의 불량 셀과의 치환에밖에 이용되지 않는다. 한편, 불량 비트나 불량 워드선은 항상 분산하여 발생하는 것이 아니라, 일부의 블록에 집중하여 발생하는 경우가 있다. 또한, 용장 메모리 셀 어레이내에도 불량 비트나 불량 워드선이 발생하는 일도 있다.
그 경우, 작게 블록화된 메모리 셀 어레이마다 용장 메모리 셀 어레이를 설치하면, 불량 비트 또는 불량 워드의 구제 확률이 저하한다. 상기한 바와 같이, 용장 메모리 셀 어레이내에 불량이 있으면, 그 만큼 구제 확률이 저하한다. 또한, 특정한 블록내에 불량이 집중하면, 용장 메모리의 용량이 부족하여 구제 불능이 된다.
그래서, 본 발명의 목적은 용장 판정의 시간을 단축할 수 있는 반도체 기억 장치를 제공하는데 있다.
또, 본 발명의 다른 목적은, 용장 판정 회로를 소규모화하여 그 동작 시간을 단축화하는 동시에 용장 구제 확률을 향상시킬 수 있는 반도체 기억 장치를 제공하는데 있다.
도 1은 본 발명 실시 형태예의 반도체 기억 장치의 개략 회로도를 나타내는 도면.
도 2는 전원 전압이 상승했을 때의 동작을 나타내는 타이밍 차트.
도 3은 PROM과 래치 회로의 일례를 나타내는 회로도.
도 4는 PROM 회로, 래치 회로 및 용장 판정 회로의 예를 나타낸 도면.
도 5는 대용량인 반도체 기억 장치의 메모리 셀 뱅크, 메모리 셀 블록의 분할예를 나타내는 도면.
도 6은 컬럼 방향에서 분할한 반도체 기억 장치의 1개의 메모리 셀 블록의 구성을 나타내는 도면.
도 7은 PROM, 래치 회로, 용장 판정 회로, 및 상위·하위 비트 용장 선택 게이트의 상세 회로의 예를 나타내는 도면.
도 8은 출력 비트의 논리 맵을 나타내는 도면.
도 9는 종래의 용장 메모리를 갖는 메모리의 개략 구성을 나타내는 도면.
도 10은 용장 판정 회로의 예를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
10: 메모리 셀 어레이
12: 용장 메모리 셀 어레이
14: 행 워드 드라이버
16: 용장 메모리 셀 어레이용 행 워드 드라이버
50: 용장 판정 회로
48: 용장 어드레스 유지 회로, 래치 회로
46: PROM 회로
상기한 목적을 달성하기 위하여, 본 발명은 메모리 셀 어레이와 용장 메모리 셀 어레이를 갖는 반도체 기억 장치에 있어서, 상기 메모리 셀내의 불량 셀에 대응하는 용장 어드레스가 기록되는 PROM 회로와, 기동시에 상기 PROM 회로에 기록된 상기 용장 어드레스의 데이타를 유지하는 용장 어드레스 데이타 유지 회로와, 상기 용장 어드레스 데이타 유지 회로가 유지하는 데이타와 부여되는 어드레스를 비교 판정하는 용장 판정 회로와, 상기 용장 판정 회로의 판정 결과에 따라서 동작하는 상기 메모리 셀 어레이용 드라이버 회로와, 상기 용장 메모리 셀 어레이용 드라이버 회로를 갖는 것을 특징으로 한다.
상기 구성의 반도체 기억 장치는 용장 판정 회로에 동작을 느리게 하는 PROM 회로가 없기 때문에, 용장 판정 회로의 고속 동작이 실현된다. 그 결과, 전체의 액세스 시간을 짧게 할 수 있다.
더욱이, 상기 반도체 기억 장치에 있어서, 상기 기동시에 외부로부터 부여되는 모드 레지스터 세트 명령에 응답하여 래치 신호가 생성되고, 상기 래치 신호에 응답하여, 상기 PROM 회로에 기록된 상기 용장 어드레스의 데이타가 상기 용장 어드레스 데이타 유지 회로에 유지되는 것을 특징으로 한다.
상기한 목적을 달성하기 위하여, 제2 발명은, 행 어드레스에 따라서 복수의 메모리 셀 블록으로 분할된 반도체 기억 장치에 있어서, 상기 메모리 셀 블록은 각각, 메모리 셀 어레이와, 용장 메모리 셀 어레이와, 이들 메모리 셀 어레이를 각각 구동하는 워드 드라이버를 가지며, 상기 메모리 셀 어레이 및 용장 메모리 셀 어레이가 열방향으로 복수로 분할되고, 공급되는 어드레스가 기록된 용장 어드레스와 대응하는지의 여부를 판정하는 용장 판정 회로와, 상기 열방향으로 분할된 메모리 셀 어레이마다의 용장 메모리 셀로의 치환의 유무를 나타내는 치환 데이타를 유지하는 치환 데이타 유지 회로를 가지며, 상기 용장 판정 회로의 출력과 상기 치환 데이타 유지 회로의 출력에 따라서, 상기 워드 드라이버가 상기 열방향으로 분할된 메모리 셀 어레이 또는 용장 메모리 셀 어레이중 어느 하나를 구동하는 것을 특징으로 한다.
복수의 메모리 셀 블록으로 분할됨으로써, 용장 판정 회로의 어드레스 수를 적게 할 수 있어, 고속화를 도모할 수 있는 동시에, 메모리 셀 블록마다 설치되는 용장 메모리 셀 어레이의 구제 확률의 저하를 방지할 수 있다.
이하, 본 발명 실시 형태의 예에 관해 도면에 따라서 설명한다. 그러나, 이러한 실시 형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 본 발명 실시 형태예의 반도체 기억 장치의 개략 회로도를 나타내는 도면이다. 도 1에서는, 종래 예를 나타낸 도 9의 회로도에 대응하는 부분에는 같은 인용 번호를 붙였다. 이 예에서는 용장 셀로 치환된 어드레스를 기억하는 PROM 등의 메모리(46)의 데이타를 메모리의 기동시에 생성되는 래치 신호(52)에 응답하여, 래치 회로(48)에 기록한다. 이 래치 회로(48)는 퓨즈 등의 기생 용량이나 기생 저항이 높고, 그 동작을 느리게 하는 원인이 되는 기억 소자는 포함되어 있지 않다. 그리고, 고속 동작이 가능한 래치 회로(48)내의 래치 데이타와 외부로부터 부여되는 행 어드레스(30)가 용장 판정 회로(50)에서 비교되어, 일치하는지 일치하지 않는지의 판정이 행해진다. 그 판정 결과에 따라서, 선택 신호(26,28)가 생성된다.
본 실시 형태예는 동기 DRAM(SDRAM)이다. 동기 DRAM은 시스템측으로부터 부여되는 클록 신호에 동기하여 동작 명령이나 어드레스 신호, 입력 데이타 등을 입력하고, 출력 데이타를 출력하여, 보다 고속 동작이 가능한 메모리로서 공지되어 있다.
일반적으로, SDRAM은 전원이 상승했을 때에, 시스템측으로부터 부여되는 클록 CLK의 상승에 동기하여, 동작 모드에 대응한 명령의 조합(54)이 시스템측으로부터 공급된다. 그리고, 그 명령의 조합(54)이 내장하는 명령 디코더에 의해 디코드되어, 대응하는 동작 모드의 데이타가 명령 레지스터(42)에 보존된다. 또한, 동작 모드에는, 예컨대, 부여된 어드레스에 대응하는 데이타만을 출력하는 모드, 부여된 어드레스 이후의 8비트의 데이타를 출력하는 모드 등이다. 따라서, 시스템측으로부터의 명령의 조합에 의해, 메모리의 동작 모드가 지정되고, 그 동작 모드하에서 시스템이 부여하는 데이타나 어드레스에 따라서, 소정의 출력 동작 등을 행한다.
상기 동작 모드를 설정하기 위한 명령은, 모드 레지스터 세트(MRS) 명령이라 칭해진다. 그래서, 본 실시의 형태예에서는 전원이 켜졌을 때에 시스템측으로부터 부여되는 모드 레지스터 세트 명령에 응답하여, 래치 신호 발생부(44)가 래치 신호(52)를 발생하고, 치환 셀이나 치환 워드선에 대응하는 어드레스 데이타가 PROM(46)으로부터 래치 회로(48)에 판독된다.
도 2는 상기 전원 전압이 상승했을 때의 동작을 나타내는 타이밍 차트의 도면이다. 전원의 상승에 응답하여, 시스템측으로부터 클록 CLK에 동기한 모드 레지스터 세트 명령 MRS가 명령(54)으로서 부여되고, 소정의 동작 모드가 명령 레지스터(42)에 세트되면, 래치 신호 발생 회로(44)가 래치 신호(52)를 발생한다.
본 실시 형태예는, 상기 SDRAM에 한하지 않고, 일반적인 메모리에 있어서도 적용할 수 있다. 요는, 전원이 상승하는 초기의 단계에서, 어떠한 방법으로 래치 신호(52)를 생성할 수 있으면, 그 래치 신호(52)에 응답하여, 용장 어드레스의 데이타가, PROM(46)으로부터 래치 회로(48)로 기록할 수 있다.
도 3은 PROM(46)과 래치 회로(48)의 일례를 나타내는 회로도이다. 이 예에서는, PROM 회로(46)는 그랜드와 전원 VDD와의 사이에 접속된 P형 트랜지스터(P46)와 퓨즈 소자(56)와 N형 트랜지스터(Q47)를 갖는다. 양 트랜지스터에는 게이트에 래치 신호(52)가 인가된다. 퓨즈 소자(56)에는 용장 어드레스가 기억된다. 또한, 래치 회로(48)는 NAND 게이트(58,60)의 출력과 입력 단자를 교차 접속하여 형성된다. NAND 게이트(58)의 한쪽 입력 단자에는, PROM 회로(46)의 출력이 접속된다. 또한, 다른 한쪽 NAND 게이트(60)의 한쪽 입력 단자에는, 전원 상승시에 발생하는 리셋 신호(62)가 부여된다.
이 회로의 동작은 통상 상태에서는 래치 신호(52)가 L 레벨이고, PROM 회로의 출력 단자(n48)는 P형 트랜지스터(P46)의 도통 상태에서는 H 레벨이다. 그래서, 전원의 상승시에 생성되는 H 레벨의 래치 신호(52)에 의해, 트랜지스터(Q47)가 도통하여, 퓨즈 소자(56)의 오픈 상태인지 단락 상태인지에 따라서, 출력(n48)의 레벨은 H 레벨이나 L 레벨이 된다. 그 출력(n48)의 논리 레벨이 래치 회로(48)에 래치된다. 그리고, 그 래치 데이타는 전원 전압이 저하하지 않는 한 유지된다.
이 래치 회로는, 예컨대 CMOS 회로로 구성되는 일반적인 NAND 게이트를 2개 이용하여 간단히 구성할 수 있다. 따라서, 래치 회로(48) 자체에 의한 집적도의 문제는 그다지 큰 문제가 아니다.
도 4는 PROM 회로(46), 래치 회로(48) 및 용장 판정 회로(50)의 예를 나타낸 도면이다. 이 도면에서는, 용장 판정 회로(50)는 각 어드레스 비트마다 설치되는 판정 회로(500,501)와, 각각의 판정 회로의 출력 out을 입력으로 하는 OR 게이트(510)로 구성된다. 인버터(520)는 반전 논리를 형성하기 위해 설치된다.
각 어드레스 비트 유닛(100,101,102,103)은 각각 PROM 회로(460,461)와, 래치 회로(480,481)를 갖는다. 이들 회로의 구성은 도 3에서 설명한 구성과 같으므로, 같은 인용 번호를 붙였다.
판정 회로(500,501)내에는 래치 회로로부터의 역상의 출력 신호(620,640 또는 621,641)에 의해서 역상으로 온·오프 제어되는 CMOS 스위치(68,70)를 갖는다. 그리고, 그들 CMOS 스위치(68,70)에는, 외부로부터의 행 어드레스(30)의 정상 및 역상 신호가 부여된다. 66은 인버터 회로이다. 그리고, 퓨즈 소자(56)에 기록된 데이타에 따라서, CMOS 스위치(68,70)의 한쪽이 도통하여, 도통한 쪽의 어드레스 혹은 그 반전 신호(30)가 출력 out에 생성된다.
임시로, 어드레스 비트 유닛(100)에 있어서, 대응하는 용장 어드레스가 H 레벨이고, 퓨즈 소자(56)가 용단되어 있다고 하자. 그 경우는, 래치 신호(52)가 H 레벨이 되어도 출력(n48)은 H 레벨 상태이다. 따라서, 래치 회로(480)에서는 출력(620)이 L레벨, 출력(640)이 H 레벨이 된다. 그 결과, CMOS 스위치(68)가 도통 상태이고, 스위치(70)가 비도통 상태이다. 그래서, 외부로부터 공급되는 어드레스(30)가, H 레벨로 하면, 인버터(66)에 의해 반전된 L 레벨이, 도통 상태에 있는 스위치(68)를 경유하여 어드레스 비트 유닛(100)의 출력 out을 L 레벨로 한다.
상기한 바와 같이, 모든 어드레스 비트 유닛에서, 부여된 어드레스와 기억한 어드레스가 일치하면, 그들 출력 out은 모두 L 레벨이 된다. 따라서, OR 게이트(510)의 출력은 L 레벨이 되고, 인버터(520)로 반전된 H 레벨의 비선택 신호(26)가 불량 워드선(WL)의 디코더 드라이버(14)에, L 레벨의 선택 신호(28)가 용장측의 워드 디코더 드라이버(16)에 부여된다. 그 결과, 용장 워드선(RWL)이 구동되어, 불량 워드선(WL)의 구동은 행해지지 않는다.
도 4에 도시된 회로로부터 밝혀진 바와 같이, 래치 회로내에 래치된 용장 어드레스의 데이타와 외부로부터의 행 어드레스(30)가, 퓨즈 소자등의 동작 스피드의 장해가 되는 소자를 포함하지 않는 판정 회로(500,501)로써 비교·판정된다. 따라서, 어드레스 판정 동작을 고속으로 행할 수 있다. 용장 어드레스가 기억된 PROM 회로내의 데이타는 전원이 상승된 초기의 단계로, 래치 신호(52)에 응답하여 래치 회로(480,481)에 취입된다. 이 취입의 동작은, 퓨즈 소자(56)를 통한 회로 동작이므로, 고속으로는 행해지지 않는다. 그러나, 일단 래치 회로에 치환 어드레스가 래치되면, 그 후의 액세스마다의 어드레스의 판정 동작은 퓨즈 소자를 경유하지 않으므로, 아주 고속으로 행할 수 있다. 특히, 메모리가 대용량화하면, 판정되는 어드레스의 개수도 증가한다. 따라서, 그 경우는, 각 어드레스에서의 판정 동작이 고속으로 행해지는 것은, 전체의 어드레스 판정 동작을 고속으로 행할 수 있는 것을 의미한다.
[제2 실시 형태예]
그런데, 도 4에 도시된 용장 판정 회로는, 각각의 어드레스 비트 유닛이 고속이어도, 판정해야 할 어드레스의 개수가 많아지면, 전체의 판정 동작은 일정한 지연을 수반한다. 예컨대, 각 어드레스 비트 유닛에서의 스큐의 문제 등이 원인이다. 더욱이, 어드레스의 개수가 증가하는 것은 도 4에 도시된 용장 판정 회로의 규모도 커지는 것을 의미한다.
도 5는 대용량의 반도체 기억 장치의 메모리 셀 뱅크, 메모리 셀 블록의 분할예를 나타내는 도면이다. 이 예에서는, 메모리(700)는 8개의 메모리 셀 뱅크 Bank1∼8로 분할된다. 그리고, 각각의 메모리 뱅크는 도시된 바와 같이, 다시 4개의 메모리 셀 블록 Block0∼3으로 분할된다. 각 메모리 셀 블록 Block은 도 1에서 도시한 바와 같이, 메모리 셀 어레이(MC), 워드 디코더 드라이버(WD), 센스 앰프(SA), 용장 메모리 셀(RMC), 용장 워드 디코더 드라이버(RWD), 용장 판정 회로(RD)를 갖는다.
각 메모리 셀 블록 Block에서의 동작은 도 1에서 설명한 바와 같이, 외부로부터 공급되는 어드레스를 용장 판정 회로(RD)에서 기억한 용장 어드레스와 비교하여, 용장 메모리로의 치환 대상의 불량 메모리 셀을 액세스하고 있는지 아닌지의 판정을 행한다. 따라서, 각 메모리 셀 블록 B1ock에 설치한 용장 메모리 셀(RMC)은 대응하는 메모리 셀 블록내의 메모리 셀 어레이(MC)의 불량 셀 혹은 불량 워드선을 구제하기 위해 이용된다. 즉, 예컨대, 메모리 셀 블록 B1ock0의 용장 메모리 셀 어레이(RMC)가 메모리 셀 블록 Block0 이외의 블록내의 메모리 셀 어레이의 불량 셀 혹은 불량 워드선과 치환되는 일은 없다.
대용량의 메모리의 경우는, 도 5에 도시된 바와 같이, 메모리 셀 어레이를 복수로 분할함으로써, 각 메모리 셀 블록에 대응하는 어드레스의 개수를 적게 할 수 있다. 그것에 따른, 용장 판정 회로(RD)에서는, 비교 대조의 어드레스의 개수가 적어지므로, 용장 판정 회로(RD)의 규모를 작게 하여, 고속 동작을 실현할 수 있다.
그러나, 메모리 셀 어레이를 세분화하면, 용장 메모리 셀 어레이에 의한 불량 구제 확률이 저하되는 문제를 초래한다. 즉, 첫째로, 조분화에 따라, 각 메모리 셀 블록에 설치되는 용장 메모리 셀 어레이도 소용량이 되고, 용장 메모리 셀 어레이에 불량이 발생하면, 그 메모리 셀 블록내에서의 불량 셀 또는 불량 워드선을 구제할 수 있는 확률이 저하된다.
둘째로, 불량 셀 혹은 불량 워드선의 발생은, 모든 메모리 셀 블록에 분산하여 발생하는 것이 아니라, 어떤 메모리 셀 블록에 집중하는 경우가 있다. 그 경우는 그 메모리 셀 블록에 속하는 용장 메모리 셀 어레이에서는 모든 불량 셀을 구제할 수 없게 된다.
그래서, 본 실시 형태예에서는, 예컨대 16비트 출력과 같이 복수 비트를 동시에 출력하는 구성의 경우에, 컬럼 방향에서 메모리 셀 어레이, 용장 메모리 셀 어레이를 분할하여, 용장 메모리 셀 어레이에 의한 불량 셀의 구제 확률을 향상시킨다.
도 6은 이러한 컬럼 방향에서 분할한 반도체 기억 장치의 1개의 메모리 셀 블록의 구성을 나타내는 도면이다. 대응하는 부분에는 도 1과 동일한 인용 번호를 붙였다. 이 예에서는 출력 DQ가 예컨대 16비트의 출력 단자를 갖는다. 그 16비트는 8비트가 좌측의 센스 앰프(20) L측으로부터 선택되고, 나머지 8비트가 우측의 센스 앰프(20) R측으로부터 선택된다. 이 분할은 예컨대 하위 비트는 좌측으로부터, 상위 비트는 우측으로부터라는 논리 구성으로 행해진다. 혹은, 홀수 비트는 좌측으로부터, 짝수 비트는 우측으로부터라는 논리 구성으로 분할된다.
지금, 임시로 하위 비트 DQ0∼7과, 상위 비트 DQ8∼15에서 분할된다고 하자. 메모리 셀 어레이는 하위 비트에 대응하는 좌측 10L과 상위 비트에 대응하는 우측 10R로 분할된다. 동일하게, 용장 메모리 셀 어레이도, 좌측 12L과 우측 12R로 분할된다. 그리고, 예컨대, 좌측의 메모리 셀 어레이 10L내의 워드선(WLL0)에 불량이 있으면, 그 워드선(WLL0)이 좌측의 용장 셀 어레이 12L내의 용장 워드선(RWLL)으로 치환된다. 그 경우는, 하위 비트에 대해서 용장 메모리 셀 어레이로 치환한 것을 나타내는 데이타가 PROM(71)에 기록된다. 물론, 대응하는 어드레스는 어드레스용 PROM(46)에 기록된다.
더욱이, 우측의 메모리 셀 어레이 l0R내의 워드선(WLR0)에 불량이 없는 경우에는, 용장 셀 어레이 12R과의 치환은 행해지지 않는다. 따라서, 상위 비트의 치환은 행해지지 않는 것을 나타내는 데이타가 PROM(73)에 기록된다. 통상은 퓨즈 소자의 용단이 행해지지 않음으로써, 그 기록이 행해진다.
한편, 우측의 메모리 셀 어레이 10R내의 워드선(WLRn)에 불량이 있는 경우에 있어서, 우측의 용장 메모리 셀 어레이 12R에 불량이 없는 경우는, 불량 워드선(WLRn)이 용장 메모리 셀 어레이 12R내의 워드선(RWLR)으로 치환된다. 그 경우는, 대응하는 어드레스가 어드레스 PROM(46)내에 기록됨과 동시에, 상위 비트측을 용장 셀로 치환한 것을 나타내는 데이타가 PROM(73)에 기록된다. 이 경우는, 통상, 퓨즈 소자가 용단된다.
그리고, 각 PROM내에 기록된 데이타는 전원의 상승시에 발생하는 래치 신호(52)에 의해 대응하는 래치 회로(48,72,74)에 전송된다. 그리고, 외부로부터 공급되는 행 어드레스가, 래치 회로(48)에 기록된 용장 어드레스와 일치하는지 일치하지 않는지의 판정이 용장 판정 회로(50)에서 행해진다. 용장 어드레스와 일치하면 그 출력(79)이, 예컨대 L 레벨이 된다. 또, 하위측의 비트가 용장 메모리 셀로 치환되었는지 여부의 데이타가, 래치 회로(72)로부터 출력(77L)에 출력된다. 동일하게, 상위측의 비트가 용장 메모리 셀로 치환되었는지 여부의 데이타가, 래치 회로(74)로부터 출력(77R)에 출력된다. 용장 셀로 치환되는 경우에는, 양 출력(77L,77R)은 각각, L 레벨의 출력이 된다.
그리고, 용장 판정 회로(50)의 출력(79)과, 상기 각각의 출력(77L과 77R)이위 비트 선택 게이트(75) 및 상위 비트 용장 선택 게이트(76)에 부여된다. 어드레스가 용장 어드레스와 일치하고, 하위 비트의 용장 셀로의 전환이 지시되는 경우는, 출력(79)과 출력(77L)이 모두 L 레벨이 되고, OR 게이트의 출력(78L)도 L 레벨이 되며, 좌측의 워드 드라이버 14L에 용장측의 구동이 지시된다. 어드레스가 용장 어드레스와 일치하고, 상위 비트의 용장 전환이 지시되어 있지 않는 경우는, 출력(79)이 L 레벨이어도 출력(77R)은 H 레벨이고, OR 게이트(76)의 출력(78R)은 H 레벨이 된다. H 레벨의 출력(78R)에 의해 우측의 워드 드라이버(14R)는 용장 셀로의 전환이 금지된다.
이와 같이, 메모리 셀 어레이를 컬럼 방향(도 6에서는 좌우방향)으로 분할하여, 각각의 용장 셀로의 전환의 유무를 PROM에 기록해 두고, 용장 판정 회로의 출력과 예컨대 논리합을 취함으로써, 분할된 컬럼마다 용장 셀로의 전환을 행할 수 있다. 따라서, 상기한 용장 효율의 저하를 어느 정도 완화할 수 있다.
도 7은 도 6의 PROM, 래치 회로, 용장 판정 회로, 및 상위·하위 비트 용장 선택 게이트의 상세 회로의 예를 도시하는 도면이다. 어드레스용 PROM 회로, 래치 회로, 및 용장 판정 회로는 도 4에서 도시한 회로와 동일하고, 어드레스 비트 유닛(100,102,…)내에, 각각 PROM(56), 래치 회로(58,60), 용장 판정 회로(500)가 설치된다.
또한, 하위 비트 또는 상위 비트의 치환을 기록한 PROM 회로(71,73) 및 래치 회로(58,60)는 하위측 유닛(84)과 상위측 유닛(82)내에 각각 설치된다. 용장 어드레스 및 하위 비트 또는 상위 비트 치환 데이타는 래치 신호(52)에 의해, 각각 대응하는 래치 회로에 래치된다. 그리고, 용장 판정 회로의 출력(79)과, 하위측 유닛(84)의 출력(77L)이 OR 게이트(76)에 부여되고, 어드레스가 일치하여, 하위측의 치환이 기록되어 있는 경우는, 출력(78L)이 L 레벨이 된다. 동일하게, 어드레스가 일치하여, 상위측의 치환이 기록되어 있는 경우는, 출력(78R)이 L 레벨이 된다.
도 6에 있어서, 복수 세트의 불량 비트 또는 불량 워드선이 용장 메모리와 치환가능한 경우는, 도 7의 회로도 복수 세트 설치된다.
도 8은 출력 비트의 논리 맵을 도시하는 도면이다. 상기한 바와 같이, 출력 비트는 상위, 하위 비트로 분할되어도 좋고, 또는 짝수와 홀수 비트로 분할되어도 좋다. 분할되는 논리에 따라서, 메모리 셀 어레이 및 용장 메모리 셀 어레이가 도 6과 동일하게 분할된다.
도 6, 7에서 도시된 제2 실시 형태예에서는, 용장 어드레스와 상위 비트 또는 하위 비트의 치환을 나타내는 데이타가, PROM 회로에 기록되고, 그것을 일단 내부의 래치 회로에 래치하고 있었다. 그러나, 본 실시의 형태예는 그것에 한정되지 않고, 종래과 같이 PROM 회로의 데이타를 그대로 래치하지 않고서 사용하여도, 용장 효율을 향상시킬 수 있다.
단, 제1 실시 형태예에서 나타낸, PROM에서 기억되는 데이타를 내부 래치 회로에 전송해 둠으로써, 용장 판정 회로의 동작을 고속으로 할 수 있다. 또, 제2 실시 형태예에서 나타낸 바와 같이, 메모리 셀 어레이를 행 어드레스에 따라서 분할함으로써, 용장 판정 회로의 규모를 작게 하여 보다 고속성을 증가시킬 수 있고, 또한, 열 어드레스측에서 메모리 셀 어레이를 분할함으로써 그것에 수반하는 용장효율의 저하를 방지할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 용장 판정을 행하는 임계 경로내에 퓨즈 소자 등의 PROM 소자를 배치하는 일이 없기 때문에, 고저항의 PROM 소자에 의한 용장 판정 회로의 동작이 느려지는 일은 없으며, 전체의 액세스 시간을 짧게 할 수 있다.
또, 메모리 셀 어레이를 행 어드레스 방향의 분할에 덧붙여서, 출력 비트 방향에서의 분할도 행함으로써, 용장 판정 회로의 고속화와 높은 용장 효율을 동시에 충족시킬 수 있다.

Claims (7)

  1. 용장 어드레스를 나타내는 데이타가 기록되는 PROM 소자와, 기동시에 상기 PROM 소자에 기록된 상기 데이타를 유지하는 데이타 유지 회로를 갖는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 반도체 집적 회로가 기동할 때에, 외부로부터 부여되는 기동 신호에 응답하여 생성되는 래치 신호에 의해, 상기 PROM 소자에 기록된 데이타가 상기 데이타 유지 회로에 유지되는 것을 특징으로 하는 반도체 집적 회로.
  3. 메모리 셀 어레이와 용장 메모리 셀 어레이를 갖는 반도체 기억 장치에 있어서, 상기 메모리 셀내의 불량 셀에 대응하는 용장 어드레스가 기록되는 PROM 회로와, 기동시에 상기 PROM 회로에 기록된 상기 용장 어드레스의 데이타를 유지하는 용장 어드레스 데이타 유지 회로와, 상기 용장 어드레스 데이타 유지 회로가 유지하는 데이타와 부여되는 어드레스를 비교 판정하는 용장 판정 회로와, 상기 용장 판정 회로의 판정 결과에 따라서 동작하는 상기 메모리 셀 어레이용 드라이버 회로와, 상기 용장 메모리 셀 어레이용 드라이버 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 기동시에 외부로부터 부여되는 모드 레지스터 세트 명령에 응답하여 래치 신호가 생성되고, 상기 래치 신호에 응답하여, 상기 PROM 회로에 기록된 상기 용장 어드레스의 데이타가 상기 용장 어드레스 데이타 유지 회로에 유지되는 것을 특징으로 하는 반도체 기억 장치.
  5. 행 어드레스에 따라서 복수의 메모리 셀 블록으로 분할된 반도체 기억 장치에 있어서, 상기 메모리 셀 블록은 각각, 메모리 셀 어레이와, 용장 메모리 셀 어레이와, 이들 메모리 셀 어레이를 각각 구동하는 워드 드라이버를 가지며, 상기 메모리 셀 어레이 및 용장 메모리 셀 어레이가 열방향으로 복수로 분할되고, 공급되는 어드레스가 기록된 용장 어드레스와 대응하는지의 여부를 판정하는 용장 판정 회로와, 상기 열방향으로 분할된 메모리 셀 어레이마다의 용장 메모리 셀로의 치환의 유무를 나타내는 치환 데이타를 유지하는 치환 데이타 유지 회로를 가지며, 상기 용장 판정 회로의 출력과 상기 치환 데이타 유지 회로의 출력에 따라서, 상기 워드 드라이버가, 상기 열방향으로 분할된 메모리 셀 어레이 또는 용장 메모리 셀 어레이중 어느 하나를 구동하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 용장 어드레스가 기록되는 PROM 회로와, 기동시에 상기 PROM 회로내의 용장 어드레스의 데이타를 유지하는 용장 어드레스 데이타 유지 회로를 추가로 가지며, 상기 용장 판정 회로는, 부여되는 어드레스와 상기 용장 어드레스 데이타 유지 회로가 유지하는 용장 어드레스 데이타에 따라서, 상기 어드레스가 용장 메모리 셀로의 치환해야 할 어드레스인지의 여부를 판정하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 치환 데이타 유지 회로는, 상기 치환 데이타가 기록되는 PROM 회로와, 기동시에 상기 PROM 회로내의 치환 데이타를 유지하는 치환 데이타 유지 내부 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
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