JP3229260B2 - 行冗長ブロック・アーキテクチャ - Google Patents
行冗長ブロック・アーキテクチャInfo
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- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
Description
【０００１】
【発明の属する技術分野】本発明は総括的に半導体メモ
リに関し、詳細にいえば、ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）冗長ブロック・アーキテク
チャのための、交換自己タイミング・ジェネレータによ
る行冗長マッチ検出、行冗長マッチ検出によるサンプル
・ワードライン・イネーブル・ジェネレータ、および行
冗長制御回路に関する。
リに関し、詳細にいえば、ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）冗長ブロック・アーキテク
チャのための、交換自己タイミング・ジェネレータによ
る行冗長マッチ検出、行冗長マッチ検出によるサンプル
・ワードライン・イネーブル・ジェネレータ、および行
冗長制御回路に関する。
【０００２】
【従来の技術】「A 50-ns 16-Mb DRAM with 10-ns Data
Rate and On-chip ECC」、IEEE J. Solid-State Circu
its、Vol. 25、no. 5、October 1990においてH. L. Kal
ter他が提案したＤＲＡＭ用の冗長ブロック・アーキテ
クチャは、融通性が高い行冗長置換を特徴としている。
この融通性が有利なのは、これによって冗長要素および
冗長マッチ検出デコーダをこれらの数を増やすことな
く、有効に使用することを可能とするからである。この
ことは、特に２５６−Ｍｂ以上のＤＲＡＭなどの高密度
ＤＲＡＭに対する冗長設計スペース・オーバヘッドを大
幅に少なくするものである。
Rate and On-chip ECC」、IEEE J. Solid-State Circu
its、Vol. 25、no. 5、October 1990においてH. L. Kal
ter他が提案したＤＲＡＭ用の冗長ブロック・アーキテ
クチャは、融通性が高い行冗長置換を特徴としている。
この融通性が有利なのは、これによって冗長要素および
冗長マッチ検出デコーダをこれらの数を増やすことな
く、有効に使用することを可能とするからである。この
ことは、特に２５６−Ｍｂ以上のＤＲＡＭなどの高密度
ＤＲＡＭに対する冗長設計スペース・オーバヘッドを大
幅に少なくするものである。
【０００３】従来のブロック間冗長置換と対照的に、冗
長ブロック・アーキテクチャでは、冗長性の要件の総数
は大幅に少なくなるが、より多くの冗長マッチ検出デコ
ーダを「同時」に取り扱う必要がある。これはこのアー
キテクチャの融通性によるものである。デコーダを効果
的に構成し、迅速で信頼性の高い冗長マッチ検出を可能
にして、実際のメモリにおける速度と面積の負担をなく
せるようにすることがきわめて重要である。
長ブロック・アーキテクチャでは、冗長性の要件の総数
は大幅に少なくなるが、より多くの冗長マッチ検出デコ
ーダを「同時」に取り扱う必要がある。これはこのアー
キテクチャの融通性によるものである。デコーダを効果
的に構成し、迅速で信頼性の高い冗長マッチ検出を可能
にして、実際のメモリにおける速度と面積の負担をなく
せるようにすることがきわめて重要である。
【０００４】
【発明が解決しようとする課題】したがって、本発明の
目的は、設計スペースを効果的に削減する行冗長制御回
路を使用する冗長ブロック・アーキテクチャ構成を提供
することである。
目的は、設計スペースを効果的に削減する行冗長制御回
路を使用する冗長ブロック・アーキテクチャ構成を提供
することである。
【０００５】本発明の他の目的は、交換自己タイミング
・ジェネレータによるＮＯＲタイプの冗長マッチ検出に
よって、迅速で信頼性の高い冗長マッチ検出を行うこと
である。
・ジェネレータによるＮＯＲタイプの冗長マッチ検出に
よって、迅速で信頼性の高い冗長マッチ検出を行うこと
である。
【０００６】本発明のさらに他の目的は、ワードライン
・イネーブル（ＷＬＥ）がワードライン（ＷＬ）をセッ
トするときに、正規モードであるか、冗長モードである
かにかかわりなく、サンプル・ワードライン・イネーブ
ル（ＳＷＬＥ）がサンプル・ワードライン（ＳＷＬ）を
セットすることを可能とするとともに、冗長マッチ検出
に関する遅延を追跡するサンプル・ワードライン・イネ
ーブル（ＳＷＬＥ）ジェネレータを提供することであ
る。
・イネーブル（ＷＬＥ）がワードライン（ＷＬ）をセッ
トするときに、正規モードであるか、冗長モードである
かにかかわりなく、サンプル・ワードライン・イネーブ
ル（ＳＷＬＥ）がサンプル・ワードライン（ＳＷＬ）を
セットすることを可能とするとともに、冗長マッチ検出
に関する遅延を追跡するサンプル・ワードライン・イネ
ーブル（ＳＷＬＥ）ジェネレータを提供することであ
る。
【０００７】
【課題を解決するための手段】本発明は米国特許第５５
１７４４２号（特願平８−５３２６８号）に記載されて
いる発明に関するものであり、該米国特許の主題は参照
することにより、本明細書の一部となるものである。本
発明によれば、行冗長制御回路はワード方向に並列に配
置されており、かつ冗長ブロックの底部に構成されてい
る。このアーキテクチャの変更は、（１）ローカル行冗
長ワイヤと共用されるスプリットグローバルバス、
（２）スペースの節減を可能とするハーフレングスワン
ウェイ行冗長ワードラインイネーブル信号ワイヤ、およ
び（３）節減されたスペースを利用するように設計され
た分散ワードライン・イネーブル・デコーダを導入する
ことによって、冗長制御ブロックを効果的にレイアウト
することを可能とする。本発明の他の態様によれば、ア
ドレスとタイミングのずれによって引き起こされる不正
な正規／冗長アクセス問題が解決される。この検出に必
要なタイミングは、その隣接する冗長マッチ検出を使用
することによって局所的に与えられる。これにより、回
路はアドレスによって駆動される回路として完全に動作
することが可能となり、迅速で信頼性の高い冗長マッチ
検出をもたらす。さらに、サンプル・ワードライン・イ
ネーブル（ＳＷＬＥ）信号が行冗長マッチ検出を使用し
て生成される。１つの２入力ＯＲゲートにより、ＳＷＬ
Ｅがサンプル・ワードライン（ＳＷＬ）をセットする時
間を、ワードライン・イネーブル（ＷＬＥ）信号がワー
ドライン（ＷＬ）をセットする時間と同じにすることが
可能となる。ＳＷＬＥがＳＷＬをセットする時間はモー
ドにかかわりなく一定のままであり、これまでの信頼性
の問題をなくする。行冗長マッチ検出と組み合わされた
この２入力ＯＲゲートは、理想的なサンプル・ワードラ
イン・イネーブル・ジェネレータとして機能する。
１７４４２号（特願平８−５３２６８号）に記載されて
いる発明に関するものであり、該米国特許の主題は参照
することにより、本明細書の一部となるものである。本
発明によれば、行冗長制御回路はワード方向に並列に配
置されており、かつ冗長ブロックの底部に構成されてい
る。このアーキテクチャの変更は、（１）ローカル行冗
長ワイヤと共用されるスプリットグローバルバス、
（２）スペースの節減を可能とするハーフレングスワン
ウェイ行冗長ワードラインイネーブル信号ワイヤ、およ
び（３）節減されたスペースを利用するように設計され
た分散ワードライン・イネーブル・デコーダを導入する
ことによって、冗長制御ブロックを効果的にレイアウト
することを可能とする。本発明の他の態様によれば、ア
ドレスとタイミングのずれによって引き起こされる不正
な正規／冗長アクセス問題が解決される。この検出に必
要なタイミングは、その隣接する冗長マッチ検出を使用
することによって局所的に与えられる。これにより、回
路はアドレスによって駆動される回路として完全に動作
することが可能となり、迅速で信頼性の高い冗長マッチ
検出をもたらす。さらに、サンプル・ワードライン・イ
ネーブル（ＳＷＬＥ）信号が行冗長マッチ検出を使用し
て生成される。１つの２入力ＯＲゲートにより、ＳＷＬ
Ｅがサンプル・ワードライン（ＳＷＬ）をセットする時
間を、ワードライン・イネーブル（ＷＬＥ）信号がワー
ドライン（ＷＬ）をセットする時間と同じにすることが
可能となる。ＳＷＬＥがＳＷＬをセットする時間はモー
ドにかかわりなく一定のままであり、これまでの信頼性
の問題をなくする。行冗長マッチ検出と組み合わされた
この２入力ＯＲゲートは、理想的なサンプル・ワードラ
イン・イネーブル・ジェネレータとして機能する。
【０００８】総括的に、本発明の目的は以下の通りであ
る。
る。
【０００９】・冗長マッチ検出デコーダに理想的な構成
を提供して、設計スペースを削減する。
を提供して、設計スペースを削減する。
【００１０】・迅速で信頼性の高い冗長マッチ検出を可
能とする。
能とする。
【００１１】・冗長マッチ検出ポスト・デコーダを使用
して、迅速で信頼性の高いサンプル・ワードライン・イ
ネーブル・ジェネレータを実現する。
して、迅速で信頼性の高いサンプル・ワードライン・イ
ネーブル・ジェネレータを実現する。
【００１２】
【発明の実施の形態】図面、特に図１を参照すると、２
５６−Ｍｂ ＤＲＡＭ１０が示されている。このアーキ
テクチャは１６の１６−Ｍｂユニット１１で構成されて
おり、そのうち１つの詳細を図２に示す。各１６−Ｍｂ
ユニットは２つのアレイ、すなわち２５６本のワードラ
イン（ＷＬ）を含んでいる主アレイ２１と、１６本の冗
長ワードライン（ＲＷＬ）を含んでいる冗長アレイ２２
とに分割されている。冗長アレイ２２は１６の行冗長
（ＲＲＤＮ）制御回路を使用して、最大１６の障害の回
復が可能である。ＲＲＤＮ制御回路の詳細は図３に示さ
れており、この回路において、ワードライン（ＷＬ）と
冗長ワードライン（ＲＷＬｉ）とはそれぞれ、ワードラ
イン・イネーブル（ＷＬＥ）信号と、対応する冗長ワー
ドライン・イネーブル信号（ＲＷＬＥｉ）とによってセ
ットされる。スタンバイ状態において、ＷＬＥおよびＲ
ＷＬＥは両方とも低であり、Ｎノードはすべて高であ
る。正規モードにおいて、すべてのＮノードは低となっ
て、ＷＬＥを使用可能とする（すなわち、ＷＬＥは高と
なる）。冗長モードにおいて、ＲＷＬＥの１つが高とな
るが、対応するＮノードは高レベルのままであり、ＷＬ
Ｅを使用可能とはしない（すなわち、ＷＬＥは低レベル
のままである）。ＷＬＥおよびＲＷＬＥを制御するため
の詳細な動作については、後述する。
５６−Ｍｂ ＤＲＡＭ１０が示されている。このアーキ
テクチャは１６の１６−Ｍｂユニット１１で構成されて
おり、そのうち１つの詳細を図２に示す。各１６−Ｍｂ
ユニットは２つのアレイ、すなわち２５６本のワードラ
イン（ＷＬ）を含んでいる主アレイ２１と、１６本の冗
長ワードライン（ＲＷＬ）を含んでいる冗長アレイ２２
とに分割されている。冗長アレイ２２は１６の行冗長
（ＲＲＤＮ）制御回路を使用して、最大１６の障害の回
復が可能である。ＲＲＤＮ制御回路の詳細は図３に示さ
れており、この回路において、ワードライン（ＷＬ）と
冗長ワードライン（ＲＷＬｉ）とはそれぞれ、ワードラ
イン・イネーブル（ＷＬＥ）信号と、対応する冗長ワー
ドライン・イネーブル信号（ＲＷＬＥｉ）とによってセ
ットされる。スタンバイ状態において、ＷＬＥおよびＲ
ＷＬＥは両方とも低であり、Ｎノードはすべて高であ
る。正規モードにおいて、すべてのＮノードは低となっ
て、ＷＬＥを使用可能とする（すなわち、ＷＬＥは高と
なる）。冗長モードにおいて、ＲＷＬＥの１つが高とな
るが、対応するＮノードは高レベルのままであり、ＷＬ
Ｅを使用可能とはしない（すなわち、ＷＬＥは低レベル
のままである）。ＷＬＥおよびＲＷＬＥを制御するため
の詳細な動作については、後述する。
【００１３】各行冗長（ＲＲＤＮ）制御回路３１は行ア
ドレス（ＡＤＤＲ）をプログラムされたヒューズ状態と
比較し、対応するノードＮｉまたはＲＷＬＥｉ信号のい
ずれかを活動化する。１６入力ＮＯＲゲート・デコーダ
３２はノードＮｉからの出力を受け入れる。ＲＲＤＮｉ
制御回路３１内の少なくとも１つのアドレスが、プログ
ラムされているヒューズ状態とマッチしない場合、対応
するノードＮｉにおける信号は下がるとともに、対応す
るＲＷＬＥｉを低レベルに維持する。すべてのＡＤＤＲ
がそのＲＲＤＮプログラムされているヒューズ状態とマ
ッチした場合、対応するＲＷＬＥｉ信号は高くなるが、
対応するノードＮｉは高レベルのままである。ＲＲＤＮ
からのすべてのノードＮｉが下がると、ＷＬＥが上が
り、これが正規モードである。ノードＮｉの１つが高い
ままであれば、ＷＬＥは低いままであり、これが冗長モ
ードである。この冗長モードにおいて、対応するＲＷＬ
Ｅｉは高くなり、対応する冗長ワードラインＲＷＬｉを
活動化する。
ドレス（ＡＤＤＲ）をプログラムされたヒューズ状態と
比較し、対応するノードＮｉまたはＲＷＬＥｉ信号のい
ずれかを活動化する。１６入力ＮＯＲゲート・デコーダ
３２はノードＮｉからの出力を受け入れる。ＲＲＤＮｉ
制御回路３１内の少なくとも１つのアドレスが、プログ
ラムされているヒューズ状態とマッチしない場合、対応
するノードＮｉにおける信号は下がるとともに、対応す
るＲＷＬＥｉを低レベルに維持する。すべてのＡＤＤＲ
がそのＲＲＤＮプログラムされているヒューズ状態とマ
ッチした場合、対応するＲＷＬＥｉ信号は高くなるが、
対応するノードＮｉは高レベルのままである。ＲＲＤＮ
からのすべてのノードＮｉが下がると、ＷＬＥが上が
り、これが正規モードである。ノードＮｉの１つが高い
ままであれば、ＷＬＥは低いままであり、これが冗長モ
ードである。この冗長モードにおいて、対応するＲＷＬ
Ｅｉは高くなり、対応する冗長ワードラインＲＷＬｉを
活動化する。
【００１４】このアーキテクチャはＲＲＤＮ３１からの
出力に対して、１つのＷＬＥ信号、１６のＲＷＬＥ＜
０：１５＞信号、および１６のＮ＜０：１５＞信号を必
要とする。生じる可能性のある１Ｋの置換に対する２０
本のアドレス・ワイヤも必要である。一般に、デバイス
をワイヤの下に設計することができ、配線スペースが十
分以上のものであるから、ＲＲＤＮ回路設計スペースは
ワイヤの数によって決定される。このアーキテクチャに
は少なくとも５２本のワイヤ（必要な制御信号線および
電源線に加えて）が必要であり、これは配線ピッチが３
μｍであると想定すると、最低限の１５６μｍ（５２μ
ｍ×３）の設計スペースをもたらす。本発明の第１の態
様によれば、冗長制御回路に対する付加的な設計スペー
スをわずか２７μｍに削減する解決策が提供される。
出力に対して、１つのＷＬＥ信号、１６のＲＷＬＥ＜
０：１５＞信号、および１６のＮ＜０：１５＞信号を必
要とする。生じる可能性のある１Ｋの置換に対する２０
本のアドレス・ワイヤも必要である。一般に、デバイス
をワイヤの下に設計することができ、配線スペースが十
分以上のものであるから、ＲＲＤＮ回路設計スペースは
ワイヤの数によって決定される。このアーキテクチャに
は少なくとも５２本のワイヤ（必要な制御信号線および
電源線に加えて）が必要であり、これは配線ピッチが３
μｍであると想定すると、最低限の１５６μｍ（５２μ
ｍ×３）の設計スペースをもたらす。本発明の第１の態
様によれば、冗長制御回路に対する付加的な設計スペー
スをわずか２７μｍに削減する解決策が提供される。
【００１５】図４は米国特許第５５１７４４２号に開示
されており、本発明で想定されているスプリット・グロ
ーバル・バス・アーキテクチャを示す。このアーキテク
チャにおいて、チップの頂部／底部の各１２８−Ｍｂは
独立したグローバル・アドレス・バス４１および４２を
有している。グローバル・バス４１、４２は、行列のプ
リデコーダおよび冗長マッチ検出回路ＲＲＤＮを駆動す
る。グローバル・バス４１、４２の間にはローカル・バ
ス４４が設けられている。２５６−ＭｂのＤＲＡＭは１
６の１６−Ｍｂユニット４３からなっており、その１つ
の詳細が図５に示されている。１６−Ｍｂユニットは８
Ｋのワードライン（ＷＬ）からなっている。ユニット内
の欠陥要素は冗長ブロック５２内の１６本の冗長ワード
ライン（ＲＷＬ＜０：１５＞）のいずれかと置き換える
ことができる。ＷＬおよびＲＷＬは左側および右側のワ
ードライン・ドライバにより代替的に駆動される。１６
の行冗長（ＲＲＤＮ＜０：１５＞）制御回路５３は各１
６−Ｍｂユニットの底部に構成されている。
されており、本発明で想定されているスプリット・グロ
ーバル・バス・アーキテクチャを示す。このアーキテク
チャにおいて、チップの頂部／底部の各１２８−Ｍｂは
独立したグローバル・アドレス・バス４１および４２を
有している。グローバル・バス４１、４２は、行列のプ
リデコーダおよび冗長マッチ検出回路ＲＲＤＮを駆動す
る。グローバル・バス４１、４２の間にはローカル・バ
ス４４が設けられている。２５６−ＭｂのＤＲＡＭは１
６の１６−Ｍｂユニット４３からなっており、その１つ
の詳細が図５に示されている。１６−Ｍｂユニットは８
Ｋのワードライン（ＷＬ）からなっている。ユニット内
の欠陥要素は冗長ブロック５２内の１６本の冗長ワード
ライン（ＲＷＬ＜０：１５＞）のいずれかと置き換える
ことができる。ＷＬおよびＲＷＬは左側および右側のワ
ードライン・ドライバにより代替的に駆動される。１６
の行冗長（ＲＲＤＮ＜０：１５＞）制御回路５３は各１
６−Ｍｂユニットの底部に構成されている。
【００１６】図６は本発明の詳細なＲＲＤＮ回路５３、
および配線構成を示す。詳細にいえば、本発明は設計ス
ペースを効果的に削減する行冗長制御回路の構成を提供
する。この削減は（１）ローカル行冗長ワイヤと共用さ
れるスプリットグローバルバス、（２）両側行デコーダ
用のハーフレングスワンウェイ行冗長ワードラインイネ
ーブル・ワイヤ、および（３）分散ワードライン・イネ
ーブル・デコーダによって達成される。
および配線構成を示す。詳細にいえば、本発明は設計ス
ペースを効果的に削減する行冗長制御回路の構成を提供
する。この削減は（１）ローカル行冗長ワイヤと共用さ
れるスプリットグローバルバス、（２）両側行デコーダ
用のハーフレングスワンウェイ行冗長ワードラインイネ
ーブル・ワイヤ、および（３）分散ワードライン・イネ
ーブル・デコーダによって達成される。
【００１７】（１）ローカル行冗長ワイヤと共用される
スプリット・グローバル・バス。ローカル行冗長アドレ
ス・ワイヤを、米国特許第５５１７４４２号に記載され
ているようなレベル２金属（Ｍ２）スプリット・グロー
バル・バス・ラインと共用する。ＲＲＤＮ回路はワイヤ
の下に配置される。これにより、ＲＲＤＮ回路用の２０
本のアドレス・ワイヤおよびデバイスが必要なくなると
ともに、グローバル・バス・ラインからのＲＲＤＮ回路
用のアドレス入力ワイヤが短くなる。
スプリット・グローバル・バス。ローカル行冗長アドレ
ス・ワイヤを、米国特許第５５１７４４２号に記載され
ているようなレベル２金属（Ｍ２）スプリット・グロー
バル・バス・ラインと共用する。ＲＲＤＮ回路はワイヤ
の下に配置される。これにより、ＲＲＤＮ回路用の２０
本のアドレス・ワイヤおよびデバイスが必要なくなると
ともに、グローバル・バス・ラインからのＲＲＤＮ回路
用のアドレス入力ワイヤが短くなる。
【００１８】（２）両側行デコーダ用のハーフレングス
ワンウェイ行冗長ワードラインイネーブル・ワイヤ。左
半分のユニットに設計された８つの行冗長（ＲＲＤＮ＜
０：７＞）回路は、左側のドライバによって駆動される
対応する８本の冗長ワードライン（ＲＷＬ＜０：７＞）
を制御する。右半分のユニットにある他の８つの行冗長
（ＲＲＤＮ＜８：１５＞）回路は、右側のドライバによ
って駆動される対応する８本の冗長ワードライン（ＲＷ
Ｌ＜８：１５＞）を制御する。これにより、並列冗長ワ
ードライン・イネーブル（ＲＷＬＥ＜０：１５＞）の最
大数を半分にすることが可能となる。
ワンウェイ行冗長ワードラインイネーブル・ワイヤ。左
半分のユニットに設計された８つの行冗長（ＲＲＤＮ＜
０：７＞）回路は、左側のドライバによって駆動される
対応する８本の冗長ワードライン（ＲＷＬ＜０：７＞）
を制御する。右半分のユニットにある他の８つの行冗長
（ＲＲＤＮ＜８：１５＞）回路は、右側のドライバによ
って駆動される対応する８本の冗長ワードライン（ＲＷ
Ｌ＜８：１５＞）を制御する。これにより、並列冗長ワ
ードライン・イネーブル（ＲＷＬＥ＜０：１５＞）の最
大数を半分にすることが可能となる。
【００１９】（３）分散ワードライン・イネーブル・デ
コーダ。信号ＷＬＥを生成する１６入力ＮＯＲデコーダ
（図３の３２）をツリー構造に分散する。分散ＮＯＲゲ
ートへの入力用のワイヤ（Ｎ＜０：１５＞）は冗長ワー
ドライン・イネーブル（ＲＷＬＥ＜０：１５＞）ライン
用の未使用スペースにレイアウトされる。これにより、
１６本（Ｎ＜０：１５＞）のワイヤに対する設計スペー
スが削減される。ＷＬＥ信号は両側のＷＬドライバに接
続される。
コーダ。信号ＷＬＥを生成する１６入力ＮＯＲデコーダ
（図３の３２）をツリー構造に分散する。分散ＮＯＲゲ
ートへの入力用のワイヤ（Ｎ＜０：１５＞）は冗長ワー
ドライン・イネーブル（ＲＷＬＥ＜０：１５＞）ライン
用の未使用スペースにレイアウトされる。これにより、
１６本（Ｎ＜０：１５＞）のワイヤに対する設計スペー
スが削減される。ＷＬＥ信号は両側のＷＬドライバに接
続される。
【００２０】この説明は単一のＷＬの置換を想定したも
のである。しかしながら、本発明はマルチワードライン
の置換にも適用できるものである。図７はマルチワード
ラインの置換に対するＲＷＬの構成を示す。４本のＷＬ
のうち１本に欠陥がある場合、これらは４本の対応する
ＲＷＬと置き換えられる。最大１６の考えられる置換を
行えるようにするためには、６４本のＲＷＬを冗長ブロ
ックにレイアウトする。４本の連続したＲＷＬはグルー
プとして作用し、４本の連続したＷＬのうち１本に欠陥
がある場合に、これら４本を置き換えるために使用され
る。単一のＲＷＬの置換の場合と異なり、４本の連続し
た冗長ワードライン（ＲＷＬ＜４ｉ：４ｉ＋３＞）は冗
長ワードライン・イネーブル（ＲＷＬＥ＜ｉ＞）に対応
するものによって制御され、ユニットの同じ側から駆動
される。各隣接する４本の連続したＲＷＬグループは、
ユニットの反対側から駆動される。
のである。しかしながら、本発明はマルチワードライン
の置換にも適用できるものである。図７はマルチワード
ラインの置換に対するＲＷＬの構成を示す。４本のＷＬ
のうち１本に欠陥がある場合、これらは４本の対応する
ＲＷＬと置き換えられる。最大１６の考えられる置換を
行えるようにするためには、６４本のＲＷＬを冗長ブロ
ックにレイアウトする。４本の連続したＲＷＬはグルー
プとして作用し、４本の連続したＷＬのうち１本に欠陥
がある場合に、これら４本を置き換えるために使用され
る。単一のＲＷＬの置換の場合と異なり、４本の連続し
た冗長ワードライン（ＲＷＬ＜４ｉ：４ｉ＋３＞）は冗
長ワードライン・イネーブル（ＲＷＬＥ＜ｉ＞）に対応
するものによって制御され、ユニットの同じ側から駆動
される。各隣接する４本の連続したＲＷＬグループは、
ユニットの反対側から駆動される。
【００２１】図８は図３の冗長マッチ検出デコーダ（Ｒ
ＲＤＮ）３１の詳細な回路を示す。回路はヒューズ・ラ
ッチ（ＦＬＡＴ）８１とＮＯＲゲート・デコーダ８２か
らなっている。図９に示すように、アドレスＡＤＤＲが
プログラムされたヒューズ状態とマッチしない場合、信
号ＦＡＤＤＲは高くなる。上述したように、ノードＮは
正規モードで低くなるが、これは少なくとも１つのＦＡ
ＤＤＲが高くなるからである。これにより、信号ＳＥＴ
が高くなっても、ＲＷＬＥの活動化が行われなくなる。
冗長モードにおいて、ノードＮは高いままであり、ＳＥ
Ｔが高くなったときに、ＲＷＬＥ出力とＡＮＤゲート８
３を活動化する。即ち、冗長マッチ検出デコーダ（ＲＲ
ＤＮ）即ち行冗長（ＲＲＤＮ）制御回路３１は、冗長モ
ードを表す信号若しくは正規モードを表す信号を発生す
るノードＮ出力即ち一方の出力と、冗長モードのときに
冗長ワードラインをイネーブルする信号ＲＷＬＥを発生
する他方の出力を有する。
ＲＤＮ）３１の詳細な回路を示す。回路はヒューズ・ラ
ッチ（ＦＬＡＴ）８１とＮＯＲゲート・デコーダ８２か
らなっている。図９に示すように、アドレスＡＤＤＲが
プログラムされたヒューズ状態とマッチしない場合、信
号ＦＡＤＤＲは高くなる。上述したように、ノードＮは
正規モードで低くなるが、これは少なくとも１つのＦＡ
ＤＤＲが高くなるからである。これにより、信号ＳＥＴ
が高くなっても、ＲＷＬＥの活動化が行われなくなる。
冗長モードにおいて、ノードＮは高いままであり、ＳＥ
Ｔが高くなったときに、ＲＷＬＥ出力とＡＮＤゲート８
３を活動化する。即ち、冗長マッチ検出デコーダ（ＲＲ
ＤＮ）即ち行冗長（ＲＲＤＮ）制御回路３１は、冗長モ
ードを表す信号若しくは正規モードを表す信号を発生す
るノードＮ出力即ち一方の出力と、冗長モードのときに
冗長ワードラインをイネーブルする信号ＲＷＬＥを発生
する他方の出力を有する。
【００２２】図１０は、アドレス／ヒューズ比較器とし
て作用する図８のヒューズ・ラッチ（ＦＬＡＴ）の詳細
を示す。相補型金属酸化膜半導体（ＣＭＯＳ）ラッチ
が、トランスファー・ゲート１０４および１０５に相補
型出力を与える（インバータ１０３を介して）一対の交
差結合インバータ１０１および１０２で構成されてい
る。ラッチは電源投入時に、図１１のタイミング図に示
すように、ＰＦＥＴ１０６およびＮＦＥＴ１０７それぞ
れのゲートにおける信号ＦＰＵＰおよびＦＰＵＮによっ
てセットされる。ＡＤＤＲおよびＡＤＤＲはそれぞれ真
数および補数の行アドレスである。ＡＤＤＲおよびＡＤ
ＤＲは両方ともスタンバイ状態では低である。ＲＡＳが
下がると、ＡＤＤＲまたはＡＤＤＲのいずれかが上がる
（すなわち、アドレスが「０」の場合、ＡＤＤＲが上が
り、アドレスが「１」の場合、ＡＤＤＲが上がる）。ヒ
ューズ１０８が存在している場合（「０」状態）には、
ＦＡＤＤＲはＡＤＤＲに追随し、ヒューズが飛んでいる
場合（「１」状態）には、ＡＤＤＲに追随する。
て作用する図８のヒューズ・ラッチ（ＦＬＡＴ）の詳細
を示す。相補型金属酸化膜半導体（ＣＭＯＳ）ラッチ
が、トランスファー・ゲート１０４および１０５に相補
型出力を与える（インバータ１０３を介して）一対の交
差結合インバータ１０１および１０２で構成されてい
る。ラッチは電源投入時に、図１１のタイミング図に示
すように、ＰＦＥＴ１０６およびＮＦＥＴ１０７それぞ
れのゲートにおける信号ＦＰＵＰおよびＦＰＵＮによっ
てセットされる。ＡＤＤＲおよびＡＤＤＲはそれぞれ真
数および補数の行アドレスである。ＡＤＤＲおよびＡＤ
ＤＲは両方ともスタンバイ状態では低である。ＲＡＳが
下がると、ＡＤＤＲまたはＡＤＤＲのいずれかが上がる
（すなわち、アドレスが「０」の場合、ＡＤＤＲが上が
り、アドレスが「１」の場合、ＡＤＤＲが上がる）。ヒ
ューズ１０８が存在している場合（「０」状態）には、
ＦＡＤＤＲはＡＤＤＲに追随し、ヒューズが飛んでいる
場合（「１」状態）には、ＡＤＤＲに追随する。
【００２３】以下の検討では、ヒューズが飛んでいない
場合には、プログラムされたアドレスが「０」であり、
ヒューズが飛んでいる場合には、「１」であると想定す
る。したがって、アドレスがプログラムされたヒューズ
状態とマッチしない場合には、ＦＡＤＤＲが上がる（ア
ドレス／ヒューズ・アンマッチ検出）。ＡＤＤＲとＡＤ
ＤＲが交換される場合には、アドレスがプログラムされ
たヒューズ状態とマッチすると、ＦＡＤＤＲが上がる
（アドレス／ヒューズ・マッチ検出）。各アドレスには
ＦＬＡＴが１つ必要である。アレイあたりで考えられる
１Ｋの置換を可能とするためには、１０のＦＬＡＴが必
要である。
場合には、プログラムされたアドレスが「０」であり、
ヒューズが飛んでいる場合には、「１」であると想定す
る。したがって、アドレスがプログラムされたヒューズ
状態とマッチしない場合には、ＦＡＤＤＲが上がる（ア
ドレス／ヒューズ・アンマッチ検出）。ＡＤＤＲとＡＤ
ＤＲが交換される場合には、アドレスがプログラムされ
たヒューズ状態とマッチすると、ＦＡＤＤＲが上がる
（アドレス／ヒューズ・マッチ検出）。各アドレスには
ＦＬＡＴが１つ必要である。アレイあたりで考えられる
１Ｋの置換を可能とするためには、１０のＦＬＡＴが必
要である。
【００２４】本発明の他の態様によれば、アドレスと時
間のスキューによって生じる不正な正規／冗長アクセス
問題を排除する交換自己タイミング・ジェネレータを備
えた行冗長マッチ検出回路が提供される。一般に、冗長
マッチ検出には、ＡＮＤタイプとＮＯＲタイプの２つの
手法がある。図８に示したマッチ検出デコーダはＮＯＲ
タイプである。従来のＡＮＤタイプおよびＮＯＲタイプ
のデコーダの動作について、次に検討する。図１３はＡ
ＮＤゲート１３２を使用している行冗長（ＲＲＤＮ）マ
ッチ検出回路を示しており、信号ＦＡＤＤＲがヒューズ
・ラッチ回路（ＦＬＡＴ）１３１の出力となっている。
図１４に示すように、対応するアドレスＡＤＤＲがプロ
グラムされたヒューズ状態とマッチしている場合、信号
ＦＡＤＤＲは高くなる。冗長マッチ検出ＲＤＭＤ＜ｉ＞
はすべてのＦＡＤＤＲをデコードし、対応する冗長ワー
ドラインイネーブル信号ＲＷＬＥ＜ｉ＞を制御する。信
号ＲＷＬＥ＜ｉ＞が高くなるのは、すべてのＦＡＤＤＲ
が高い（すべての入力ＡＤＤＲが対応するＦＬＡＴに対
するプログラムされたヒューズ状態にマッチしている）
場合だけである。正規のワードライン（ＷＬ）を活動化
する、ＮＯＲゲート１３３からのワードラインイネーブ
ル信号（ＷＬＥ）が使用可能となるのは、すべてのＲＷ
ＬＥが低いままである場合だけである。ＲＷＬＥ＜ｉ＞
の１つが高くなった場合、対応する冗長ワードラインが
使用可能とされる。この場合、信号ＳＥＴが下がるとき
にＲＷＬＥ＜ｉ＞の１つが高いため、正規状態は使用不
能とされる。
間のスキューによって生じる不正な正規／冗長アクセス
問題を排除する交換自己タイミング・ジェネレータを備
えた行冗長マッチ検出回路が提供される。一般に、冗長
マッチ検出には、ＡＮＤタイプとＮＯＲタイプの２つの
手法がある。図８に示したマッチ検出デコーダはＮＯＲ
タイプである。従来のＡＮＤタイプおよびＮＯＲタイプ
のデコーダの動作について、次に検討する。図１３はＡ
ＮＤゲート１３２を使用している行冗長（ＲＲＤＮ）マ
ッチ検出回路を示しており、信号ＦＡＤＤＲがヒューズ
・ラッチ回路（ＦＬＡＴ）１３１の出力となっている。
図１４に示すように、対応するアドレスＡＤＤＲがプロ
グラムされたヒューズ状態とマッチしている場合、信号
ＦＡＤＤＲは高くなる。冗長マッチ検出ＲＤＭＤ＜ｉ＞
はすべてのＦＡＤＤＲをデコードし、対応する冗長ワー
ドラインイネーブル信号ＲＷＬＥ＜ｉ＞を制御する。信
号ＲＷＬＥ＜ｉ＞が高くなるのは、すべてのＦＡＤＤＲ
が高い（すべての入力ＡＤＤＲが対応するＦＬＡＴに対
するプログラムされたヒューズ状態にマッチしている）
場合だけである。正規のワードライン（ＷＬ）を活動化
する、ＮＯＲゲート１３３からのワードラインイネーブ
ル信号（ＷＬＥ）が使用可能となるのは、すべてのＲＷ
ＬＥが低いままである場合だけである。ＲＷＬＥ＜ｉ＞
の１つが高くなった場合、対応する冗長ワードラインが
使用可能とされる。この場合、信号ＳＥＴが下がるとき
にＲＷＬＥ＜ｉ＞の１つが高いため、正規状態は使用不
能とされる。
【００２５】このＡＮＤ冗長マッチ検出において、ＲＷ
ＬＥ＜ｉ＞のタイミングはＡＤＤＲ遷移によって自動的
に生成される（ＦＡＤＤＲはＡＤＤＲによって生成され
る）。ただし、信号ＳＥＴは信号ＷＬＥをセットしなけ
ればならない。不正なＷＬＥの活動化を回避するため、
ＳＥＴが下がる時間はＲＷＬＥ＜ｉ＞が高くなる時間よ
りも遅くなければならない。ＳＥＴが下がる時間はシミ
ュレーションの結果にしたがって決定することができる
が、不正なＷＬＥの活動化を防止するには十分な遅れが
なければならず、結果として動作が遅くなる。
ＬＥ＜ｉ＞のタイミングはＡＤＤＲ遷移によって自動的
に生成される（ＦＡＤＤＲはＡＤＤＲによって生成され
る）。ただし、信号ＳＥＴは信号ＷＬＥをセットしなけ
ればならない。不正なＷＬＥの活動化を回避するため、
ＳＥＴが下がる時間はＲＷＬＥ＜ｉ＞が高くなる時間よ
りも遅くなければならない。ＳＥＴが下がる時間はシミ
ュレーションの結果にしたがって決定することができる
が、不正なＷＬＥの活動化を防止するには十分な遅れが
なければならず、結果として動作が遅くなる。
【００２６】図１５はＮＯＲゲート１５２を使用してい
る冗長マッチ検出部を示す。図１６に示すように、対応
するＡＤＤＲがプログラムされたヒューズ状態にマッチ
しない場合に、信号ＦＡＤＤＲは高くなる。ＲＤＭＤ＜
ｉ＞はすべてのＦＡＤＤＲをデコードし、対応するＲＷ
ＬＥ＜ｉ＞を制御する。正規モードにおいて、すべての
ノードＮ＜ｉ＞は信号ＡＤＤＲが到着したときに下が
り、ＷＬＥを活動化する。ノードＮ＜ｉ＞が高いままで
いるのは、すべてのＦＡＤＤＲが低いままである（すな
わち、すべての入力ＡＤＤＲがプログラムされたヒュー
ズ状態とマッチしている）場合だけである。この場合、
対応するＲＷＬＥ＜ｉ＞ＡＮＤゲート１５４は、信号Ｓ
ＥＴが高くなると動作可能とされる。ＮＯＲゲート１５
３が出力するＷＬＥは冗長モードにおいて低いままであ
るが、これはＮ＜ｉ＞が高いままで、正規モードを使用
不能としているからである。
る冗長マッチ検出部を示す。図１６に示すように、対応
するＡＤＤＲがプログラムされたヒューズ状態にマッチ
しない場合に、信号ＦＡＤＤＲは高くなる。ＲＤＭＤ＜
ｉ＞はすべてのＦＡＤＤＲをデコードし、対応するＲＷ
ＬＥ＜ｉ＞を制御する。正規モードにおいて、すべての
ノードＮ＜ｉ＞は信号ＡＤＤＲが到着したときに下が
り、ＷＬＥを活動化する。ノードＮ＜ｉ＞が高いままで
いるのは、すべてのＦＡＤＤＲが低いままである（すな
わち、すべての入力ＡＤＤＲがプログラムされたヒュー
ズ状態とマッチしている）場合だけである。この場合、
対応するＲＷＬＥ＜ｉ＞ＡＮＤゲート１５４は、信号Ｓ
ＥＴが高くなると動作可能とされる。ＮＯＲゲート１５
３が出力するＷＬＥは冗長モードにおいて低いままであ
るが、これはＮ＜ｉ＞が高いままで、正規モードを使用
不能としているからである。
【００２７】このＮＯＲタイプの冗長マッチ検出におい
て、ＷＬＥのタイミングはＦＡＤＤＲによって自動的に
生成される（ＦＡＤＤＲがＡＤＤＲによって生成される
ことに留意されたい）。ただし、信号ＳＥＴは信号ＲＷ
ＬＥ＜ｉ＞をセットしなければならない。不正なＲＷＬ
Ｅ＜ｉ＞の活動化を回避するため、ＳＥＴが上がる時間
はノードＮ＜ｉ＞が下がる時間よりも遅くなければなら
ない。ＳＥＴが上がる時間はシミュレーションの決定に
したがって決定することができるが、不正なＲＷＬＥ＜
ｉ＞の活動化を防止するには十分な遅れがなければなら
ず、結果として動作が遅くなる。
て、ＷＬＥのタイミングはＦＡＤＤＲによって自動的に
生成される（ＦＡＤＤＲがＡＤＤＲによって生成される
ことに留意されたい）。ただし、信号ＳＥＴは信号ＲＷ
ＬＥ＜ｉ＞をセットしなければならない。不正なＲＷＬ
Ｅ＜ｉ＞の活動化を回避するため、ＳＥＴが上がる時間
はノードＮ＜ｉ＞が下がる時間よりも遅くなければなら
ない。ＳＥＴが上がる時間はシミュレーションの決定に
したがって決定することができるが、不正なＲＷＬＥ＜
ｉ＞の活動化を防止するには十分な遅れがなければなら
ず、結果として動作が遅くなる。
【００２８】高速で信頼性の高い行冗長マッチ検出を設
計することが必要とされている。上述した既存の検出は
ＷＬＥまたはＲＷＬＥいずれかに対するタイミングを必
要とし、結果としてアクセス速度に賦課が課されること
となる。アクセス速度に対する賦課は高密度ＤＲＡＭ
（たとえば、２５６−Ｍｂ ＤＲＡＭ）では高くなる
が、これはＤＲＡＭが多くの行冗長（ＲＲＤＮ）接点回
路を取り扱わなければならず、またＳＥＴおよびＳＥＴ
のタイミングがすべてのＲＲＤＮ回路に対して十分な遅
れを持っていなければならないからである。本発明は交
換自己タイミング・ジェネレータを備えたＮＯＲタイプ
の冗長マッチ検出によって、高速で信頼性の高い冗長マ
ッチ検出を可能とする。
計することが必要とされている。上述した既存の検出は
ＷＬＥまたはＲＷＬＥいずれかに対するタイミングを必
要とし、結果としてアクセス速度に賦課が課されること
となる。アクセス速度に対する賦課は高密度ＤＲＡＭ
（たとえば、２５６−Ｍｂ ＤＲＡＭ）では高くなる
が、これはＤＲＡＭが多くの行冗長（ＲＲＤＮ）接点回
路を取り扱わなければならず、またＳＥＴおよびＳＥＴ
のタイミングがすべてのＲＲＤＮ回路に対して十分な遅
れを持っていなければならないからである。本発明は交
換自己タイミング・ジェネレータを備えたＮＯＲタイプ
の冗長マッチ検出によって、高速で信頼性の高い冗長マ
ッチ検出を可能とする。
【００２９】図１７はＮＯＲゲート１７２を使用した冗
長マッチ検出を示しており、ＲＤＭＤ＜ｉ＞によって生
成されたＮ＜ｉ＞が、Ｎ＜ｉ＋１＞（隣接するＲＤＭＤ
＜ｉ＋１＞によって生成された）と交換される。Ｎ＜ｉ
＞はＲＷＬＥ＜ｉ＋１＞をセットするためのタイミング
信号である。Ｎ＜ｉ＋１＞はＲＷＬＥ＜ｉ＞をセットす
るためのタイミング信号である。ＲＤＭＤ＜ｉ＞とＲＷ
ＬＥ＜ｉ＋１＞とが同時に冗長モードを検出することが
できず、また２つのＲＷＬＥ＜ｉ＞およびＲＷＬＥ＜ｉ
＋１＞を活動化することができないのは、１つのアレイ
内で一度にアクセスできる冗長ワードラインが１本だけ
であるためであることに留意されたい。図１８に示すよ
うに、対応するＡＤＤＲがプログラムされたヒューズ状
態にマッチしない場合、ＦＡＤＤＲは高くなる。ＮＯＲ
ＲＤＭＤ＜ｉ＞はすべてのＦＡＤＤＲをデコードし、
対応するＲＷＬＥ＜ｉ＞を制御する。正規モードにおい
て、すべてのノードＮ＜ｉ＞はＦＡＤＤＲが到着したと
きに下がり、ＷＬＥを活動化する。ノードＮ＜ｉ＞が高
いままでいるのは、すべてのＦＡＤＤＲが低いままであ
る（すなわち、対応するＦＬＡＴに対するすべての入力
ＡＤＤＲがプログラムされたヒューズ状態とマッチして
いる）場合だけである。この場合、隣接するＲＤＭＤ＜
ｉ＋１＞によって生成されたＮ＜ｉ＋１＞は下がり、対
応するＲＷＬＥ＜ｉ＞を活動化する。ＷＬＥは冗長モー
ドにおいて低いままであるが、これはＮ＜ｉ＞が高いま
まで、正規モードを使用不能としているからである。
長マッチ検出を示しており、ＲＤＭＤ＜ｉ＞によって生
成されたＮ＜ｉ＞が、Ｎ＜ｉ＋１＞（隣接するＲＤＭＤ
＜ｉ＋１＞によって生成された）と交換される。Ｎ＜ｉ
＞はＲＷＬＥ＜ｉ＋１＞をセットするためのタイミング
信号である。Ｎ＜ｉ＋１＞はＲＷＬＥ＜ｉ＞をセットす
るためのタイミング信号である。ＲＤＭＤ＜ｉ＞とＲＷ
ＬＥ＜ｉ＋１＞とが同時に冗長モードを検出することが
できず、また２つのＲＷＬＥ＜ｉ＞およびＲＷＬＥ＜ｉ
＋１＞を活動化することができないのは、１つのアレイ
内で一度にアクセスできる冗長ワードラインが１本だけ
であるためであることに留意されたい。図１８に示すよ
うに、対応するＡＤＤＲがプログラムされたヒューズ状
態にマッチしない場合、ＦＡＤＤＲは高くなる。ＮＯＲ
ＲＤＭＤ＜ｉ＞はすべてのＦＡＤＤＲをデコードし、
対応するＲＷＬＥ＜ｉ＞を制御する。正規モードにおい
て、すべてのノードＮ＜ｉ＞はＦＡＤＤＲが到着したと
きに下がり、ＷＬＥを活動化する。ノードＮ＜ｉ＞が高
いままでいるのは、すべてのＦＡＤＤＲが低いままであ
る（すなわち、対応するＦＬＡＴに対するすべての入力
ＡＤＤＲがプログラムされたヒューズ状態とマッチして
いる）場合だけである。この場合、隣接するＲＤＭＤ＜
ｉ＋１＞によって生成されたＮ＜ｉ＋１＞は下がり、対
応するＲＷＬＥ＜ｉ＞を活動化する。ＷＬＥは冗長モー
ドにおいて低いままであるが、これはＮ＜ｉ＞が高いま
まで、正規モードを使用不能としているからである。
【００３０】冗長マッチ検出はアドレスによって駆動さ
れる回路として完全に達成される。特別なタイミング・
ジェネレータは必要ない。隣接するＲＤＭＤ＜ｉ＋１＞
がタイミング・ジェネレータとして作用する。Ｎ＜ｉ＞
とＮ＜ｉ＋１＞との間のタイミング・スキューはきわめ
て小さいものとなるが、これはＲＤＭＤ＜ｉ＋１＞がＲ
ＤＭＤ＜ｉ＞とまったく同じレイアウトを使用してお
り、かつＲＤＭＤ＜ｉ＋１＞の近くに実装されるからで
ある。付加的なマージンはほとんど必要なく、結果とし
てきわめて高速で、信頼性の高い冗長マッチ検出が得ら
れる。
れる回路として完全に達成される。特別なタイミング・
ジェネレータは必要ない。隣接するＲＤＭＤ＜ｉ＋１＞
がタイミング・ジェネレータとして作用する。Ｎ＜ｉ＞
とＮ＜ｉ＋１＞との間のタイミング・スキューはきわめ
て小さいものとなるが、これはＲＤＭＤ＜ｉ＋１＞がＲ
ＤＭＤ＜ｉ＞とまったく同じレイアウトを使用してお
り、かつＲＤＭＤ＜ｉ＋１＞の近くに実装されるからで
ある。付加的なマージンはほとんど必要なく、結果とし
てきわめて高速で、信頼性の高い冗長マッチ検出が得ら
れる。
【００３１】本発明の他の態様によれば、ワードライン
・イネーブル（ＷＬＥ）信号がワードライン（ＷＬ）を
セットするときに、サンプル・ワードライン・イネーブ
ル（ＳＷＬＥ）信号が正規モードまたは冗長モードにか
かわりなくサンプル・ワードライン（ＳＷＬ）をセット
することを可能とするとともに、冗長マッチ検出の遅延
を追跡するＳＷＬＥジェネレータが提供される。上記と
同様、以下の検討では、図４に示すような１６の行冗長
（ＲＤＤＮ＜０：１５＞）制御回路を使用して、１６−
Ｍｂ ＤＲＡＭにおける最大１６の障害の回復が可能な
冗長アレイ・アーキテクチャを想定している。さらに、
ワードライン（ＷＬ）、冗長ワードライン（ＲＷＬ＜
０：１５＞）、およびサンプル・ワードライン（ＳＷ
Ｌ）がそれぞれワードライン・イネーブル（ＷＬＥ）信
号、冗長ワードライン・イネーブル（ＲＷＬＥ＜０：１
５＞）信号、およびサンプル・ワードライン・イネーブ
ル（ＳＷＬＥ）信号によってセットされるものと想定す
る。
・イネーブル（ＷＬＥ）信号がワードライン（ＷＬ）を
セットするときに、サンプル・ワードライン・イネーブ
ル（ＳＷＬＥ）信号が正規モードまたは冗長モードにか
かわりなくサンプル・ワードライン（ＳＷＬ）をセット
することを可能とするとともに、冗長マッチ検出の遅延
を追跡するＳＷＬＥジェネレータが提供される。上記と
同様、以下の検討では、図４に示すような１６の行冗長
（ＲＤＤＮ＜０：１５＞）制御回路を使用して、１６−
Ｍｂ ＤＲＡＭにおける最大１６の障害の回復が可能な
冗長アレイ・アーキテクチャを想定している。さらに、
ワードライン（ＷＬ）、冗長ワードライン（ＲＷＬ＜
０：１５＞）、およびサンプル・ワードライン（ＳＷ
Ｌ）がそれぞれワードライン・イネーブル（ＷＬＥ）信
号、冗長ワードライン・イネーブル（ＲＷＬＥ＜０：１
５＞）信号、およびサンプル・ワードライン・イネーブ
ル（ＳＷＬＥ）信号によってセットされるものと想定す
る。
【００３２】各ＲＤＤＮは行アドレスＡＤＤＲをプログ
ラムされたヒューズ状態と比較し、対応するＮまたはＲ
ＷＬＥいずれかの信号を活動化する。ＲＲＤＮが正規モ
ード（少なくとも１つのアドレスがプログラムされたヒ
ューズ状態とマッチしていない）を検出すると、Ｎが下
がる。ＲＲＤＮが冗長モード（すべてのＡＤＤＲがＲＲ
ＤＮのプログラムされたヒューズ状態とマッチしてい
る）を検出すると、対応するＲＷＬＥが上がる。ＷＬＥ
が上がるのは、図３に示すように、１６すべてのＮが下
がったときだけである。
ラムされたヒューズ状態と比較し、対応するＮまたはＲ
ＷＬＥいずれかの信号を活動化する。ＲＲＤＮが正規モ
ード（少なくとも１つのアドレスがプログラムされたヒ
ューズ状態とマッチしていない）を検出すると、Ｎが下
がる。ＲＲＤＮが冗長モード（すべてのＡＤＤＲがＲＲ
ＤＮのプログラムされたヒューズ状態とマッチしてい
る）を検出すると、対応するＲＷＬＥが上がる。ＷＬＥ
が上がるのは、図３に示すように、１６すべてのＮが下
がったときだけである。
【００３３】ＷＬの上昇／下降遅れをシミュレートする
サンプル・ワードライン（ＳＷＬ）はビットライン・セ
ンス動作に理想的なタイミングを与える。ＷＬがセット
されるときに、ＳＷＬをセットすることが重要である。
図１９はＳＷＬをセットするための、ＯＲゲート１９１
の形態の既存のＳＷＬＥジェネレータを示す。図２０を
参照すると、ＷＬＥかＲＷＬＥのいずれかが上がると、
ＳＷＬＥが上がって、ＳＷＬをセットする。ただし、問
題がある。ＳＷＬＥがＳＷＬをセットする時間は、チッ
プが正規モードであるか、冗長モードであるかによって
左右される。このＳＷＬＥのタイミングの変化は、アク
セスモードによってはタイミングの問題を引き起こす可
能性があり、結果として信頼性の問題を引き起こす。電
力の散逸を節減するために、１本のＳＷＬＥを他のユニ
ットと共用している場合に、この問題は顕著なものとな
るが、これはＳＷＬＥがＳＷＬをセットする時間（ａ）
または（ａ'）が、他のユニットにおいてＷＬＥがＷＬ
をセットする時間（ｂ）（あるいは、ＲＷＬＥがＲＷＬ
をセットする時間（ｂ'）)と完全に無関係であるからで
あり、結果として信号展開時間が不十分なものとなるセ
ルが生じることとなる。
サンプル・ワードライン（ＳＷＬ）はビットライン・セ
ンス動作に理想的なタイミングを与える。ＷＬがセット
されるときに、ＳＷＬをセットすることが重要である。
図１９はＳＷＬをセットするための、ＯＲゲート１９１
の形態の既存のＳＷＬＥジェネレータを示す。図２０を
参照すると、ＷＬＥかＲＷＬＥのいずれかが上がると、
ＳＷＬＥが上がって、ＳＷＬをセットする。ただし、問
題がある。ＳＷＬＥがＳＷＬをセットする時間は、チッ
プが正規モードであるか、冗長モードであるかによって
左右される。このＳＷＬＥのタイミングの変化は、アク
セスモードによってはタイミングの問題を引き起こす可
能性があり、結果として信頼性の問題を引き起こす。電
力の散逸を節減するために、１本のＳＷＬＥを他のユニ
ットと共用している場合に、この問題は顕著なものとな
るが、これはＳＷＬＥがＳＷＬをセットする時間（ａ）
または（ａ'）が、他のユニットにおいてＷＬＥがＷＬ
をセットする時間（ｂ）（あるいは、ＲＷＬＥがＲＷＬ
をセットする時間（ｂ'）)と完全に無関係であるからで
あり、結果として信号展開時間が不十分なものとなるセ
ルが生じることとなる。
【００３４】図２１は本発明によるＳＷＬＥジェネレー
タを示しており、２つの８入力のＮＯＲゲート２１１、
２１２と１つのＡＮＤゲート２１３が１６入力のＮＯＲ
ＷＬＥジェネレータを構成している。ＳＷＬＥ信号は
行冗長マッチ検出を使用することによって与えられる。
１つの２入力ＯＲゲート２１４によって、ＳＷＬＥがＳ
ＷＬをセットする時間を、ＷＬＥ信号がワードライン
（ＷＬ）をセットする時間と同じにすることが可能とな
る。ＳＷＬＥがＳＷＬをセットする時間はモード（正規
または冗長）に関係なく一定であり、従来存在していた
信頼性の問題が解決される。行冗長マッチ検出と組み合
わされたこの２入力ＯＲは、理想的なサンプル・ワード
ライン・イネーブルジェネレータとして動作する。図２
２に示すように、ＳＷＬＥがＳＷＬをセットする時間
は、ＷＬＥがＷＬをセットする時間と同じである。信号
ＳＷＬＥはしたがって、冗長モードにおいても、ＲＷＬ
Ｅを使用せずにＳＷＬをセットできるが、これはノード
０または１のいずれかが上がるからである。各ＲＡＳサ
イクルにおいて、１つのＲＲＤＮだけが冗長モードを検
出できることに留意されたい。その結果、ＳＷＬＥがＳ
ＷＬをセットする時間はモード（正規または冗長）にか
かわりなく一定であり、冗長検出のための遅延を追跡す
る。ＲＷＬＥが対応するＲＷＬを冗長モードにおいてセ
ットする時間は、ＷＬＥがＷＬを正規モードにおいてセ
ットする時間よりも早くなるが、これはＲＷＬＥが対応
するＲＤＤＮ回路によって直接活動化されるからであ
る。ＳＷＬＥはＳＷＬを、ＲＷＬＥよりも遅くセットす
る（ＳＷＬＥのセット時間は正規モードにおけるＷＬＥ
のセット時間と同じである）。これが行冗長セルに対す
る信号展開時間を延ばすため、これが問題となることは
ない（利点となることさえある）。
タを示しており、２つの８入力のＮＯＲゲート２１１、
２１２と１つのＡＮＤゲート２１３が１６入力のＮＯＲ
ＷＬＥジェネレータを構成している。ＳＷＬＥ信号は
行冗長マッチ検出を使用することによって与えられる。
１つの２入力ＯＲゲート２１４によって、ＳＷＬＥがＳ
ＷＬをセットする時間を、ＷＬＥ信号がワードライン
（ＷＬ）をセットする時間と同じにすることが可能とな
る。ＳＷＬＥがＳＷＬをセットする時間はモード（正規
または冗長）に関係なく一定であり、従来存在していた
信頼性の問題が解決される。行冗長マッチ検出と組み合
わされたこの２入力ＯＲは、理想的なサンプル・ワード
ライン・イネーブルジェネレータとして動作する。図２
２に示すように、ＳＷＬＥがＳＷＬをセットする時間
は、ＷＬＥがＷＬをセットする時間と同じである。信号
ＳＷＬＥはしたがって、冗長モードにおいても、ＲＷＬ
Ｅを使用せずにＳＷＬをセットできるが、これはノード
０または１のいずれかが上がるからである。各ＲＡＳサ
イクルにおいて、１つのＲＲＤＮだけが冗長モードを検
出できることに留意されたい。その結果、ＳＷＬＥがＳ
ＷＬをセットする時間はモード（正規または冗長）にか
かわりなく一定であり、冗長検出のための遅延を追跡す
る。ＲＷＬＥが対応するＲＷＬを冗長モードにおいてセ
ットする時間は、ＷＬＥがＷＬを正規モードにおいてセ
ットする時間よりも早くなるが、これはＲＷＬＥが対応
するＲＤＤＮ回路によって直接活動化されるからであ
る。ＳＷＬＥはＳＷＬを、ＲＷＬＥよりも遅くセットす
る（ＳＷＬＥのセット時間は正規モードにおけるＷＬＥ
のセット時間と同じである）。これが行冗長セルに対す
る信号展開時間を延ばすため、これが問題となることは
ない（利点となることさえある）。
【００３５】図２３に示すように、１つのＳＷＬ２３１
がチップの中央に設計され、他の１６−Ｍｂユニットと
共用されている。ユニット内の１６のＲＲＤＮ２３２
は、上述の回路を使用したＳＷＬＥｔ（上）およびＳＷ
ＬＥｂ（下）ジェネレータのために使用される。これら
のユニットがチップ内で最低速の冗長マッチ検出点であ
ることに留意されたい。ＳＷＬはＳＷＬＥｔまたはＳＷ
ＬＥｂのいずれかが活動化されたときにセットされる。
がチップの中央に設計され、他の１６−Ｍｂユニットと
共用されている。ユニット内の１６のＲＲＤＮ２３２
は、上述の回路を使用したＳＷＬＥｔ（上）およびＳＷ
ＬＥｂ（下）ジェネレータのために使用される。これら
のユニットがチップ内で最低速の冗長マッチ検出点であ
ることに留意されたい。ＳＷＬはＳＷＬＥｔまたはＳＷ
ＬＥｂのいずれかが活動化されたときにセットされる。
【００３６】図２４に示すように、１つのＳＷＬ２４１
が各１６−Ｍｂユニットに設計されている。ＳＷＬＥは
各ユニット内の１６のＲＤＤＮ２４２を使用して生成さ
れる。このアーキテクチャには、ＳＷＬＥがＳＷＬをセ
ットするとともに、アドレス配線の遅延を追跡するとい
う付加的な利点がある。
が各１６−Ｍｂユニットに設計されている。ＳＷＬＥは
各ユニット内の１６のＲＤＤＮ２４２を使用して生成さ
れる。このアーキテクチャには、ＳＷＬＥがＳＷＬをセ
ットするとともに、アドレス配線の遅延を追跡するとい
う付加的な利点がある。
【００３７】本発明を好ましい実施の形態によって説明
してきたが、当分野の技術者には首記の特許請求の範囲
の精神および範囲内の改変を行って、本発明を実施でき
ることが認識されよう。特に、設計スペースを削減する
ために冗長マッチ検出デコーダに対する理想的な構成を
提供し、高速で信頼性の高い冗長マッチ検出を可能と
し、かつ冗長マッチ検出ポスト・デコーダを使用した高
速で信頼性の高いサンプル・ワードライン・イネーブル
・ジェネレータを実現するという、本発明の目的が満た
されたことが理解されよう。
してきたが、当分野の技術者には首記の特許請求の範囲
の精神および範囲内の改変を行って、本発明を実施でき
ることが認識されよう。特に、設計スペースを削減する
ために冗長マッチ検出デコーダに対する理想的な構成を
提供し、高速で信頼性の高い冗長マッチ検出を可能と
し、かつ冗長マッチ検出ポスト・デコーダを使用した高
速で信頼性の高いサンプル・ワードライン・イネーブル
・ジェネレータを実現するという、本発明の目的が満た
されたことが理解されよう。
【００３８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３９】（１）２分割され、分割された各半部が複
数のメモリ・ユニットを含み、各メモリ・ユニットが主
ワードライン・ブロック、冗長ワードライン・ブロッ
ク、および行冗長制御回路を含んでいるメモリ・アレイ
と、スプリットグローバルバスと、メモリ・アレイの各
前記半部に設けられた、各前記メモリ・ユニットに設け
られた分散ワードライン・イネーブル・デコーダと、前
記分散ワードライン・イネーブル・デコーダを前記スプ
リットグローバルバスに接続し、前記分散ワードライン
・イネーブル・デコーダを製造するスペースを与える行
冗長分散ワードラインイネーブル信号ワイヤとを備えて
いるランダム・アクセス・メモリ冗長ブロック・アーキ
テクチャ。 （２）冗長ワードライン・ブロック内の冗長ワードライ
ンが冗長ワードライン・ブロックの左側から駆動される
前記冗長ワードラインの半分と、冗長ワードライン・ブ
ロックの右側から駆動される前記冗長ワードラインの半
分とによってインタリーブされることを特徴とする、上
記（１）に記載のランダム・アクセス・メモリ冗長ブロ
ック・アーキテクチャ。 （３）前記分散ワードライン・イネーブル・デコーダが
行冗長制御回路の出力に応答するツリー構造の複数のデ
コーダ段を備えていることを特徴とする、上記（２）に
記載のランダム・アクセス・メモリ冗長ブロック・アー
キテクチャ。 （４）各前記メモリ・ユニットに対する行冗長制御回路
が、各々がグローバル・アドレス・バスからアドレスを
受け取り、ヒューズが存在しているか、飛んでいるかに
対応する出力を生成する複数のヒューズ・ラッチ回路
と、前記ヒューズ・ラッチ回路の対応するグループから
の出力を受け取り、デコードされた出力信号を生成する
ように接続された複数のＮＯＲゲートと、各々が前記複
数のＮＯＲゲートの対応するものの出力に接続されてお
り、冗長ワードライン・イネーブル信号を生成するよう
に動作可能とされる複数のＡＮＤゲートと、前記複数の
ＮＯＲゲートからのデコードされた出力信号を受け取る
ように接続されており、ワードライン・イネーブル信号
を生成する論理回路とを備えていることを特徴とする、
上記（１）に記載のランダム・アクセス・メモリ冗長ブ
ロック・アーキテクチャ。 （５）前記複数のＡＮＤゲートがタイミング・ジェネレ
ータとして作用する前記複数のＮＯＲゲートからの隣接
するデコードされた出力信号によって動作可能とされ、
タイミングのスキューを最小限とすることを特徴とす
る、上記（４）に記載のランダム・アクセス・メモリ冗
長ブロック・アーキテクチャ。 （６）論理回路が前記複数のＮＯＲゲートからの第１お
よび第２のグループのデコードされた出力信号を受け取
るように接続された第１および第２のＮＯＲゲートと、
前記第１および第２のＮＯＲゲートからの出力を受け取
って、前記ワードライン・イネーブル信号を生成するよ
うに接続されたＡＮＤゲートとを備えていることを特徴
とする、上記（４）に記載のランダム・アクセス・メモ
リ冗長ブロック・アーキテクチャ。 （７）前記第１および第２のＮＯＲゲートの出力を受け
取るように接続され、サンプル・ワードライン・イネー
ブル信号を生成する、各前記行冗長制御回路に対する２
入力ＯＲゲートと、前記サンプル・ワードライン・イネ
ーブル信号に応答し、ワードライン・イネーブルがワー
ドライン信号をセットするときに、正規モードまたは冗
長モードにかかわりなくセットされるとともに、冗長マ
ッチ操作に対する遅延を追跡するサンプルワードライン
回路とをさらに備えていることを特徴とする、上記
（６）に記載のランダム・アクセス・メモリ冗長ブロッ
ク・アーキテクチャ。
数のメモリ・ユニットを含み、各メモリ・ユニットが主
ワードライン・ブロック、冗長ワードライン・ブロッ
ク、および行冗長制御回路を含んでいるメモリ・アレイ
と、スプリットグローバルバスと、メモリ・アレイの各
前記半部に設けられた、各前記メモリ・ユニットに設け
られた分散ワードライン・イネーブル・デコーダと、前
記分散ワードライン・イネーブル・デコーダを前記スプ
リットグローバルバスに接続し、前記分散ワードライン
・イネーブル・デコーダを製造するスペースを与える行
冗長分散ワードラインイネーブル信号ワイヤとを備えて
いるランダム・アクセス・メモリ冗長ブロック・アーキ
テクチャ。 （２）冗長ワードライン・ブロック内の冗長ワードライ
ンが冗長ワードライン・ブロックの左側から駆動される
前記冗長ワードラインの半分と、冗長ワードライン・ブ
ロックの右側から駆動される前記冗長ワードラインの半
分とによってインタリーブされることを特徴とする、上
記（１）に記載のランダム・アクセス・メモリ冗長ブロ
ック・アーキテクチャ。 （３）前記分散ワードライン・イネーブル・デコーダが
行冗長制御回路の出力に応答するツリー構造の複数のデ
コーダ段を備えていることを特徴とする、上記（２）に
記載のランダム・アクセス・メモリ冗長ブロック・アー
キテクチャ。 （４）各前記メモリ・ユニットに対する行冗長制御回路
が、各々がグローバル・アドレス・バスからアドレスを
受け取り、ヒューズが存在しているか、飛んでいるかに
対応する出力を生成する複数のヒューズ・ラッチ回路
と、前記ヒューズ・ラッチ回路の対応するグループから
の出力を受け取り、デコードされた出力信号を生成する
ように接続された複数のＮＯＲゲートと、各々が前記複
数のＮＯＲゲートの対応するものの出力に接続されてお
り、冗長ワードライン・イネーブル信号を生成するよう
に動作可能とされる複数のＡＮＤゲートと、前記複数の
ＮＯＲゲートからのデコードされた出力信号を受け取る
ように接続されており、ワードライン・イネーブル信号
を生成する論理回路とを備えていることを特徴とする、
上記（１）に記載のランダム・アクセス・メモリ冗長ブ
ロック・アーキテクチャ。 （５）前記複数のＡＮＤゲートがタイミング・ジェネレ
ータとして作用する前記複数のＮＯＲゲートからの隣接
するデコードされた出力信号によって動作可能とされ、
タイミングのスキューを最小限とすることを特徴とす
る、上記（４）に記載のランダム・アクセス・メモリ冗
長ブロック・アーキテクチャ。 （６）論理回路が前記複数のＮＯＲゲートからの第１お
よび第２のグループのデコードされた出力信号を受け取
るように接続された第１および第２のＮＯＲゲートと、
前記第１および第２のＮＯＲゲートからの出力を受け取
って、前記ワードライン・イネーブル信号を生成するよ
うに接続されたＡＮＤゲートとを備えていることを特徴
とする、上記（４）に記載のランダム・アクセス・メモ
リ冗長ブロック・アーキテクチャ。 （７）前記第１および第２のＮＯＲゲートの出力を受け
取るように接続され、サンプル・ワードライン・イネー
ブル信号を生成する、各前記行冗長制御回路に対する２
入力ＯＲゲートと、前記サンプル・ワードライン・イネ
ーブル信号に応答し、ワードライン・イネーブルがワー
ドライン信号をセットするときに、正規モードまたは冗
長モードにかかわりなくセットされるとともに、冗長マ
ッチ操作に対する遅延を追跡するサンプルワードライン
回路とをさらに備えていることを特徴とする、上記
（６）に記載のランダム・アクセス・メモリ冗長ブロッ
ク・アーキテクチャ。
【図１】２５６−Ｍｂ ＤＲＡＭのブロック図である。
【図２】図１に示した２５６−Ｍｂ ＤＲＡＭの単一の
１６−Ｍｂユニットのブロック図である。
１６−Ｍｂユニットのブロック図である。
【図３】図２に示した１６−Ｍｂユニットに使用される
１６行冗長（ＲＲＤＮ）制御回路および１６入力ＮＯＲ
ゲートのブロックおよび論理図である。
１６行冗長（ＲＲＤＮ）制御回路および１６入力ＮＯＲ
ゲートのブロックおよび論理図である。
【図４】本発明の好ましい実施の形態で使用されるスプ
リット・グローバル・バス・アーキテクチャのブロック
図である。
リット・グローバル・バス・アーキテクチャのブロック
図である。
【図５】ワードライン（ＷＬ）と冗長ワードライン（Ｒ
ＷＬ）の位置を示す、図４に示したアーキテクチャで使
用される１６−Ｍｂユニットのブロック図である。
ＷＬ）の位置を示す、図４に示したアーキテクチャで使
用される１６−Ｍｂユニットのブロック図である。
【図６】図５の１６−ＭｂユニットのＲＲＤＮおよび配
線構成を示すブロックおよび論理図である。
線構成を示すブロックおよび論理図である。
【図７】本発明によるマルチＷＬ置換用のＲＷＬ構成を
示す配線図である。
示す配線図である。
【図８】行冗長（ＲＲＤＮ）制御回路のブロックおよび
論理図である。
論理図である。
【図９】正規および冗長モードにおける図８のＲＲＤＮ
の動作を示すブロックおよび論理図である。
の動作を示すブロックおよび論理図である。
【図１０】ヒューズ・ラッチ（ＦＬＡＴ）回路の配線図
である。
である。
【図１１】電源投入時のＦＬＡＴの動作を示すタイミン
グ図である。
グ図である。
【図１２】既存のヒューズおよび飛んでしまったヒュー
ズの状態に関するＦＬＡＴの動作を示す表である。
ズの状態に関するＦＬＡＴの動作を示す表である。
【図１３】ＡＮＤタイプの冗長マッチ検出回路の論理図
である。
である。
【図１４】図１３の回路の動作を示すタイミング図であ
る。
る。
【図１５】ＮＯＲタイプの冗長マッチ検出回路の、図８
と同様な論理図である。
と同様な論理図である。
【図１６】図１５の回路の動作を示すタイミング図であ
る。
る。
【図１７】交換自動タイミング・ジェネレータを備えた
ＮＯＲタイプの冗長マッチ検出回路の論理図である。
ＮＯＲタイプの冗長マッチ検出回路の論理図である。
【図１８】図１７の回路の動作を示すタイミング図であ
る。
る。
【図１９】既存のサンプル・ワードライン・イネーブル
（ＳＷＬＥ）ジェネレータの論理図である。
（ＳＷＬＥ）ジェネレータの論理図である。
【図２０】図１９のＳＷＬＥジェネレータの動作を示す
タイミング図である。
タイミング図である。
【図２１】行冗長マッチ検出を備えたＳＷＬＥジェネレ
ータの論理図である。
ータの論理図である。
【図２２】図２１のＳＷＬＥジェネレータの動作を示す
タイミング図である。
タイミング図である。
【図２３】チップの中心にある１つのサンプル・ワード
ライン（ＳＷＬ）によって改変され、他の１６−Ｍｂユ
ニットと共用されている、図４のスプリット・グローバ
ル・バス・アーキテクチャのブロック図である。
ライン（ＳＷＬ）によって改変され、他の１６−Ｍｂユ
ニットと共用されている、図４のスプリット・グローバ
ル・バス・アーキテクチャのブロック図である。
【図２４】各１６−Ｍｂユニット内の１つのＳＷＬによ
って改変された、図４のスプリット・グローバル・バス
・アーキテクチャのブロック図である。
って改変された、図４のスプリット・グローバル・バス
・アーキテクチャのブロック図である。
１０ ２５６−Ｍｂ ＤＲＡＭ １１ １６−Ｍｂユニット ２１ 主アレイ ２２ 冗長アレイ ３１ 行冗長制御回路 ３２ １６入力ＮＯＲゲート・デコーダ ４１ グローバル・アドレス・バス ４２ グローバル・アドレス・バス ４３ １６−Ｍｂユニット ５２ 冗長ブロック ５３ 行冗長制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キリハタ・トシアキ アメリカ合衆国12590 ニューヨーク州 ワッピンジャーズ・フォール タウン・ ビュー・ドライブ 341 (72)発明者 ヒン・ウォン アメリカ合衆国06850 コネチカット州 ノーウォーク ナンバー ジェイ４ ベ ッドフォード・アベニュー 11 (56)参考文献 特開 平８−212796（ＪＰ，Ａ) 特開 平７−192491（ＪＰ，Ａ) 米国特許5517442（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401 H01L 21/8242 H01L 27/108
Claims (7)
- 【請求項１】２分割され、分割された各半部が複数のメ
モリ・ユニットを含み、各メモリ・ユニットが主ワード
ライン・ブロック、複数の冗長ワードラインを有する冗
長ワードライン・ブロック、並びに前記複数の冗長ワー
ドライン毎に１つづつ設けられ一方の出力及び他方の出
力を生じる複数の行冗長制御回路を含んでいる、メモリ
・アレイと、前記半部のそれぞれに設けられたグローバル・アドレス
・バスとを含み、 前記複数の行冗長制御回路の前記一方の出力に応答して
ワードライン・イネーブル信号を発生するツリー構造の
複数のデコーダ段が設けられ、 前記複数の行冗長制御回路のそれぞれの前記他方の出力
に冗長ワードライン・イネーブル・ワイヤが接続され、 前記複数のデコーダ段は、前記冗長ワードライン・イネ
ーブル・ワイヤ用の未使用のスペースにレイアウトされ
ている ことを特徴とする、ランダム・アクセス・メモリ
冗長ブロック・アーキテクチャ。 - 【請求項２】冗長ワードライン・ブロック内の冗長ワー
ドラインが冗長ワードライン・ブロックの左側から駆動
される前記冗長ワードラインの半分と、冗長ワードライ
ン・ブロックの右側から駆動される前記冗長ワードライ
ンの半分とによってインタリーブされることを特徴とす
る、請求項１に記載のランダム・アクセス・メモリ冗長
ブロック・アーキテクチャ。 - 【請求項３】前記行冗長制御回路の前記一方の出力は、
冗長モードを表す信号若しくは正規モードを表す信号を
発生し、前記行冗長制御回路の前記他方の出力は、前記
冗長モードのときに冗長ワードラインをイネーブルする
信号を発生することを特徴とする、請求項１又は請求項
２に記載のランダム・アクセス・メモリ冗長ブロック・
アーキテクチャ。 - 【請求項４】各前記メモリ・ユニットに対する行冗長制
御回路が、 各々がグローバル・アドレス・バスからアドレスを受け
取り、ヒューズが存在しているか、飛んでいるかに対応
する出力を生成する複数のヒューズ・ラッチ回路と、 前記ヒューズ・ラッチ回路の対応するグループからの出
力を受け取り、デコードされた出力信号を生成するよう
に接続された複数のＮＯＲゲートと、 各々が前記複数のＮＯＲゲートの対応するものの出力に
接続されており、冗長ワードライン・イネーブル信号を
生成するように動作可能とされる複数のＡＮＤゲート
と、 前記複数のＮＯＲゲートからのデコードされた出力信号
を受け取るように接続されており、ワードライン・イネ
ーブル信号を生成する論理回路とを備えていることを特
徴とする、請求項１に記載のランダム・アクセス・メモ
リ冗長ブロック・アーキテクチャ。 - 【請求項５】前記複数のＡＮＤゲートがタイミング・ジ
ェネレータとして作用する前記複数のＮＯＲゲートから
の隣接するデコードされた出力信号によって動作可能と
され、タイミングのスキューを最小限とすることを特徴
とする、請求項４に記載のランダム・アクセス・メモリ
冗長ブロック・アーキテクチャ。 - 【請求項６】論理回路が前記複数のＮＯＲゲートからの
第１および第２のグループのデコードされた出力信号を
受け取るように接続された第１および第２のＮＯＲゲー
トと、 前記第１および第２のＮＯＲゲートからの出力を受け取
って、前記ワードライン・イネーブル信号を生成するよ
うに接続されたＡＮＤゲートとを備えていることを特徴
とする、請求項４に記載のランダム・アクセス・メモリ
冗長ブロック・アーキテクチャ。 - 【請求項７】前記第１および第２のＮＯＲゲートの出力
を受け取るように接続され、サンプル・ワードライン・
イネーブル信号を生成する、各前記行冗長制御回路に対
する２入力ＯＲゲートと、 前記サンプル・ワードライン・イネーブル信号に応答
し、ワードライン・イネーブルがワードライン信号をセ
ットするときに、正規モードまたは冗長モードにかかわ
りなくセットされるとともに、冗長マッチ操作に対する
遅延を追跡するサンプルワードライン回路とをさらに備
えていることを特徴とする、請求項６に記載のランダム
・アクセス・メモリ冗長ブロック・アーキテクチャ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/758783 | 1996-12-03 | ||
| US08/758,783 US5691946A (en) | 1996-12-03 | 1996-12-03 | Row redundancy block architecture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10162599A JPH10162599A (ja) | 1998-06-19 |
| JP3229260B2 true JP3229260B2 (ja) | 2001-11-19 |
Family
ID=25053105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32111397A Expired - Fee Related JP3229260B2 (ja) | 1996-12-03 | 1997-11-21 | 行冗長ブロック・アーキテクチャ |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5691946A (ja) |
| EP (1) | EP0847010B1 (ja) |
| JP (1) | JP3229260B2 (ja) |
| KR (1) | KR100266116B1 (ja) |
| CN (1) | CN1132187C (ja) |
| DE (1) | DE69718609D1 (ja) |
| MY (1) | MY116164A (ja) |
| SG (1) | SG53118A1 (ja) |
| TW (1) | TW334531B (ja) |
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