KR19980063434A

KR19980063434A - 행 리던던시 블록 아키텍쳐

Info

Publication number: KR19980063434A
Application number: KR1019970042102A
Authority: KR
Inventors: 드브로쎄존; 키리하타토시아키; 웡힝
Original assignee: 포만제프리엘; 인터내셔널비지네스머신즈코포레이션
Priority date: 1996-12-03
Filing date: 1997-08-28
Publication date: 1998-10-07
Also published as: EP0847010A3; EP0847010B1; TW334531B; CN1184316A; MY116164A; JP3229260B2; KR100266116B1; CN1132187C; DE69718609D1; SG53118A1; JPH10162599A; US5691946A; EP0847010A2

Abstract

설계 공간을 효과적으로 감소시키는 행 리던던시 제어 회로가 워드 방향과 평행하게 리던던시 블록의 아래 쪽에 배열된다. 이와 같은 아키텍쳐의 변경으로, (1) 행 리던던시 와이어들과 공유된 분할된-전역적-버스, (2) 공간 절약을 가능하게 하는 1/2-길이-1-방향 행 리던던시-워드라인-인에이블-신호 와이어, 및 (3) 절약된 공간을 이용하도록 설계된 분산된 워드라인 인에이블 디코더를 도입함에 의해 리던던시 제어 블록을 효과적으로 배치하는 것이 가능하게 된다. 어드레스 대 타이밍 스큐에 의해 야기된 불법적인 노말/리던던시 액세스 문제도 또한 해결된다. 이를 검출하기 위해 필요한 타이밍은 인접한 리던던시 매치 검출 장치를 사용하여 국부적으로 주어진다. 이에 의해 회로는 완전히 어드레스 구동 회로로 동작할 수 있으며, 고속이면서 신뢰성 있는 리던던시 매치 검출이 이루어진다. 부가적으로, 행 리던던시 매치 검출 장치를 사용하여 샘플 워드라인 인에이블 신호(SWLE)가 발생된다. 하나의 2-입력 OR 게이트에 의해 SWLE가 샘플 워드라인(SWL)을 세트하는 시간이 워드라인 인에이블 신호(WLE)가 워드라인(WL)을 세트하는 시간과 동일하게 된다. SWLE가 SWL을 세트하는 시간은 모드에 관계 없이 일정하게 유지되어, 기존의 신뢰성 문제를 해소한다. 행 리던던시 매치 검출 장치와 결합된 이러한 2-입력 OR 게이트는 이상적인 샘플 워드라인 인에이블 발생기로서 동작한다.

Description

행 리던던시 블록 아키텍쳐

본 발명은 전반적으로 반도체 메모리에 관한 것으로, 보다 구체적으로는, 교환된 자기-타이밍 발생기(interchanged self-timing generator)를 구비하는 행 리던던시 매치 검출장치(row redundancy match detection), 행 리던던시 매치 검출 장치를 구비하는 샘플 워드라인 인에이블 발생기(sample wordline enable generator), 및 DRAM 리던던시 블록 아키텍쳐용 행 리던던시 제어 회로(row redundancy control circuits)에 관한 것이다.

1990년 10월 IEEE J. Solid-State Circuits, vol. 25, no. 5 에서 H. L. Kalter 등에 의해 A 50-ns 16-Mb DRAM with 10-ns Data Rate and On-chip ECC이라는 명칭으로 제안된 DRAM용 리던던시 블록 아키텍쳐(redundancy block architecture)는 적응적인 행 리던던시 교체((flexible row redundancy replacement)를 특징으로 한다. 이러한 적응성은 리던던시 구성요소 및 리던던시 매치-검출-디코더(redundancy match-detection-decoders)가 그 수를 증가시키지 않고도 효율적으로 사용될 수 있도록 하므로 유리하다. 이것은, 양호한 오류 수정성(fault repairability)을 제공하면서도, 특히 256-Mb DRAM 및 그 이상의 집적도를 가진 고밀도 DRAM에 있어서 리던던시 설계 공간 오버헤드를 크게 감소시킨다.

종래의 블록내 리던던시 교체(Intra-block redundancy replacement)에 비해, 리던던시 블록 아키텍쳐는 리던던시 요구의 총 수는 매우 적지만, 더 많은 리던던시 블록-검출-디코더를 동시에 처리할 것이 요구된다. 이는 이 아키텍쳐의 적응성에 기인한다. 실재적인 구현시에 잠재적인 속도 및 면적에서의 페널티(penalty)를 피하기 위해서는, 디코더를 효율적으로 배열하고 고속의 신뢰성있는 리던던시 매치 검출이 가능하도록 하는 것이 매우 중요하다.

따라서 본 발명의 목적은 설계 공간을 실제적으로 감소시키는 행 리던던시 제어 회로 구성을 사용하는 리던던시 블록 아키텍쳐를 제공하는 것이다.

본 발명의 또 다른 목적은 교환된 자기-타이밍 발생기(interchanged self-timing generator) 구비 NOR형 리던던시 매치 검출 장치의 신뢰성있는 리던던시 매치 검출 장치를 제공하는 것이다.

본 발명의 또 다른 목적은, 리던던시 매치 검출 장치에 대한 지연을 따라 추적하면서, 노말 모드(normal mode)인지 리던던시 모드(redundancy mode)인지에 상관없이, 워드라인 인에이블 신호(WLE)가 워드라인(WL)을 세트한 때에 샘플 워드라인 인에이블 신호(sample wordline enable;SWLE)가 샘플 워드라인(SWL)을 세트하도록 하는 SWLE 발생기를 제공하는 것이다.

본 발명은 키리하타(Kirihata) 등에게 허여된 미국 특허 제 5,517,442 호에 관련되며, 이 특허의 기술 내용은 본 명세서에서 참조로 인용된다. 본 발명에 따르면, 행 리던던시 제어 회로는 워드 방향에 평행하게 배열되며, 리던던시 블록의 하부에 배열된다. 이러한 아키텍쳐 변경은 (1) 국부 행 리던던시 와이어와 공유된 분할된-전역적-버스, (2) 공간 절약을 가능하게 하는 1/2-길이-1-방향(half-length-one-way) 행 리던던시-워드라인-인에이블-신호 와이어, 및 (3) 절약된 공간을 이용하도록 설계된 분산된 워드라인 인에이블 디코더를 도입함으로써 리던던시 제어 블록을 효과적으로 배치하는 것을 가능하게 한다. 본 발명의 또 다른 측면에 따르면, 어드레스 대 타이밍 스큐(skew)에 의해 야기된 불법적인 노말/리던던시 액세스(normal/redundancy access) 문제가 해결된다. 이러한 검출 장치에 필요한 타이밍은 인접한 리던던시 매치 검출 장치를 사용함으로써 국부적으로 주어진다. 이에 의해 회로는 완전하게 어드레스 구동된 회로로서 동작하는 것이 가능해 지고, 결과적으로 고속의 신뢰성있는 리던던시 매치 검출 장치가 얻어진다. 또한, 샘플 워드라인 인에이블 신호(SWLE)가 행 리던던시 매치 검출 장치를 이용함으로써 발생된다. 한 개의 2-입력 OR 게이트는, SWLE가 샘플 워드라인(SWL)을 세트하는 시간을 워드라인 인에이블 신호(WLE)가 워드라인(WL)을 세트하는 시간과 동일한 시간으로 되도록 한다. SWLE가 SWL을 세트하는 시간은 모드에 관계없이 일정하게 유지되어, 기존의 신뢰성 관련 문제를 해소한다. 행 리던던시 매치 검출 장치와 결합된 이 2-입력 OR 게이트는 이상적인 샘플 워드라인 인에이블 발생기로 동작한다.

전반적으로, 본 발명의 목적은 다음과 같다. 즉,

o 설계 공간을 감소시키기 위해서 리던던시-매치-검출-디코더를 위한 이상적인 구성을 제공하고,

o 고속이면서 신뢰성있는 리던던시-매치-검출 장치를 제공하며,

o 리던던시-매치-검출 포스트 디코더를 시용하여 고속의 신뢰성있는 샘플 워드라인 인에이블 발생기를 구현하는 것이다.

도 1은 256-Mb DRAM의 블록도,

도 2는 도 1에 도시된 256-Mb DRAM중에서 16-Mb 유닛 한개의 블록도,

도 3은 도 2에 도시된 16-Mb 유닛에 사용된 16개의 행 리던던시(row redundancy;RRDN) 제어 회로 및 16-입력 NOR 게이트의 블록 및 논리도,

도 4는 본 발명의 바람직한 실시예에 사용된 분할된 전역적 버스 아키텍쳐의 블록도,

도 5는 도 4에 도시된 아키텍쳐에서 사용된 16-Mb 유닛의 워드 라인들(WLs) 및 리던던시 워드 라인들(RWL)의 위치를 도시하는 블록도,

도 6은 도 5의 16-Mb 유닛의 RRDN 및 배선 구성을 도시하는 블록 및 논리도,

도 7은 본 발명에 따른 다중-WL 교체를 위한 RWL 구성을 도시하는 배선도,

도 8은 행 리던던시(RRDN) 제어 회로의 블록 및 논리도,

도 9는 노말 및 리던던시 모드에서 도 8의 RRDN의 동작을 도시하는 타이밍도,

도 10은 퓨즈 래치(FLAT) 회로의 회로도,

도 11은 파워-업 시의 FLAT의 동작을 도시하는 타이밍도,

도 12는 퓨즈가 존재하는 상태 및 끊어진 상태에 대한 FLAT의 동작을 도시하는 표,

도 13은 AND형 리던던시 매치 검출 회로의 논리도,

도 14는 도 13에 도시된 회로의 동작을 나타내는 타이밍도,

도 15는 NOR형 리던던시 매치 검출 회로의, 도 8과 유사한 논리도,

도 16은 도 15에 도시된 회로의 동작을 나타내는 타이밍도,

도 17은 교환된 자기-타이밍 발생기를 구비하는 NOR형 리던던시 매치 검출 회로의 논리도,

도 18은 도 17에 도시된 회로의 동작을 나타내는 타이밍도,

도 19는 기존의 샘플 워드라인 인에이블(SWLE) 발생기의 논리도,

도 20은 도 19에 도시된 SWLE 발생기의 동작을 나타내는 타이밍도,

도 21은 행 리던던시 매치 검출 장치를 구비한 SWLE 발생기의 논리도,

도 22는 도 21에 도시된 SWLE 발생기의 동작을 나타내는 타이밍도,

도 23은 칩 중앙부에서 다른 16-Mb 유닛과 공유되는 한 샘플 워드라인(SWL)에 의해 변형된 도 4에 도시된 분할된 전역적 버스 아키텍쳐의 블록도,

도 24는 각각의 16-Mb 유닛에서 하나의 SWL로 변형된 도 4에 도시된 분할된 전역적 버스 아키텍쳐의 블록도

도면의 주요부분에 대한 부호의 설명

10 : 256-Mb DRAM 11 : 16-Mb 유닛

21 : 주 어레이 22 : 리던던시 어레이

31 : 행 리던던시 제어 회로 32 : NOR 게이트 디코더

41, 42 : 전역적 어드레스 버스 43 : 16-Mb 유닛

51 : 주 블록 52 : 리던던시 블록

53 : 행 리던던시 제어 회로 81 : 퓨즈 래치

82 : NOR 게이트 디코더 83 : AND 게이트

101, 102, 103 : 인버터 104, 105 : 전송 게이트

106 : PFET 107 : NFET

131 : 퓨즈 래치 회로 132 : AND 게이트

133 : NOR 게이트 231, 241 : SWL

232, 242 : RRDN

전술된, 또한 그 외의 목적 및 측면과 장점들은 도면을 참조하여 후술되는 바람직한 실시예의 상세한 설명으로부터 더 잘 이해될 수 있다.

이제 도면중 특히 도 1을 참조하면, 256-Mb DRAM(10)이 도시된다. 이 아키텍쳐는 16개의 16-Mb 유닛(11)으로 구성되며, 이 중 하나가 도 2에서 보다 상세히 도시된다. 각각의 16-Mb 유닛은 두 개의 어레이로 나뉘어지는데, 이들은 256 워드라인(WL)을 포함하는 주 어레이(21) 및 16개의 리던던시 워드라인(RWL)을 포함하는 리던던시 어레이(22)이다. 리던던시 어레이(22)는, 워드 라인(WL)과 리던던시 워드 라인들(WRWLi)이 제각기 워드 라인 인에이블 신호(WLE) 및 대응 리던던시 워드라인 인에이블 신호(RWLEi)에 의해 세트되는, 도 3에 보다 상세히 도시된 바와 같은 16개의 행 리던던시(RRDN) 제어 회로를 이용하여, 최고 16가지의 오류를 수정할 수 있다. 대기 상태(standby state)에서, WLE 및 RWLE는 모두 저전위이며, N 노드들은 모두 고전위이다. 노말 모드에서, 모든 N 노드들이 저전위가 되어, WLE를 인에이블시킨다(즉, WLE가 고전위가 된다). 리던던시 모드에서는, RWLE 한 개가 고전위가 되고, 대응하는 노드 N이 고전위를 유지하여, WLE가 인에이블되지 않는다(즉, WLE는 저전위를 유지한다). WLE 및 RWLE를 제어하기 위한 동작은 이하에서 더 자세히 기술된다.

각각의 행 리던던시(RRDN) 제어 회로(31)는 행 어드레스(ADDR)를 프로그램된 퓨즈 상태와 비교하여 대응하는 노드 Ni나 혹은 RWLEi 신호를 활성화시킨다. 16-입력 NOR 게이트 디코더(32)는 노드 Ni 로부터의 출력들을 수신한다. RRDNi 제어 회로(31)에서의 적어도 하나의 어드레스가 프로그램된 퓨즈 상태와 매치되지 않으면, 대응하는 노드 Ni에서의 신호가 하강하고, 한편 대응하는 RWLEi는 저 전위로 유지된다. 모든 ADDR가 해당 RRDN 프로그램된 퓨즈 상태(its RRDN programmed fuse states)와 매치되면, 대응하는 RWLEi 신호는 상승하지만, 대응하는 노드 Ni는 고 전위로 유지된다. 만약 RDDN으로부터의 모든 노드 Ni 가 하강하면, WLE는 상승하는데, 이것이 노말 모드이다. 만약 한 노드 Ni가 고 전위를 유지하면, WLE는 저전위로 남게 되며, 이것이 리던던시 모드이다. 이 리던던시 모드에서는, 해당하는 RWLEi가 상승하여, 대응하는 리던던시 워드라인 RWLi를 활성화시킨다.

이 아키텍쳐는 RRDN(31)으로부터의 출력을 위해 한 개의 WLE 신호와, 16개의 RWLE0:15 신호와, 16개의 N0:15신호들을 필요로 한다. 가능한 1K의 교체성을 위해 20개의 어드레스 와이어도 필요하다. 일반적으로, RRDN 회로 설계 공간은 와이어의 수에 의해 결정되는데, 이는 장치들이 와이어 아래 쪽에 설계되며, 와이어링 공간이 매우 충분하기 때문이다. 이 아키텍쳐는 최소 52개의 와이어(필요한 제어 신호 및 전원 라인에 부가하여)를 필요로 하며, 와이어링 피치를 3μm로 가정했을 때, 최소 156μm(52 x 3μm)의 설계 공간이 필요하게 된다. 본 발명의 제 1 측면에 따르면, 리던던시 제어 회로를 위한 부가적인 설계 공간을 단지 27 μm까지 실재적으로 감소시킬 수 있는 해결책이 제공된다.

도 4는 키리히타(Kirihata) 등에 허여된 미국 특허 제 5,517,442 호에 개시된 분할된 전역 적 버스 아키텍쳐를 도시하며, 이것은 본 발명에 대해 가정된다. 이러한 아키텍쳐에 있어서, 칩의 각각의 상부/하부 128-Mb 절반은 각각 독립된 전역적 어드레스 버스(41, 42)를 구비한다. 이 256-Mb DRAM은 16개의 16-Mb 유닛(43)으로 구성되며, 이중 하나가 도 5에서 보다 상세히 도시된다. 16-Mb 유닛은 8K 워드라인(WL)으로 구성된다. 유닛내의 임의의 불량 소자는 리던던시 블록(52)내의 16개의 리던던시 워드라인(RWL0:15)중 어느 하나에 의해 대체가능하다. WL과 RWL 들은 좌측 및 우측의 워드라인 구동기로부터 교번적으로 구동된다. 16개의 행 리던던시(RRDN0:15) 제어 회로(53)는 각각의 16-Mb 유닛의 하부에 배열된다.

도 6은 본 발명을 위한 상세한 RRDN 회로(53) 및 와이어링 배열을 도시한다. 보다 구체적으로, 본 발명은 설계 공간을 사실상 감소시키는 행 리던던시 제어 회로 배열을 제공한다. 이 감소는 (1) 국부적인 행-리던던시 와이어들과 공유된 분할된 전역적-어드레스-버스, (2) 양면 행 디코더를 위한 1/2-길이-1-방향 리던던시-인에이블 와이어(half-length-one-way redundancy control circuit ), 그리고 (3) 분산된 워드라인 인에이블 디코더에 의해 달성된다.

(1) 국부적인 행 리던던시 와이어들과 공유된 분할된 전역적 어드레스 버스 : 국부적인 어드레스 와이어들은, RRDN 회로가 와이어들 아래에 배치되는, 키리히타(Kirihata) 등에게 허여된 미국 특허 제 5,517,442 호에 기술된 바와 같이 레벨 2 금속(M2) 분할된 전역적 버스 라인과 공유된다. 이에 의해 RRDN 회로들을 위한 20 개의 어드레스 와이어들과 소자들의 필요성이 없어지며, 한편 전역적 버스 라인들로부터의 RRDN 회로들을 위한 어드레스 입력 와이어가 단축된다.

(2) 양면 행 디코더를 위한 1/2-길이-1-방향 리던던시-인에이블 와이어 : 좌반부 유닛에 설계된 8개의 행 리던던시(RRDN0:7) 회로는 왼쪽 구동기에 의해 구동되는 대응하는 8개의 리던던시 워드라인(RWL0:7을 제어한다. 우반부 유닛의 다른 8개의 행 리던던시(RRDN8:15) 회로는 오른쪽 구동기에 의해 구동되는 대응하는 8개의 리던던시 워드라인(RWL8:15)를 제어한다. 이에 의해 평행한 리던던시 워드라인 인에이블(RWLE0:15) 와이어들의 최대 수가 반감되는 것이 가능해 진다.

(3) 분산된 워드라인 인에이블 디코더 : WLE 신호를 발생하는 16-입력 NOR 디코더(도 3에서 참조부호(32)로 표시됨)가 분산된다. 분산된 NOR 게이트로의 입력을 위한 와이어(N0:15)는 리던던시 워드라인 인에이블 라인들(RWLE0:15)에 대해 사용되지 않는 공간에 배치된다. 이렇게 함으로써, 16개 와이어(N0:15)를 위한 설계 공간이 감소된다. WLE 신호는 양쪽 WL 구동기 모두에 접속된다.

본 설명은 단일의 WL 대체를 가정하지만 본 발명은 다중-워드라인 대체에도 적용될 수 있다. 도 7은 다중-워드라인 대체를 위한 RWL 배열을 도시한다. 4개의 WL중 하나가 불량이면, 이들은 4개의 대응하는 RWL에 의해 대체된다. 최고 가능한 16개 까지의 대체를 허용하기 위하여, 64개의 RWL이 리던던시 블록내에 재치된다. 4개의 연속한 RWL이 하나의 그룹으로 동작하며, 4개의 연속된 WL들 중 하나가 불량일 때 이들 4개의 연속된 WL을 대체하기 이해 사용된다. 단일의 RWL 대체와는 달리, 4개의 연속한 리던던시 워드라인(RWL4i:4I+3)은 하나의 대응하는 리던던시 워드라인 인에이블 신호(RWLEi)에 의해 제어되며, 또한 유닛의 동일한 쪽으로부터 구동된다. 각각의 인접하는 4개의 연속한 RWL 그룹은 유닛의 다른 쪽으로부터 제어된다.

도 8은 도 3의 리던던시 매치 검출 디코더(RRDN)(31)의 상세한 회로를 도시한다. 이는 퓨즈 래치(FLAT)(81) 및 NOR 게이트 디코더(82)로 구성된다. 도 9에 도시된 바와 같이, 신호 FADDR은 어드레스 ADDR이 프로그램된 퓨즈 상태와 매치하지 않을 경우에 상승한다. 전술한 바와 같이, 노드 N은 노말 모드에서 전압이 하강하는데, 이는 적어도 하나의 FADDR이 고전위로 되기 때문이다. 이것은 신호 SET가 상승하는 경우일지라도 RWLE 활성화를 금지시킨다. 리던던시 모드에서, 노드 N은 고전위를 유지하여, SET가 상승하면 RWLE 출력 및 AND 게이트(83)를 활성화시킨다.

도 10은 도 9에 도시된 어드레스/퓨즈 비교기로 동작하는 퓨즈 래치(FLAT)의 세부를 도시한다. 상보형 금속 산화물 반도체(CMOS) 래치는 (인버터(103)를 통해) 전송 게이트(transfer gate)(104, 105)에 상보적으로 출력을 제공하는 한 쌍의 교차 결합된 인버터(101, 102)로 이루어진다. 이 래치는 도 11의 타이밍도에서 도시된 바와 같이, 각각 게이트 PFET(106) 및 NFET(107)의 신호 및 FPUN에 의해 칩의 파워-업 단계에서 세트된다. ADDR 및 은 각각 참(true)이며, 행 어드레스를 보완한다. 대기 상태에서 ADDR 및 은 모두 저전위이다. RAS가 하강할 때 ADDR 또는 는 상승한다(즉, 은 어드레스가 0이면 상승하고, ADDR은 어드레스가 1이면 상승한다). 퓨즈(108)가 존재(0 상태)하면, FADDR이 ADDR을 따른다. 한편, 퓨즈가 끊어진 상태(1 상태)이면 FADDR은 을 따라간다.

다음의 설명에서는 프로그램된 어드레스가 퓨즈가 끊어지지 않았으면 0이고 퓨즈가 끊어졌으면 1이라고 가정한다. 어드레스가 프로그램된 퓨즈 상태와 매치하지 않을 때(어드레스/퓨즈 불일치 검출)는 이에 따라 FADDR은 상승한다. ADDR과 이 교환(swap)된 경우, FADDR은 어드레스가 프로그램된 퓨즈 상태와 매치할 때(어드레스/퓨즈 일치 검출) 상승한다. 각각의 어드레스에 대해 하나의 FLAT가 필요하다. 어레이당 1K의 가능한 대체성을 허용하기 위해서는, 열 개의 FLAT가 필요하다.

본 발명의 또 다른 측면에 따르면, 어드레스 대 타이밍 스큐에 의해 야기된 불법적인(illegal) 노말/리던던시 액세스 문제를 해결하는 교환된 자기-타이밍 발생기를 구비한 행 리던던시 매치 검출 회로가 제공된다. 일반적으로, 리던던시 매치 검출 장치에는 두 개의 접근 방법, 즉, AND형과 NOR형이 있다. 도 8에 예시된 매치 검출 디코더는 NOR형이다. 종래의 AND형과 NOR형 디코더의 동작은 다음에 논의된다. 도 13은 AND 게이트(132)를 사용한 행 리던던시(RRDN) 매치 검출 회로를 도시하는데, 여기서 신호 FDDR은 퓨즈 래치 회로(FLAT)(131)로부터의 출력이다. 도 14에 도시된 바와 같이, 신호 FADDR은 대응하는 어드레스 ADDR이 프로그램된 퓨즈 상태와 매치되면 상승한다. 리던던시 매치 검출 장치 RDMDi는 모든 FADDR들을 디코딩하며, 대응하는 리던던시-워드라인-인에이블 신호 RWLEi를 제어한다. 신호 RWLEi는 그의 모든 FADDR들이 고전위(모든 입력 ADDR들이 그의 대응하는 FLAT들에 대해 프로그램된 퓨즈 상태와 매치되는 경우)가 될 때에만 상승한다. 노말 워드라인(WL)을 활성화시키는 NOR 게이트(133)로부터의 워드라인-인에이블 신호(WLE)는 모든 RWLE가 저전위를 유지할 때에만 인에이블된다. 하나의 RWLEi가 상승하면, 대응하는 리던던시-워드라인이 인에이블된 것이다. 이 경우에, 신호 가 하강할 때 RWLEi 한 개가 고전위이기 때문에 노말 모드는 인에이블되지 않는다.

이러한 AND형 리던던시 매치 검출 장치에 있어서, RWLEi용 타이밍은 ADDR 천이에 의해 자동적으로 발생(FADDR은 ADDR에 의해 발생)된다. 그러나, 신호 는 WLE를 세트해야 한다. 불법적으로 WLE가 활성화되는 것을 피하기 위해서 신호가 하강하는 시간은 RWLEi가 상승하는 시간보다 늦어야 한다. 가 하강하는 시간은 시뮬레이션 결과에 따라 결정될 수 있지만, 이 시간은 불법적인 WLE 활성화를 피하기 위해 충분히 지연되어야 하고, 이에 의해 저속 동작을 초래한다.

도 15는 NOR 게이트(152)를 사용하는 리던던시 매치 검출 장치를 도시한다. 도 16에 도시된 바와 같이, 신호 FADDR은 그의 대응하는 ADDR이 프로그램된 퓨즈 상태와 매치하지 않을 경우에 상승한다. RDMDi는 모든 그의 FADDR들을 디코딩하며, 그의 대응하는 RWLEi를 제어한다. 노말 모드에서, 모든 노드 Ni는 신호 ADDR이 도달한 때에 하강하여, WLE를 활성화시킨다. 노드 Ni는 모든 그의 FADDR이 저전위를 유지할 때(즉, 모든 입력 ADDR들이 프로그램된 퓨즈 상태와 매치할 때)에만 고전위를 유지한다. 이 경우, 대응하는 RWLEi 의 AND 게이트(154)는 신호 SET가 상승할 때 인에이블된다. NOR 게이트(153)에 의해 출력되는 WLE는 리던던시 모드에서 저전위를 유지하는데, 이것은 Ni가 고전위를 유지하여 노말 모드를 금지시키기 때문이다.

이러한 NOR형 리던던시 매치 검출 장치에 있어서, WLE의 타이밍은 FADDR에 의해 자동적으로 발생(FADDR은 ADDR에 의해 발생됨)된다. 그러나, 신호 SET은 신호 RWLEi를 세트해야 한다. 불법적으로 RWLEi가 활성화하는 것을 피하기 위해 SET 신호가 상승하는 시간은 노드 Ni가 하강하는 시간보다 늦어야 한다. SET가 상승하는 시간은 시뮬레이션 결과에 따라 결정될 수 있지만, 이 시간은 불법적인 RWLEi 활성화를 피하기 위해 충분히 지연되어야 하며, 이에 따라 저속 동작을 초래한다.

여기에서 고속이면서 신뢰성 있는 행 리던던시 매치 검출 장치를 설계할 필요가 생긴다. 전술된 기존의 검출 장치들은 WLE 혹은 RWLE의 타이밍을 요구하므로, 액세스 속도에 페널티를 초래하였다. 이 액세스 속도의 페널티는 고 밀도 DRAM(예를 들면, 256-Mb DRAM)의 경우에 더욱 증가하는데, 이는 DRAM이 다수의 행 리던던시(RRDN) 접촉 회로를 처리해야 하며 및 SET 신호의 타이밍이 모든 RRDN 회로에 대해 충분히 지연되어야 하기 때문이다. 본 발명은 교환된 자기-타이밍 발생기를 구비한 NOR형 리던던시 매치 검출 장치에 의해 고속의 신뢰성 있는 리던던시 매치 검출을 가능하게 한다.

도 17은 NOR 게이트(172)를 사용하는 리던던시 매치 검출 장치를 도시하며, RDMDi에 의해 발생된 Ni가 Ni+1(인접한 RDMDi+1에 의해 발생됨)와 교환되었다. Ni는 RWLEi+1을 세트하기 위한 타이밍 신호이다. Ni+1은 RWLEi를 세트하기 위한 타이밍 신호이다. 한 번에 하나의 리던던시 워드라인 만이 한 어레이내에서 액세스될 수 있으므로, RDMDi 및 RWLEi+1는 동시에 리던던시 모드를 검출할 수 없으며, 두 RWLEi 및 RWLEi+1을 활성화 시킬 수 없음에 유의하라. 도 18에 도시된 바와 같이, FADDR은 대응하는 ADDR이 프로그램된 퓨즈 상태와 매치되지 않을 경우에 상승한다. NOR RDMDi는 모든 그의 FADDR들을 디코딩하며 그의 대응하는 RWLEi를 제어한다. 노말 모드에서, 모든 노드 Ni는 FADDR이 도달한 때에 하강하여, WLE를 활성화시킨다. 모든 그의 FADDR이 저전위를 유지할 때(즉, 대응하는 FLAT를 위한 모든 입력 ADDR이 프로그램된 퓨즈 상태와 매치할 경우)에만 한 노드 Ni가 고전위를 유지한다. 이 경우, 인접한 RDMDi+1에 의해 발생된 Ni+1은 하강하여, 대응하는 RWLEi를 활성화시킨다. WLE는 리던던시 모드에서 저전위를 유지하는데, 이는 Ni가 고전위를 유지하여 노말 모드를 금지시키기 때문이다.

리던던시 매치 검출 장치는 어드레스 구동형 회로로서 완전하게 달성된다. 어떤 특별한 타이밍 발생기도 필요하지 않다. 인접한 RDMDi+1은 타이밍 발생기로 동작한다. RDMDi+1이 RDMDi와 완전히 동일한 배치를 사용하며, RDMDi+1에 인접하여 구현되기 때문에, Ni 및 Ni+1간의 타이밍 스큐는 매우 적게 된다. 또한 부가적인 마진이 전혀 필요하지 않아, 결과적으로 매우 빠르고 신뢰성있는 리던던시 매치 검출 장치가 된다.

본 발명의 또 다른 측면에 따르면, 리던던시 매치 검출의 지연을 추적하면서, 노말 모드인지 리던던시 모드인지에 상관없이, 워드라인 인에이블 신호(WLE)가 워드라인(WL)을 세트하는 때에 샘플 워드라인 인에이블 신호(SWLE)가 샘플 워드라인(SWL)을 세트하는 것이 가능하게 하는 샘플 워드라인 인에이블 신호(SWLE) 발생기가 제공된다. 이전의 설명에서와 마찬가지로, 이하에서는 도 4에서 도시된 바와 같이 16개의 행 리던던시(RDDN0:15) 제어 회로를 사용하여, 16-Mb DRAM으로 최고 16개의 불량을 수정할 수 있는 리던던시 배열 아키텍쳐를 가정하여 기술한다. 또한 워드라인(WL), 리던던시 워드라인(RWL0:15) 및 샘플 워드라인(SWL)이 각각 워드라인 인에이블 신호(WLE), 리던던시 워드라인 인에이블 신호(RWLE0:15) 및 샘플 워드라인 인에이블 신호(SWLE)에 의해 세트된다고 가정한다.

각각의 RDDN은 행 어드레스 ADDR을 자신의 프로그램된 퓨즈 상태들과 비교하여, 대응하는 N 또는 RWLE 신호를 활성화시킨다. RRDN이 노말 모드(최소한 하나의 어드레스가 자신의 프로그램된 퓨즈 상태와 매치하지 않음)를 검출하면, N이 하강한다. RDDN이 리던던시 모드(모든 ADDR이 자신의 RDDN 프로그램된 퓨즈 상태와 매치하는 경우)를 검출하면, 대응하는 RWLE가 상승한다. WLE는 도 3에 도시된 바와 같이 모든 16개의 N들이 하강할 때만 상승한다.

WL 상승/하강 지연을 시뮬레이트(simulate)하는 샘플 워드라인은 비트라인 센스 동작(bitline sense operation)을 위한 이상적인 타이밍을 제공한다. WL이 세트되는 때에 SWL을 세트하는 것이 중요하다. 도 19는 SWL을 OR 게이트(191)의 형식으로 세트하기 위한 기존의 SWLE 발생기를 도시한다. 도 20을 참조하면, WLE 또는 RWLE가 상승하면, SWLE는 상승하여 SWL을 세트한다. 그러나, 여기에 문제점이 있다. SWLE가 SWL을 세트하는 시간은 칩이 노말 모드인가 혹은 리던던시 모드인가의 여부에 종속된다. 이러한 SWLE 타이밍 변화는 액세스 모드에 따라 잠재적인 타이밍 문제를 야기할 수 있으며, 결과적으로 신뢰성 문제를 야기한다. 이러한 문제점은 전력 소모를 절약하기 위하여 한 SWLE가 다른 유닛들과 공유될 경우에 더욱 심각해 지며, 이것은 SWLE가 SWL을 세트하는 타이밍 (a) 혹은 (a')가 WLE가 다른 유닛의 WL을 세트하는 시간 (b) (혹은 RWLE가 RWL을 세트하는 타이밍(b'))에 완전히 무관하기 때문이며, 결과적으로 몇몇 셀에 있어서는 불충분한 신호 발생 시간(signal development time)을 초래할 수 있다.

도 21은 본 발명에 따른 SWLE 발생기를 도시하며, 두 개의 8-입력 NOR 게이트(211, 212) 및 하나의 AND 게이트(213)가 16-입력 NOR형 WLE 발생기를 구성한다. SWLE 신호는 행 리던던시 매치 검출 장치를 사용하여 제공된다. 하나의 2-입력 OR게이트(214)에 의해 SWLE가 SWL을 세트하는 시간이 WLE 신호가 워드라인(WL)을 세트하는 시간과 동일하게 된다. SWLE가 SWL을 세트하는 시간은 모드(노말 혹은 리던던시 모드)에 무관하게 일정하게 유지되어, 기존의 신뢰성 문제를 해소한다. 이러한 2-입력 OR 게이트는 행 리던던시 매치 검출 장치와 결합되어 이상적인 샘플 워드라인 인에이블 발생기로서 동작한다. 도 22에 도시된 바와 같이, SWLE가 SWL을 세트하는 시간은 WLE가 WL을 세트하는 시간과 동일하다. 그에 따라 노드 0 혹은 1이 상승하므로, SWLE신호는 리던던시 모드에서 조차도 RWLE를 사용하지 않고 SWL을 세트할 수 있다. 각각의 RAS 싸이클에서 단지 하나의 RDDN만이 리던던시모드를 검출할 수 있다는 점을 주목하라. 따라서, 리던던시 검출에 대한 지연을 추적하면서, SWLE가 SWL을 세트하는 시간은 모드(노말 혹은 리던던시)에 무관하게 일정하게 된다. 리던던시 모드에서 RWLE가 대응하는 RWL을 세트하는 시간은 노말 모드에서 WLE가 WL을 세트하는 시간보다 빠르게 되는데, 이것은 RWLE가 대응하는 RDDN 회로에 의해 직접 활성화되기 때문이다. SWLE는 RWLE보다 늦게 SWL을 세트한다(노말 모드에서 SWLE의 세트 시간은 WLE의 세트 시간과 같다). 이에 의해 행 리던던시 셀들을 위한 신호 발생 시간(signal development time)이 증가되므로, 전혀 문제가 되지 않는다(혹은 장점이 될 수도 있다).

도 23에 도시된 바와 같이, 하나의 SWL(231)이 칩의 중앙에 설계되어 다른 16-Mb 유닛들과 공유된다. 전술된 회로를 사용하는 SWLEt(상부) 및 SWLEb(하부) 발생기로 유닛내의 16개의 RDDN(232)이 사용된다. 이러한 유닛들은 칩에서 최저속 리던던시 매치 검출 포인트(point)임을 주목하라. SWL은 SLWEt 혹은 SWLEb가 활성화될 때 세트된다.

도 24에서 도시된 바와 같이, 각각의 16-Mb 유닛내에 하나의 SWL(241)이 설계된다. SWLE는 각 유닛내의 16개의 RRDN(242)에 의해 발생된다. 이러한 아키텍쳐는 어드레스 배선 지연을 추적하면서, SWLE가 SWL을 세트하는 부가적인 장점을 갖는다.

지금까지 본 발명은 바람직한 실시예를 참조하여 설명되었지만, 당 분야에 숙련된 자라면 본 발명이 첨부된 특허청구범위의 사상 및 범주내에서 수정되어 실시될 수 있음을 알 수 있을 것이다. 본 발명의 목적은, 특히 설계 공간을 줄이기 위한 리던던시-매치-검출-디코더를 위한 이상적인 배열을 제공하며, 고속이면서 신뢰성 있는 리던던시-매치-검출을 가능하게 하고, 리던던시-매치-검출 포스트 디코더를 사용하여 고속이면서 신뢰성 있는 샘플 워드라인 인에이블 발생기를 구현하는 것을 성취하였음을 알게 된다.

따라서, 본 발명에 따르면, 리던던시-매치-검출-디코더를 위한 이상적인 구성을 제공함으로써 설계 공간이 감소되고, 신뢰성있는 고속의 리던던시-매치-검출 장치가 제공되며, 리던던시-매치-검출 포스트 디코더를 시용함으로써 신뢰성있는 고속의 샘플 워드라인 인에이블 발생기가 구현된다.

Claims

RAM 리던던시 블록 아키텍쳐에 있어서,

① 제각기 다수의 메모리 유닛을 포함하는 두 개의 절반으로 나뉘어지는 메모리 어레이―상기 각 메모리 유닛은 주 워드라인 블록, 리던던시 워드라인 블록 및 행 리던던시 제어 회로를 포함함―와,

② 국부적인 행 리던던시 와이어를 구비한 분할된-전역적-버스―상기 메모리 어레이의 상기 각 절반은 일 측상에 전역적 버스를 구비함―와,

③ 상기 전역적 버스들간의 국부적 버스와,

④ 상기 각 메모리 유닛마다에 대해 하나씩인 다수의 분산된 워드라인 인에이블 디코더와,

⑤ 상기 분산된 워드라인 인에이블 디코더를 상기 분할된-전역적-버스에 접속하며, 상기 분산된 워드라인 인에이블 디코더가 포함될 수 있는 공간을 허용하는 1/2-길이-1-방향 행 리던던시-분산된 워드라인-인에이블-신호 와이어

를 포함하는 RAM 리던던시 블록 아키텍쳐.
제 1 항에 있어서,

상기 각 메모리 유닛에 대한 리던던시 제어 회로는 상기 메모리 유닛의 아래쪽에 위치되는 RAM 리던던시 블록 아키텍쳐.
제 2 항에 있어서,

상기 각 메모리 유닛에 대한 상기 리던던시 제어 회로는 두 개 이상의 수평 행 리던던시 디코더를 포함하되, 상기 각 디코더는 대응하는 행 리던던시 인에이블 신호를 발생하고, 상기 메모리 유닛의 행 리던던시 블록의 행 리던던시 워드라인들내의 대응하는 행 리던던시 워드라인을 제어하는 RAM 리던던시 블록 아키텍쳐.
제 3 항에 있어서,

적어도 두 개의 행 리던던시 디코더가 워드라인 방향을 따라 수평으로 배열되는 RAM 리던던시 블록 아키텍쳐.
제 4 항에 있어서,

리던던시 워드라인 블록내의 리던던시 워드라인들은 리던던시 워드라인 블록의 좌측부로부터 구동되는 상기 리던던시 워드라인들의 절반과 리던던시 워드라인 블록의 우측부로부터 구동되는 상기 리던던시 워드라인들의 절반에 의해 인터리브되어 이루어지는 RAM 리던던시 블록 아키텍쳐.
제 5 항에 있어서,

리던던시 워드라인 블록의 좌측 절반의 리던던시 디코더들은 리던던시 워드라인 블록의 좌측 절반의 행 리던던시 워드라인에게 할당되고, 리던던시 워드라인 블록의 우측 절반의 디코더들은 리던던시 워드라인 블록의 우측 절반의 행 리던던시 워드라인에 할당되는 RAM 리던던시 블록 아키텍쳐.
제 6 항에 있어서,

행 리던던시 제어 블록의 좌측 절반의 행 리던던시 인에이블 신호들은 리던던시 워드라인 블록의 좌측 절반의 대응하는 행 리던던시 워드라인들을 제어하도록 배선되고, 행 리던던시 제어 블록의 우측 절반의 행 리던던시 인에이블 신호들은 리던던시 워드라인 블록의 우측 절반의 대응하는 행 리던던시 워드라인들을 제어하도록 배선되어, 리던던시 워드라인 블록의 중앙부에 사용되지 않은 배선 공간을 다른 용도를 위해 남겨둘 수 있도록 한 RAM 리던던시 블록 아키텍쳐.
제 5 항에 있어서,

상기 분산된 워드라인 인에이블 디코더는 워드라인 인에이블 신호를 발생하는 적어도 하나의 디코딩 단계를 포함하되, 상기 각 단계는 적어도 두 개의 서브-워드라인 인에이블 신호를 디코딩하는 대응하는 서브-디코더를 구비하며, 상기 각 서브-워드라인 인에이블 신호의 디코딩된 결과가 다음 단계의 디코더에 입력되어 서브-워드라인 인에이블 발생기의 병렬 와이어들을 감소시키는 RAM 리던던시 블록 아키텍쳐.
제 8 항에 있어서,

상기 서브-디코더는 배선 길이를 감소시키도록 중앙부에 위치되는 RAM 리던던시 블록 아키텍쳐.
제 8 항에 있어서,

상기 행 리던던시 제어 블록의 좌측 절반의 행 리던던시 인에이블 신호는 상기 리던던시 워드라인 블록의 좌측 절반의 대응하는 행 리던던시 워드라인을 제어하도록 배선되고, 행 리던던시 제어 블록의 우측 절반의 행 리던던시 인에이블 신호는 리던던시 워드라인 블록의 우측 절반의 대응하는 행 리던던시 워드라인을 제어하도록 배선되어, 상기 리던던시 워드라인 블록의 중앙부에 사용되지 않은 배선 공간을 남겨두며, 상기 서브-디코더는 배선 길이를 감소시키도록 이 중앙부에 위치되는 RAM 리던던시 블록 아키텍쳐.
제 1 항에 있어서,

상기 메모리 어레이의 상기 각 절반내의 상기 메모리 유닛은, 어드레스 버스 라인들이 모든 리던던시 블록 버스와 공유되는 뱅크(a bank)를 형성하도록 평행하게 배열되는 RAM 리던던시 블록 아키텍쳐.
제 1 항에 있어서,

상기 각 메모리 유닛에 대한 상기 행 리던던시 제어 회로는

㉠ 제각기 전역적 어드레스 버스로부터 어드레스를 수신하며, 퓨즈가 존재하는지 혹은 끊어졌는지에 따라 대응하는 출력을 발생하는 다수의 퓨즈 래치 회로와,

㉡ 상기 퓨즈 래치 회로의 대응하는 그룹으로부터 출력을 수신하도록 접속되어 디코딩된 출력 신호를 발생하는 다수의 NOR 게이트와,

㉢ 상기 다수의 NOR 게이트중 대응하는 하나의 NOR 게이트 출력에 제각기 접속되고, 상기 리던던시 워드라인 인에이블 신호를 발생하기 위해 인에이블되는 다수의 AND 게이트와,

㉣ 상기 다수의 NOR게이트로부터의 디코딩된 출력신호를 수신하도록 접속되어 워드라인 인에이블 신호를 발생하는 논리회로를 포함함으로써 리던던시 매치 검출 장치가 어드레스 구동 회로로서 완전히 성취되어, 어드레스 대 타이밍 스큐에 의해 야기되는 불법적인 노말/리던던시 액세스 문제를 제거하는 RAM 리던던시 블록 아키텍쳐.
제 12 항에 있어서,

상기 다수의 AND 게이트들은 타이밍 발생기로서 동작하는 상기 다수의 NOR 게이트로부터의 인접한 디코딩된 출력 신호에 의해 인에이블되어 타이밍 스큐를 최소화하는 RAM 리던던시 블록 아키텍쳐.
제 12 항에 있어서,

상기 논리 회로는

㉮ 상기 다수의 NOR 게이트로부터의 제 1 및 제 2 디코딩된 출력 신호 그룹을 수신하도록 접속된 제 1 및 제 2 NOR 게이트와,

㉯ 상기 제 1 및 제 2 NOR 게이트로부터의 출력을 수신하도록 접속되어 상기 워드라인 인에이블 신호를 발생하는 AND 게이트를

포함하는 RAM 리던던시 블록 아키텍쳐.
제 14 항에 있어서,

상기 제 1 및 제 2 NOR 게이트의 출력을 수신하도록 접속되어, 샘플 워드라인 인에이블 신호를 발생하는, 상기 각 행 리던던시 제어 회로에 대한 2-입력 OR 게이트와,

상기 샘플 워드라인 인에이블 신호에 응답하여, 리던던시 매치 동작에 대한 지연을 추적하면서, 노말 혹은 리던던시 모드에 관계 없이 워드라인 인에이블이 워드라인 신호를 세트한 때에 세트되는 샘플 워드라인 회로를 더 포함하는 RAM 리던던시 블록 아키텍쳐.
제 15 항에 있어서,

상기 샘플 워드라인 회로는 RAM이 구현되는 칩의 중앙부에 위치되는 RAM 리던던시 블록 아키텍쳐.
제 15 항에 있어서,

상기 샘플 워드라인 회로는 상기 각 메모리 유닛에 대한 행 리던던시 제어 회로내에 통합되는 분산된 회로인 RAM 리던던시 블록 아키텍쳐.