KR0184461B1 - 반도체 메모리 장치의 대기전류 검출회로 - Google Patents

반도체 메모리 장치의 대기전류 검출회로 Download PDF

Info

Publication number
KR0184461B1
KR0184461B1 KR1019950053539A KR19950053539A KR0184461B1 KR 0184461 B1 KR0184461 B1 KR 0184461B1 KR 1019950053539 A KR1019950053539 A KR 1019950053539A KR 19950053539 A KR19950053539 A KR 19950053539A KR 0184461 B1 KR0184461 B1 KR 0184461B1
Authority
KR
South Korea
Prior art keywords
memory cell
standby current
cell array
current detection
memory device
Prior art date
Application number
KR1019950053539A
Other languages
English (en)
Other versions
KR970051218A (ko
Inventor
한진만
유제환
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950053539A priority Critical patent/KR0184461B1/ko
Priority to TW085115454A priority patent/TW331634B/zh
Priority to DE19652572A priority patent/DE19652572A1/de
Priority to GB9626274A priority patent/GB2308477B/en
Priority to US08/772,356 priority patent/US5784322A/en
Priority to JP34310396A priority patent/JP3735697B2/ja
Publication of KR970051218A publication Critical patent/KR970051218A/ko
Application granted granted Critical
Publication of KR0184461B1 publication Critical patent/KR0184461B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야:
본 발명은 반도체 메모리 장치의 대기전류 검출회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
본 발명은 단락 전류 발생 위치를 찾아내기 위한 대기전류 검출방법을 적용하기에 용이한 메모리 셀 어레이의 기본적인 대기전류 검출회로를 제공한다.
3. 발명의 해결방법의 요지:
본 발명은 다수개의 워드라인과 다수개의 비트라인의 교차점에 배치되어 데이터를 저장하거나 외부로 읽어내기 위한 셀을 가지는 반도체 메모리 장치의 대기전류 검출회로에 있어서, 상기 셀들로 이루어진 메모리 셀 어레이를 다수개로 분할하고 이 각각의 분할 메모리 셀 어레이의 전류 공급 통로에 삽입된 트랜지스터로 이루어진 스위치와, 대기전류 검출모드에 진입한 후 상기 스위치를 선택적으로 개방/단락하여 상기 메모리 셀 어레이를 구성하는 분할 메모리 셀 어레이들 중 특정 분할 메모리 셀 어레이에서 대기전류가 발생하고 있는 것을 검출하기 위한 다수개의 디코더를 특징으로 한다.
4. 발명의 중요한 용도:
본 발명은 반도체 메모리 장체이 적합하게 사용된다.

Description

반도체 메모리 장치의 대기전류 검출회로
제1도는 본 발명에 따른 메모리 셀 어레이의 개략적인 블록도.
제2도는 본 발명에 따른 매트의 제어방법이 구체적인 구성도.
제3도는 제1도의 디코더의 실시예도.
제4도는 본 발명에 따른 로우어드레스 및 칼럼어드레스의 상태를 나열한 표.
제5도는 본 발명에 따른 디코더 입력을 발생시키기 위한 어드레스 버퍼의 상세회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 동작 불량의 치유 뿐만 아니라 전류 차단까지도 수행하여야 다이나믹 램의 불량이 완전히 복구될 수 있으므로 그에 따른 단락 전류 발생 위치를 찾아내기 위한 대기전류 검출회로에 관한 것이다.
일반적으로, 다이나믹 램(Dynamic Random Access Memory:DRAM)이 고집적화 되면서 소자 및 이를 연결하기 위한 패턴(Pattern)이 미세화되고 보다 복잡한 패턴을 형성하여야 할 필요성이 증가함에 따라 사용되는 마스크(Mask)의 수도 계속 증가한다. 고집적 반도체 메모리 소자에 있어서 수율(Yield)을 저하시키는 원인중의 하나는, 마스킹 처리 단계에서 발생되는 각종 입자(Particle)로 인한 부정확한 패턴형성이다. 현재 반도체 메모리 장치가 발달됨에 따라 마스킹 단계가 계속적으로 증가하는 상황에서는 이러한 입자의 발생확률이 높아지게 되어 수율이 저하되는 문제와 직접 연결된다. 입자들에 의한 부정확한 패턴의 결과는 다이나믹 램의 동작 불량 및 전류의 증가로서 나타난다. 예를 들어 다이나믹 램의 대부분은 셀(cell)들로 이루어지는데 이 셀들을 형성하기 위한 마스킹 단계사이에 입자가 발생하게 되며 대부분의 경우 셀의 정보를 올바르게 기억하지 못하는 동작 불량을 일으킨다. 그러나 이러한 종류의 셀 동작 불량은 다이나믹 램내에 리던던트(Redundant) 셀을 구비하므로써 불량 셀을 리던던트 셀로 대체하는 기술을 이용함으로써 대부분 치유 될 수 있다. 또한 입자가 셀이 아닌 다른 회로나 신호선에 영향을 주어 이들 회로나 신호선의 단락 전류가 발생되는 경우에도 앞서 설명한 리던던트 기술이 사용될 수 있다. 즉, 다이나믹 램내에 여분의 회로나 신호선을 구비하고 이들을 불량회로나 불량 신호선 대신 사용하는 것이다.
그러나 상기한 경우, 불량 셀을 통해 불필요한 전류가 발생되어 단순히 불량셀을 리던던트 셀로 대체하는 일 외에 불량 셀로 공급되는 전류원을 차단시켜 불량셀로부터 발생되는 고압의 단락전류를 차단하는 기술이 필요하다. 다이나믹 램이 동작되지 않는 상태 즉, 데이터를 읽거나 쓰지 않으면서 대기(Stand-by)상태로 있는 경우에는 일정 전류 이하의 대기전류를 흘리게 되는데, 전술한 바와 같은 단락 전류를 차단하지 못함으로써 대기전류를 일정 수준 이하로 억제할 수 없기 때문이다.
그러나 전술한 대기전류를 억제하기 위한 종래의 기술들은 모두 흐르고 있는 대기전류를 단지 억제시키는 기능만을 수행할 수 있으므로, 다이나믹 램 내부의 어느 부분에서 이러한 단락 전류가 발생하는가를 찾아내지 못하면 적용할 수 없게되는 단점이 있다.
따라서, 본 발명의 목적은 불량 셀의 동작 불량을 치유할 뿐만 아니라 단락 전류가 발생되는 위치를 찾아낼 수 있는 대기전류 검출회로를 제공함에 있다.
본 발명의 다른 목적은 단락 전류 발생 위치를 찾아내기 위한 대기전류 검출 방법을 적용하기에 용이한 메모리 셀 어레이(Memory Cell Array)의 기본적인 대기 전류 검출회로를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 기술적 사상은, 다수개의 워드라인과 다수개의 비트라인이 교차되는 지점마다 배치되어 데이터를 저장하거나 외부로 읽어내기 위한 메모리 셀을 가지는 반도체 메모리 장치의 대기전류 검출회로에 있어서; 상기 메모리 셀들로 이루어진 메모리 셀 어레이를 다수개로 분할하고 상기 각각 분할된 메모리 셀 어레이로의 전류 공급 통로에 형성된 트랜지스터로 이루어진 스위치부와; 대기전류 검출모드에 진입한 후 상기 스위치부를 선택적으로 개방 또는 단락하여 상기 메모리 셀 어레이를 구성하는 분할된 메모리 셀 어레이중 특정 분할 메모리 셀 어레이에서 대기전류가 발생하고 있는 것을 검출하기 위한 다수개의 디코더부를 구비함을 특징으로 한다.
이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제1도는 본 발명에 따른 방법을 적용하기 위한 메모리 셀 어레이를 나타내는 도면이다. 제1도를 참조하면, 각각의 단위 셀 어레이를 매트(Matt)(5)라고 지칭하며, 상기 각 매트(5)에는 전류 통로를 차단할 수 있는 스위치(10)이 형성되어 있다. 그리고, 상기 매트(5)의 열과 행 노드에는 로우어드레스 XA0-XA4가 노드(20)을 통하여 로우(Row)를 디코딩하는 로우디코더(Decoder)(15)들과 컬럼어드레스 YA5-YA9가 노드(25)를 통하여 칼럼(Column)을 디코딩하는 칼럼디코더가(16) 연결되어 있다. 상기 스위치(10)은 외부 제어 신호에 의해 개방/단락을 수행할 수 있으므로, 상기 스위치(10)을 개방하게 되면 상기 스위치(10)이 제어하는 매트(5)의 전류 통로가 개방되어 상기 매트(5)를 통해 흐르는 전류는 없어지게 된다.
상기 스위치(10)는 대기상태에서 다이나믹 램의 특정 패드(PAD)에 논리하이(High) 또는 논리로우(Low)의 전압을 인가하고 특정 어드레스(Address)의 상태에 의해 그 동작을 제어할 수 있다. 따라서 만일 특정 매트의 전류 통로가 개방되었을 때 대기전류가 줄어 들었다면 그 줄어든 만큼의 대기전류는 상기 특정 매트에서 소비한다는 사실을 알 수 있다. 만일 이러한 작업을 모든 매트에 대하여 수행한다면 다이나믹 램 셀 어레이의 대기전류 소모상태를 모두 알 수 있는 것이다. 예컨대, 열(행)방향 로우어드레스와 행(열)방향 칼럼어드레스가 각각 n개 및 m개인 2n×2m크기의 매트(즉, 메모리 셀 어레이)를 구성하는 각각의 트랜지스터를 지정하기 위해서는 n개의 로우어드레스(Row Address)와 m개의 칼럼어드레스(Column Address)가 사용된다. 그러나 이런 방법을 사용하여 각 매트의 스위치를 제어하게 되면 한번에 한 개의 매트만을 제어할 수밖에 없다. 따라서, 상기 매트의 개수가 많게 되면 이 매트들을 모두 테스트하기 위한 시간이 비효율적으로 증가하게 되어 테스트 비용이 크게 증가한다. 그러므로 어느 매트에서 대기전류가 비정상적으로 흐르고 있는지를 빠른 시간내에 스캔(scan)하기 위해서는 다수개의 매트들을 선택적으로 동시에 정할 수 있어야 한다.
제2도는 본 발명에 따른 매트의 제어방법을 설명한 도면이다. 제2도를 참조하면, 전체 칩(Chip)중에서 전류 페일(Fail)이 발생된 부분을 찾기 위해서 1024개의 매트 전체를 스캔한다는 것은 테스트 시간상 실용성이 없다. 따라서 대기전류가 비정상적으로 흐르는 매트의 위치를 효과적으로 찾기 위한 방법으로 메모리 셀 어레이를 1/2씩 동시에 선택 또는 비선택하는 방식으로 제어한다. 여기서는 8개의 매트로 구성된 가상의 어레이로서 1/2씩 전류 경로를 개방시켜 나가는 방법을 보여주고 있다(빗금친 부분은 매트의 스위치가 개방된 상태를 나타낸다.) 이를 좀 더 자세히 설명하면, 로우어드레스 XA0, XA1 및 칼럼어드레스 YA0, YA1으로 조합되는 경우로 제어되는데, 제2도에 도시되어 있는 것과 같이, 처음에는 메모리 셀 어레이군 중에서 8개의 블록에 해당되는 점선영역(100)이 스위치에 의해 개방되다. 이어서, 점선영역(200)의 1/2에 해당되는 4개의 블록이 개방되며, 그 후에 상기 점선영역(200)중 개방되지 않았던 점선영역(300)의 1/2에 해당되는 2개의 블록이 개방된다. 그리고, 마지막으로 상기 점선영역(300)중 개방되지 않았던 점선영역(400)의 1/2이 개방되어 하나의 메모리 셀 어레이(500)만이 제어된다.
제3도는 본 발명에 따른 매트의 스위치를 개방/단락 하기위한 디코더를 나타내는 도면이다. 제3도를 참조하면, 각 디코더(Decoder)는 로우어드레스를 입력으로 하는 노아게이트 30과, 칼럼어드레스를 입력으로 하는 노아게이트 40과, 상기 코더의 출력신호 PFUSE/PFUSEB는 매트에 전류를 공급하는 경로를 개방/단락하는 역할을 수행한다. 가령 매트에 인가하는 전원버스에 트랜지스터를 직렬로 연결하고, 이 트랜지스터의 게이트를 상기 신호 PFUSE/PFUSEB로 제어할 수 있다. 상기 트랜지스터를 오프(OFF)상태로 만들게 되면 해당 매트에는 전원이 공급되지 않으므로 대기전류가 발생할 수 없게 된다. 따라서 특정 디코더를 선택/비선택하기 위해서는 특정 어드레스의 조합을 임의로 발생시킬 수 있어야 한다.
제4도는 본 발명에 따른 로우어드레스 및 칼럼어드레스의 상태를 나열한 표이다. 제4도에는 상기 제2도와 같이 매트의 스위치를 개방하기 위해서 각각의 어드레스들이 취해야할 상태를 나타낸 것이다. 어드레스를 이와 같은 상태로 출력시키기 위해서는 어드레스 버퍼를 제어하여야 한다. 제5도는 본 발명에 따른 디코더 입력을 발생시키기 위한 어드레스 버퍼의 상세회로도이다. 제 5도를 참조하면, 외부 어드레스신호 Ai를 외부로부터 인가받고, 신호 ACi는 어드레스 출력의 상태를 제어하기 위한 신호로서 논리 로우로 인가하게 되면 로우어드레스 신호 XAiB와 XAi의 상태가 동일하게 된다. 보통의 동작 상태하에서는 로우어드레스 신호 XAiB와 XAi는 항상 반대의 상태를 취한다. 또한 SCAN/SCANB라는 신호는 이 어드레스 버퍼를 대기전류 검출모드로 진입시키기 위한 마스터 신호이다. 이 신호를 논리 하이로 인하게 되면 대기전류 검출모드로 진입하게 된다.
상기한 바와 같이, 본 발명에서는 대기전류 검출시에 각각의 메모리 셀 어레이에 형성되어 있는 스위치를 선택적으로 개방/단락함으로써, 수많은 메모리 셀 어레이 중에서 대기전류가 발생되고 있는 메모리 셀 어레이의 위치를 용이하게 검출 할 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (3)

  1. 다수개의 워드라인과 다수개의 비트라인이 교차되는 지점마다 배치되어 데이터를 저장하거나 외부로 읽어내기 위한 메모리 셀을 가지는 반도체 메모리 장치의 대기전류 검출회로에 있어서; 상기 메모리 셀들로 이루어진 메모리 셀 어레이를 다수개로 분할하고 상기 각각 분할된 메모리 셀 어레이로의 전류 공급 통로에 형성된 트랜지스터로 이루어진 스위치부와; 대기전류 검출모드에 진입한 후 상기 스위치부를 선택적으로 개방 또는 단락하여 상기 메모리 셀 어레이를 구성하는 분할된 메모리 셀 어레이중 특정 분할 메모리 셀 어레이에서 대기전류가 발생하고 있는 것을 검출하기 위한 다수개의 디코더부를 구비함을 특징으로 하는 반도체 메모리 장치의 대기전류 검출회로.
  2. 다수개의 워드라인과 다수개의 비트라인이 교차되는 지점마다 배치되어 데이터를 저장하거나 외부로 읽어내기 위한 메모리 셀을 가지는 반도체 메모리 장치의 대기전류 검출회로에 있어서; 상기 다수개의 메모리 셀들로 이루어진 메모리 셀 어레이와; 상기 메모리 셀 어레이를 다수개로 분할하는 분할 메모리 셀 어레이와; 상기 분할 메모리 셀 어레이로 전류를 공급하기 위한 전기적 통로가 구비되어 있고, 상기 전기적 통로에는 트랜지스터로 이루어진 스위치가 형성되어 있으며 상기 스위치의 개방 또는 단락을 제어하기 위한 다수개의 디코더와; 상기 다수개의 디코더를 선택하기 위한 다수개의 어드레스 버퍼를 구비함을 특징으로 하는 반도체 메모리 장치의 대기전류 검출회로.
  3. 제 2항에 있어서, 상기 어드레스 버퍼가 대기전류 검출모드에 있지 않을 때에만 외부 어드레스 입력의 변화에 반응하는 제1어드레스출력부와, 대기전류 검출모드에 있을 때에만 상태 제어신호에 반응하는 제2어드레스출력부를 구비함을 특징으로 하는 반도체 메모리 장치의 대기전류 검출회로.
KR1019950053539A 1995-12-21 1995-12-21 반도체 메모리 장치의 대기전류 검출회로 KR0184461B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1019950053539A KR0184461B1 (ko) 1995-12-21 1995-12-21 반도체 메모리 장치의 대기전류 검출회로
TW085115454A TW331634B (en) 1995-12-21 1996-12-13 Standby current detective circuit for use in a semiconductor memory device
DE19652572A DE19652572A1 (de) 1995-12-21 1996-12-17 Bereitschaftsstrom-Erfassungsschaltkreis zur Verwendung in einer Halbleiterspeichervorrichtung
GB9626274A GB2308477B (en) 1995-12-21 1996-12-18 Standby current detecting circuit for use in a semiconductor memory device
US08/772,356 US5784322A (en) 1995-12-21 1996-12-23 Standby current detecting circuit for use in a semiconductor memory device and method thereof
JP34310396A JP3735697B2 (ja) 1995-12-21 1996-12-24 半導体メモリ装置の待機電流検出回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950053539A KR0184461B1 (ko) 1995-12-21 1995-12-21 반도체 메모리 장치의 대기전류 검출회로

Publications (2)

Publication Number Publication Date
KR970051218A KR970051218A (ko) 1997-07-29
KR0184461B1 true KR0184461B1 (ko) 1999-04-15

Family

ID=19442440

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950053539A KR0184461B1 (ko) 1995-12-21 1995-12-21 반도체 메모리 장치의 대기전류 검출회로

Country Status (6)

Country Link
US (1) US5784322A (ko)
JP (1) JP3735697B2 (ko)
KR (1) KR0184461B1 (ko)
DE (1) DE19652572A1 (ko)
GB (1) GB2308477B (ko)
TW (1) TW331634B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280287B1 (ko) * 1998-08-28 2001-03-02 윤종용 반도체 메모리 장치
US20080198674A1 (en) * 2007-02-21 2008-08-21 Jan Keller Method of testing an integrated circuit, method of determining defect resistivity changing cells, testing device, and computer program adapted to perform a method for testing an integrated circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4595875A (en) * 1983-12-22 1986-06-17 Monolithic Memories, Incorporated Short detector for PROMS
US5295112A (en) * 1991-10-30 1994-03-15 Nec Corporation Semiconductor memory
JPH0612900A (ja) * 1992-06-29 1994-01-21 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5313430A (en) * 1992-12-09 1994-05-17 International Business Machines Corporation Power down circuit for testing memory arrays

Also Published As

Publication number Publication date
GB2308477A (en) 1997-06-25
DE19652572A1 (de) 1997-07-17
JP3735697B2 (ja) 2006-01-18
GB9626274D0 (en) 1997-02-05
KR970051218A (ko) 1997-07-29
JPH09293399A (ja) 1997-11-11
GB2308477B (en) 1998-02-25
TW331634B (en) 1998-05-11
US5784322A (en) 1998-07-21

Similar Documents

Publication Publication Date Title
JP2570203B2 (ja) 半導体記憶装置
US6281739B1 (en) Fuse circuit and redundant decoder
US4392211A (en) Semiconductor memory device technical field
KR100266116B1 (ko) 행 리던던시 블록 아키텍쳐
JPH07226100A (ja) 半導体メモリ装置
JPS62293598A (ja) 半導体記憶装置
US7035158B2 (en) Semiconductor memory with self fuse programming
KR100228530B1 (ko) 반도체 메모리 장치의 웨이퍼 번인 테스트회로
JPH08102529A (ja) 半導体記憶装置
US5629943A (en) Integrated circuit memory with double bitline low special test mode control from output enable
KR100354276B1 (ko) 반도체 기억 장치
JPH01208795A (ja) 半導体記憶装置
EP0547888B1 (en) A read/write memory with improved test mode data compare
JP4782937B2 (ja) 半導体記憶装置
US6552939B1 (en) Semiconductor memory device having disturb test circuit
KR0184461B1 (ko) 반도체 메모리 장치의 대기전류 검출회로
US5184327A (en) Semiconductor memory device having on-chip test circuit and method for testing the same
US5088063A (en) Semiconductor memory device having on-chip test circuit
KR0183856B1 (ko) 반도체 메모리 장치의 번인 스트레스 회로
JP2005018839A (ja) 半導体記憶装置
CA1238124A (en) Stability testing of semiconductor memories
KR100247920B1 (ko) 반도체메모리장치의로우리던던시구조및불량셀구제방법
US20050286335A1 (en) Memory device for reducing leakage current
US6275443B1 (en) Latched row or column select enable driver
KR0172439B1 (ko) 반도체 메모리장치의 결함 워드라인 검출회로 및 그 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111129

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee