JPH08102529A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08102529A JPH08102529A JP6259590A JP25959094A JPH08102529A JP H08102529 A JPH08102529 A JP H08102529A JP 6259590 A JP6259590 A JP 6259590A JP 25959094 A JP25959094 A JP 25959094A JP H08102529 A JPH08102529 A JP H08102529A
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- semiconductor memory
- memory device
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- G11C—STATIC STORES
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G—PHYSICS
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Abstract
(57)【要約】
【目的】２重ワード線構成の大容量低消費電流のＤＲＡ
Ｍにおいてメインワード線対間、サブワード線とビット
線間の短絡による短絡電流の発生を抑止し、収率を高め
コストを削減する。 【構成】２重ワード線構成を有し、相補型メインワード
線対を有するＤＲＡＭにおいて、メインワード線デコー
ダ内にあるヒューズを設け、メインワード線対間にショ
ート等の電流不良があった場合、ヒューズを切断し、待
機時にはメインワード線対を同電位として、短絡電流を
防ぎ、消費電流の増大を抑止する。
Ｍにおいてメインワード線対間、サブワード線とビット
線間の短絡による短絡電流の発生を抑止し、収率を高め
コストを削減する。 【構成】２重ワード線構成を有し、相補型メインワード
線対を有するＤＲＡＭにおいて、メインワード線デコー
ダ内にあるヒューズを設け、メインワード線対間にショ
ート等の電流不良があった場合、ヒューズを切断し、待
機時にはメインワード線対を同電位として、短絡電流を
防ぎ、消費電流の増大を抑止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にメインワード線とサブワード線から成る２重ワード
線方式のＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）に関する。
特にメインワード線とサブワード線から成る２重ワード
線方式のＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）に関する。
【０００２】
【従来の技術】記憶容量の増大に伴い、ＤＲＡＭの待機
時における消費電流が問題となっている。
時における消費電流が問題となっている。
【０００３】また、ＤＲＡＭの大容量化及び微細化に伴
い、全セルが欠陥を含まないメモリアレイを製造するこ
とは困難となるに至っており、ＤＲＡＭ等のメモリの場
合、予め冗長なセルアレイをチップ内に設け、製造時等
の検査により不良とされたセルを冗長なセルと置換する
ことにより、不良動作を回避するという冗長回路技術が
採用されている。
い、全セルが欠陥を含まないメモリアレイを製造するこ
とは困難となるに至っており、ＤＲＡＭ等のメモリの場
合、予め冗長なセルアレイをチップ内に設け、製造時等
の検査により不良とされたセルを冗長なセルと置換する
ことにより、不良動作を回避するという冗長回路技術が
採用されている。
【０００４】このように、不良箇所を有するＤＲＡＭ
は、冗長回路技術により、記憶機能の上では良品として
救済することができるが、不良箇所として異電位節点間
ショートであった場合には、冗長回路技術によっても、
ショート電流はなくならない。
は、冗長回路技術により、記憶機能の上では良品として
救済することができるが、不良箇所として異電位節点間
ショートであった場合には、冗長回路技術によっても、
ショート電流はなくならない。
【０００５】そして、ＤＲＡＭは待機時には電池で駆動
される場合があり、この場合、その待機時の消費電流を
低減することが重要事項とされいる。
される場合があり、この場合、その待機時の消費電流を
低減することが重要事項とされいる。
【０００６】しかしながら、待機時電流が少ないＤＲＡ
Ｍは、大容量化に伴い収率（ｙｉｅｌｄ）が落ちてい
る。
Ｍは、大容量化に伴い収率（ｙｉｅｌｄ）が落ちてい
る。
【０００７】異電位間のショートによる電流の問題への
対策として、例えば特開平３−２２５８５１号公報に
は、センスアンプに接続された一対のビット線がショー
トしている場合に、センス用のｎチャネルＭＯＳトラン
ジスタが接続された接地レベルにある信号線と、プルア
ップ用のｐチャネルＭＯＳトランジスタが接続された電
源電位Ｖccレベルにある信号線とがトランジスタとビッ
ト線を介して導通し、電源ＶccからＧＮＤに向かってＤ
Ｃパスができて余分な電流が流れ、消費電力が増大する
という問題を解消するものとして、ビット線が不良な場
合にはその不良ビット線をそれにつながるセンスアンプ
から切り離すことができるようにして、冗長救済品の消
費電力の増大を抑止することを目的として、センスアン
プを駆動する信号線の一部又は全部をヒューズを介して
センスアンプに接続した半導体記憶装置が提案されてい
る。
対策として、例えば特開平３−２２５８５１号公報に
は、センスアンプに接続された一対のビット線がショー
トしている場合に、センス用のｎチャネルＭＯＳトラン
ジスタが接続された接地レベルにある信号線と、プルア
ップ用のｐチャネルＭＯＳトランジスタが接続された電
源電位Ｖccレベルにある信号線とがトランジスタとビッ
ト線を介して導通し、電源ＶccからＧＮＤに向かってＤ
Ｃパスができて余分な電流が流れ、消費電力が増大する
という問題を解消するものとして、ビット線が不良な場
合にはその不良ビット線をそれにつながるセンスアンプ
から切り離すことができるようにして、冗長救済品の消
費電力の増大を抑止することを目的として、センスアン
プを駆動する信号線の一部又は全部をヒューズを介して
センスアンプに接続した半導体記憶装置が提案されてい
る。
【０００８】図８に示すように、ＤＲＡＭのセルアレイ
は、ビット線群とこれら直交するワード線群、ワード線
ＷＬをゲートの節点とするセルトランジスタ群とセル容
量素子からなる。ビット線対ＢＬ、ＢＬ￣はセル電位を
センスアンプ８１に伝えた後に再書き込みのためにセン
スアンプ８１によって電源電位もしくは接地電位とな
る。ここで、信号名のあとの記号「￣」は論理の反転を
表わす。
は、ビット線群とこれら直交するワード線群、ワード線
ＷＬをゲートの節点とするセルトランジスタ群とセル容
量素子からなる。ビット線対ＢＬ、ＢＬ￣はセル電位を
センスアンプ８１に伝えた後に再書き込みのためにセン
スアンプ８１によって電源電位もしくは接地電位とな
る。ここで、信号名のあとの記号「￣」は論理の反転を
表わす。
【０００９】ここで、ビット線対ＢＬ、ＢＬ￣間がショ
ートしていた場合、ビット線対は相補であるため必ず異
電位となり、再書き込み時にビット線間には電流が流れ
る。
ートしていた場合、ビット線対は相補であるため必ず異
電位となり、再書き込み時にビット線間には電流が流れ
る。
【００１０】この場合、ショート場所の抵抗値がよほど
高くない限り、そのビット線は正常動作しないが、ショ
ートしたビット線に接続されるメモリセルを冗長セルと
置き換えることにより、記憶機能において正常な製品と
して扱うことができる。
高くない限り、そのビット線は正常動作しないが、ショ
ートしたビット線に接続されるメモリセルを冗長セルと
置き換えることにより、記憶機能において正常な製品と
して扱うことができる。
【００１１】しかしながら、ショートしたビット線に流
れる電流値が大きい場合、ＤＲＡＭとしては不良品とな
る。
れる電流値が大きい場合、ＤＲＡＭとしては不良品とな
る。
【００１２】この問題に対して、特開平３−２２５８５
１号公報に開示された従来の半導体記憶装置（「従来例
１」という）では、センスアンプ８１内にヒューズ８２
を設けて、不良ビット線がある場合、ヒューズ８２を切
断して、不良ビット線に接続されたセンスアンプ８１を
センスアンプ駆動線ＳＡＮから切り離すことにより、セ
ンス動作時にＤＣパスが発生することがなく、消費電流
の増大を抑えている。
１号公報に開示された従来の半導体記憶装置（「従来例
１」という）では、センスアンプ８１内にヒューズ８２
を設けて、不良ビット線がある場合、ヒューズ８２を切
断して、不良ビット線に接続されたセンスアンプ８１を
センスアンプ駆動線ＳＡＮから切り離すことにより、セ
ンス動作時にＤＣパスが発生することがなく、消費電流
の増大を抑えている。
【００１３】一方、文献（「1993 Digest of Internati
onal Solid State Circuit Conference」、1993 、第53
〜54頁）に記載されるように、最近のＤＲＡＭでは、図
９に示すように、ワード線がメインワード線とサブワー
ド線から成る２重ワード線方式を採用するものが増加し
ている。
onal Solid State Circuit Conference」、1993 、第53
〜54頁）に記載されるように、最近のＤＲＡＭでは、図
９に示すように、ワード線がメインワード線とサブワー
ド線から成る２重ワード線方式を採用するものが増加し
ている。
【００１４】この２重ワード線方式においては、メイン
ワード線とサブワード線の分割動作が可能とされてお
り、消費電流が低減され、また、メインワード線を緩い
ピッチとすることが可能とされるため、大容量ＤＲＡＭ
の製造が容易化する等の特徴を有するものである。
ワード線とサブワード線の分割動作が可能とされてお
り、消費電流が低減され、また、メインワード線を緩い
ピッチとすることが可能とされるため、大容量ＤＲＡＭ
の製造が容易化する等の特徴を有するものである。
【００１５】図１０に、２重ワード線方式の中で、互い
に電位が相補的とされる相補型メインワード線を用いた
場合のデコーダの回路図を示す。また、図１１に、図１
０の２重ワード線方式のデコーダ回路のタイミング図を
示す。
に電位が相補的とされる相補型メインワード線を用いた
場合のデコーダの回路図を示す。また、図１１に、図１
０の２重ワード線方式のデコーダ回路のタイミング図を
示す。
【００１６】図１０を参照して、メインワードデコーダ
列ではアドレス信号ＡＤＲとブロック選択信号ＢＳＬに
よって、１組のメインワード線が選択される。
列ではアドレス信号ＡＤＲとブロック選択信号ＢＳＬに
よって、１組のメインワード線が選択される。
【００１７】より詳細には、メインワードデコーダ１０
１において、アドレス選択時、アドレス信号ＡＤＲを入
力とするＮＡＮＤゲートとブロック選択信号ＢＳＬを反
転するインバータｉｎｖ１の出力が共にローレベルとな
り、ＮＯＲゲートの出力がハイレベルとなるため、昇圧
された電源電圧ＶＢＯＯＴで駆動されるインバータ（ド
ライバ）ｉｎｖ３により駆動されるメインワード線ＭＷ
ＬＴは、電源電圧Ｖccよりも昇圧されたハイレベル（Ｖ
ＢＯＯＴ）となり、他方のメインワード線ＭＷＬＮはイ
ンバータｉｎｖ４を介してローレベルとなる。
１において、アドレス選択時、アドレス信号ＡＤＲを入
力とするＮＡＮＤゲートとブロック選択信号ＢＳＬを反
転するインバータｉｎｖ１の出力が共にローレベルとな
り、ＮＯＲゲートの出力がハイレベルとなるため、昇圧
された電源電圧ＶＢＯＯＴで駆動されるインバータ（ド
ライバ）ｉｎｖ３により駆動されるメインワード線ＭＷ
ＬＴは、電源電圧Ｖccよりも昇圧されたハイレベル（Ｖ
ＢＯＯＴ）となり、他方のメインワード線ＭＷＬＮはイ
ンバータｉｎｖ４を介してローレベルとなる。
【００１８】メインワード線対ＭＷＬＴ、ＭＷＬＮは、
ｎチャネルＭＯＳトランジスタ（「ｎＭＯＳトランジス
タ」という）で構成されたサブワードデコーダ１０２に
入力される。
ｎチャネルＭＯＳトランジスタ（「ｎＭＯＳトランジス
タ」という）で構成されたサブワードデコーダ１０２に
入力される。
【００１９】より詳細には、メインワード線ＭＷＬＴ
は、ゲート電位を昇圧された電源電圧ＶＢＯＯＴとした
ｎチャネルパストランジスタＭ６を介してｎＭＯＳトラ
ンジスタＭ４のゲート電極に入力され、また、メインワ
ード線ＭＷＬＮはｎＭＯＳトランジスタＭ５のゲート電
極に入力され、ｎＭＯＳトランジスタＭ４、Ｍ５の共通
接続点にサブワード線ＳＷＬが接続されている。
は、ゲート電位を昇圧された電源電圧ＶＢＯＯＴとした
ｎチャネルパストランジスタＭ６を介してｎＭＯＳトラ
ンジスタＭ４のゲート電極に入力され、また、メインワ
ード線ＭＷＬＮはｎＭＯＳトランジスタＭ５のゲート電
極に入力され、ｎＭＯＳトランジスタＭ４、Ｍ５の共通
接続点にサブワード線ＳＷＬが接続されている。
【００２０】サブワードデコーダ１０２には別のアドレ
ス線ＲＡＩが入力されており、この信号も昇圧されてい
る。アドレス線ＲＡＩは行アドレス（Ｒｏｗ Ａｄｄｒ
ｅｓｓ）信号であり、選択時に昇圧されたハイレベルと
なる。なお、アドレス線ＲＡＩは通常プリデコードさ
れ、複数本に分かれて同じ場所に配置されている。
ス線ＲＡＩが入力されており、この信号も昇圧されてい
る。アドレス線ＲＡＩは行アドレス（Ｒｏｗ Ａｄｄｒ
ｅｓｓ）信号であり、選択時に昇圧されたハイレベルと
なる。なお、アドレス線ＲＡＩは通常プリデコードさ
れ、複数本に分かれて同じ場所に配置されている。
【００２１】図１１の波形図に示すように、アドレス信
号ＡＤＲと、ブロック選択信号ＢＳＬがアクティブ（＝
ハイレベル）となると、アドレス線ＲＡＩとメインワー
ド線対ＭＷＬＴ、ＭＷＬＮで選択されたサブワード線Ｓ
ＷＬが昇圧されたハイレベル（ＶＢＯＯＴ）となる。
号ＡＤＲと、ブロック選択信号ＢＳＬがアクティブ（＝
ハイレベル）となると、アドレス線ＲＡＩとメインワー
ド線対ＭＷＬＴ、ＭＷＬＮで選択されたサブワード線Ｓ
ＷＬが昇圧されたハイレベル（ＶＢＯＯＴ）となる。
【００２２】
【発明が解決しようとする課題】上述したように、従来
の相補型メインワード線を用いたＤＲＡＭでは、メイン
ワード線対ＭＷＬＴ、ＭＷＬＮは、常に異電位とされて
おり、これらがショートした際には、電流が流れるとい
う問題がある。
の相補型メインワード線を用いたＤＲＡＭでは、メイン
ワード線対ＭＷＬＴ、ＭＷＬＮは、常に異電位とされて
おり、これらがショートした際には、電流が流れるとい
う問題がある。
【００２３】しかし、前記従来例１として示した不良ビ
ット線に接続したセンスアンプを信号線と切り離すとい
う方式を適用したのでは、メインワード線がハイインピ
ーダンス状態となり、メインワード線を入力とするサブ
ワードデコーダの動作が不安定となるという問題があ
る。
ット線に接続したセンスアンプを信号線と切り離すとい
う方式を適用したのでは、メインワード線がハイインピ
ーダンス状態となり、メインワード線を入力とするサブ
ワードデコーダの動作が不安定となるという問題があ
る。
【００２４】本発明は、このような問題に鑑みてなされ
たものであって、従って本発明は、相補型メインワード
線を用いる２重ワード線方式のＤＲＡＭにおける、メイ
ンワード線間、及びサブワード線とビット線間のショー
トによる待機時電流の増大を回避し、大容量ＤＲＡＭの
低コスト化を実現する半導体記憶装置を提供することを
目的とする。
たものであって、従って本発明は、相補型メインワード
線を用いる２重ワード線方式のＤＲＡＭにおける、メイ
ンワード線間、及びサブワード線とビット線間のショー
トによる待機時電流の増大を回避し、大容量ＤＲＡＭの
低コスト化を実現する半導体記憶装置を提供することを
目的とする。
【００２５】
【課題を解決するための手段】前記目的を達成するため
本発明は、メインワード線とサブワード線から成る２重
ワード線構成を有し、前記メインワード線が相補型のメ
インワード線対から成る半導体記憶装置において、待機
時に、前記メインワード線対を同電位にする回路手段を
備えたことを特徴とする半導体記憶装置を提供する。
本発明は、メインワード線とサブワード線から成る２重
ワード線構成を有し、前記メインワード線が相補型のメ
インワード線対から成る半導体記憶装置において、待機
時に、前記メインワード線対を同電位にする回路手段を
備えたことを特徴とする半導体記憶装置を提供する。
【００２６】本発明においては、前記回路手段が、前記
メインワード線をデコードするデコーダ内に設けられた
ヒューズから成ることを特徴とするものである。
メインワード線をデコードするデコーダ内に設けられた
ヒューズから成ることを特徴とするものである。
【００２７】また、本発明においては、前記デコーダ
が、前記ヒューズが切断された場合において、待機時
に、前記メインワード線対を同電位とする回路を含むこ
とを特徴としている。
が、前記ヒューズが切断された場合において、待機時
に、前記メインワード線対を同電位とする回路を含むこ
とを特徴としている。
【００２８】さらに、本発明においては、前記デコーダ
が、ブロック選択信号を入力とし、該ブロック選択信号
がアクティブとされると、待機時に同電位とされていた
前記メインワード線対を異電位に変えることを特徴とす
る。
が、ブロック選択信号を入力とし、該ブロック選択信号
がアクティブとされると、待機時に同電位とされていた
前記メインワード線対を異電位に変えることを特徴とす
る。
【００２９】さらにまた、本発明の半導体記憶装置は、
前記メインワード線を入力としサブワード線をデコード
出力するサブワードデコーダがｎチャネルＭＯＳトラン
ジスタから構成され、前記回路手段が活性化状態にある
場合に、待機時に、前記サブワード線がハイインピーダ
ンス状態とされることを特徴とする。
前記メインワード線を入力としサブワード線をデコード
出力するサブワードデコーダがｎチャネルＭＯＳトラン
ジスタから構成され、前記回路手段が活性化状態にある
場合に、待機時に、前記サブワード線がハイインピーダ
ンス状態とされることを特徴とする。
【００３０】そして、本発明においては、前記回路手段
の活性化／非活性化の状態を外部に通知する制御信号を
備えたことを特徴とする。
の活性化／非活性化の状態を外部に通知する制御信号を
備えたことを特徴とする。
【００３１】また、本発明は、メインワード線とサブワ
ード線から成る２重ワード線構成を有し、前記メインワ
ード線が相補型のメインワード線対から成る半導体記憶
装置において、前記メインワード線をデコードするデコ
ーダが、待機時に、前記メインワード線対を同電位にす
る回路手段を含み、前記回路手段はヒューズを含み、不
良メモリセルに属するメインワード線のデコーダのヒュ
ーズを切断し、不良メモリセルへのアクセスを回避する
ようにした半導体記憶装置を提供する。本発明において
は、メインワード線対間のショート電流の増大を抑止す
るための、ヒューズを備えたデコーダの構成を、メモリ
セルアレイ内の不良セルのアクセス回避のための制御と
して用いるものである。
ード線から成る２重ワード線構成を有し、前記メインワ
ード線が相補型のメインワード線対から成る半導体記憶
装置において、前記メインワード線をデコードするデコ
ーダが、待機時に、前記メインワード線対を同電位にす
る回路手段を含み、前記回路手段はヒューズを含み、不
良メモリセルに属するメインワード線のデコーダのヒュ
ーズを切断し、不良メモリセルへのアクセスを回避する
ようにした半導体記憶装置を提供する。本発明において
は、メインワード線対間のショート電流の増大を抑止す
るための、ヒューズを備えたデコーダの構成を、メモリ
セルアレイ内の不良セルのアクセス回避のための制御と
して用いるものである。
【００３２】本発明においては、好ましくは、前記デコ
ーダが、前記ヒューズの切断／非切断状態を検出して、
選択時に、前記ヒューズが切断状態にある場合には、論
理レベルを変えて、ヒューズが切断されたデコーダのメ
インワード線が選択されたことを通知する制御信号を出
力することを特徴とする。
ーダが、前記ヒューズの切断／非切断状態を検出して、
選択時に、前記ヒューズが切断状態にある場合には、論
理レベルを変えて、ヒューズが切断されたデコーダのメ
インワード線が選択されたことを通知する制御信号を出
力することを特徴とする。
【００３３】また、本発明においては、好ましくは、複
数のデコーダから出力された前記制御信号が一にまとめ
られて一の出力端子から外部に出力されることを特徴と
する。
数のデコーダから出力された前記制御信号が一にまとめ
られて一の出力端子から外部に出力されることを特徴と
する。
【００３４】さらに、本発明においては、好ましくは、
アドレスを調査し、前記出力端子の出力値に基づき、前
記回路手段が活性化されたアドレスを所定のアドレス領
域に記録して、不良メモリセルへのアクセスの制御を行
なうことを特徴とする。
アドレスを調査し、前記出力端子の出力値に基づき、前
記回路手段が活性化されたアドレスを所定のアドレス領
域に記録して、不良メモリセルへのアクセスの制御を行
なうことを特徴とする。
【００３５】さらにまた、本発明においては、好ましく
は、前記デコーダから出力される前記制御信号に基づき
メモリセルアレイの入出力を制御するようにしたことを
特徴とする。
は、前記デコーダから出力される前記制御信号に基づき
メモリセルアレイの入出力を制御するようにしたことを
特徴とする。
【００３６】そして、本発明は、好ましくは、テストモ
ードを制御するテストモード信号を入力し、前記メイン
ワード線の不良検出テスト時に、前記メインワード線の
デコーダ回路までの信号経路は活性化され、その他の回
路ブロックのうち定常電流を流す回路ブロックが非活性
化されるように構成される。
ードを制御するテストモード信号を入力し、前記メイン
ワード線の不良検出テスト時に、前記メインワード線の
デコーダ回路までの信号経路は活性化され、その他の回
路ブロックのうち定常電流を流す回路ブロックが非活性
化されるように構成される。
【００３７】また、本発明においては、メインワード線
の不良検出テスト時に、前記テストモード信号に基づき
前記メインワード線の電圧を変化させるようにしてもよ
い。
の不良検出テスト時に、前記テストモード信号に基づき
前記メインワード線の電圧を変化させるようにしてもよ
い。
【００３８】さらに、本発明においては、好ましくは、
テスト結果に基づき、前記回路手段の活性化が決定され
ることを特徴とする。
テスト結果に基づき、前記回路手段の活性化が決定され
ることを特徴とする。
【００３９】
【作用】本発明によれば、相補型メインワード線対間が
ショートした場合にも、待機時にメインワード線対が同
電位とされ、待機時の消費電流の増大が抑えられてお
り、益々微細化する大容量ＤＲＡＭにとって実用的価値
は極めて高いものである。
ショートした場合にも、待機時にメインワード線対が同
電位とされ、待機時の消費電流の増大が抑えられてお
り、益々微細化する大容量ＤＲＡＭにとって実用的価値
は極めて高いものである。
【００４０】そして、本発明によれば、好ましくは、メ
インワードをデコードするメインワードデコーダ内にヒ
ューズを設け、メインワード線対のショートの有無に応
じて該ヒューズの切断／非切断を行なうものであり、例
えばメインワード線はワード線８本のピッチとされ、デ
コーダにヒューズを挿入する場所的余裕は十分に確保さ
れている。
インワードをデコードするメインワードデコーダ内にヒ
ューズを設け、メインワード線対のショートの有無に応
じて該ヒューズの切断／非切断を行なうものであり、例
えばメインワード線はワード線８本のピッチとされ、デ
コーダにヒューズを挿入する場所的余裕は十分に確保さ
れている。
【００４１】また、本発明によれば、ブロック選択信号
がアクティブとされると、待機時に同電位とされていた
メインワード線対は異電位に変えられる構成とされたこ
とにより、ブロック選択時において、サブワード線はそ
のハイインピーダンス状態が解除され、ブロック選択時
にハイインピーダンス状態に保持された場合のビット線
のデータへの影響が回避されている。
がアクティブとされると、待機時に同電位とされていた
メインワード線対は異電位に変えられる構成とされたこ
とにより、ブロック選択時において、サブワード線はそ
のハイインピーダンス状態が解除され、ブロック選択時
にハイインピーダンス状態に保持された場合のビット線
のデータへの影響が回避されている。
【００４２】本発明によれば、サブワードデコーダがｎ
チャネルＭＯＳトランジスタで構成され、前記回路手段
を活性化したときに、待機時にはサブワード線がハイイ
ンピーダンス状態とされるため、ビット線とサブワード
線のショートによる電流が流れなくる。
チャネルＭＯＳトランジスタで構成され、前記回路手段
を活性化したときに、待機時にはサブワード線がハイイ
ンピーダンス状態とされるため、ビット線とサブワード
線のショートによる電流が流れなくる。
【００４３】さらに、本発明によれば、ヒューズを備え
たメインワードデコーダを、メモリセルアレイ内の不良
セルのアクセス回避のための制御として用いるものであ
る。本発明によれば、ワード線方向に冗長セルを設ける
ことが不要とされ、冗長セルを備えた従来のメモリで
は、予め準備していた冗長セルの数を不良セルの数が上
回った場合、不良セルの位置情報を記録する場所が不足
して、チップ全体を不良とせざるを得なかったのに対
し、本発明によれば、冗長セルを設ける構成と異なるた
め、このようなことはない。
たメインワードデコーダを、メモリセルアレイ内の不良
セルのアクセス回避のための制御として用いるものであ
る。本発明によれば、ワード線方向に冗長セルを設ける
ことが不要とされ、冗長セルを備えた従来のメモリで
は、予め準備していた冗長セルの数を不良セルの数が上
回った場合、不良セルの位置情報を記録する場所が不足
して、チップ全体を不良とせざるを得なかったのに対
し、本発明によれば、冗長セルを設ける構成と異なるた
め、このようなことはない。
【００４４】そして、本発明によれば、後に説明される
ロールコール・テストにおいて、デコーダにおけるヒュ
ーズの切断／非切断状態を通知する制御信号（ロールコ
ール信号）が出力されるため、テスト時にアドレスを可
変させ、該制御信号の論理が変化した時点のデコーダの
ヒューズが切断状態にあることがメモリテスタ等で容易
に検出される。そして、このテスト結果を所定のアドレ
ス領域等に予め書き込んでおくことにより、不良メモリ
セルへのアクセスが回避される。
ロールコール・テストにおいて、デコーダにおけるヒュ
ーズの切断／非切断状態を通知する制御信号（ロールコ
ール信号）が出力されるため、テスト時にアドレスを可
変させ、該制御信号の論理が変化した時点のデコーダの
ヒューズが切断状態にあることがメモリテスタ等で容易
に検出される。そして、このテスト結果を所定のアドレ
ス領域等に予め書き込んでおくことにより、不良メモリ
セルへのアクセスが回避される。
【００４５】また、本発明によれば、制御信号（ロール
コール信号）に基づきセルアレイの入出力を制御するよ
うに構成したことにより、不良メモリセルへのアクセス
時にはデータバッファ等の出力がハイインピーダンス状
態とされる。
コール信号）に基づきセルアレイの入出力を制御するよ
うに構成したことにより、不良メモリセルへのアクセス
時にはデータバッファ等の出力がハイインピーダンス状
態とされる。
【００４６】さらに、本発明によれば、ショート電流箇
所のテスト時に、メインワード線のデコーダ回路までの
信号経路までが活性化されるように構成されたため、メ
モリテスタ等による電流検出がより高精度に行なわれる
ことになる。また、テスト時に、メインワード線の電圧
を変化させるようにしても電流検出を容易化する。この
場合、アドレス選択されたメインワード線対間にショー
トが存在すれば、ショートによる電流により、他のアド
レスを選択した場合と比較して半導体記憶装置の消費電
流が相違するため、電源電流等の測定によりショートが
検出される。
所のテスト時に、メインワード線のデコーダ回路までの
信号経路までが活性化されるように構成されたため、メ
モリテスタ等による電流検出がより高精度に行なわれる
ことになる。また、テスト時に、メインワード線の電圧
を変化させるようにしても電流検出を容易化する。この
場合、アドレス選択されたメインワード線対間にショー
トが存在すれば、ショートによる電流により、他のアド
レスを選択した場合と比較して半導体記憶装置の消費電
流が相違するため、電源電流等の測定によりショートが
検出される。
【００４７】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００４８】
【実施例１】図１に、本発明の第１の実施例の構成を示
す。
す。
【００４９】図１を参照して、メインワードデコーダ１
内には、ｎチャネルＭＯＳトランジスタ（「ｎＭＯＳト
ランジスタ」という）Ｍ３とインバータｉｎｖ４の入力
端との接続点と、電源端子Ｖｃｃと、の間にヒューズ４
が設けられ、インバータｉｎｖ４の出力はｎＭＯＳトラ
ンジスタＭ３のゲート電極に入力されると共に、分岐し
てＡＮＤ回路に一の入力端に接続され、さらに、ｎＭＯ
ＳトランジスタＭ１のゲート電極に入力されている。ｎ
ＭＯＳトランジスタＭ１、Ｍ２は、プリチャージされた
ロールコール信号ＲＣＸの電位を制御するものである。
またＡＮＤ回路の他の入力端にはブロック選択信号ＢＳ
Ｌの反転するインバータｉｎｖ１の出力が接続されてい
る。
内には、ｎチャネルＭＯＳトランジスタ（「ｎＭＯＳト
ランジスタ」という）Ｍ３とインバータｉｎｖ４の入力
端との接続点と、電源端子Ｖｃｃと、の間にヒューズ４
が設けられ、インバータｉｎｖ４の出力はｎＭＯＳトラ
ンジスタＭ３のゲート電極に入力されると共に、分岐し
てＡＮＤ回路に一の入力端に接続され、さらに、ｎＭＯ
ＳトランジスタＭ１のゲート電極に入力されている。ｎ
ＭＯＳトランジスタＭ１、Ｍ２は、プリチャージされた
ロールコール信号ＲＣＸの電位を制御するものである。
またＡＮＤ回路の他の入力端にはブロック選択信号ＢＳ
Ｌの反転するインバータｉｎｖ１の出力が接続されてい
る。
【００５０】アドレス信号ＡＤＲはＮＡＮＤ回路に入力
され、ＮＡＮＤ回路の出力はブロック選択信号ＢＳＬの
反転信号と共に第１のＮＯＲ回路に入力され、第１のＮ
ＯＲ回路の出力は、ＡＮＤ回路の出力と共に第２のＮＯ
Ｒ回路に入力され、また、ロールコール信号ＲＣＸを制
御するｎＭＯＳトランジスタＭ２のゲート電極に入力さ
れている。
され、ＮＡＮＤ回路の出力はブロック選択信号ＢＳＬの
反転信号と共に第１のＮＯＲ回路に入力され、第１のＮ
ＯＲ回路の出力は、ＡＮＤ回路の出力と共に第２のＮＯ
Ｒ回路に入力され、また、ロールコール信号ＲＣＸを制
御するｎＭＯＳトランジスタＭ２のゲート電極に入力さ
れている。
【００５１】第１のＮＯＲ回路の出力は、図１０を参照
して説明した従来例と同様に、インバータｉｎｖ２、及
び昇圧された電源電圧ＶＢＯＯＴで駆動されるインバー
タ（ドライバ）ｉｎｖ３を介してメインワード線ＭＷＬ
Ｔに接続され、第２のＮＯＲ回路の出力はメインワード
線ＭＷＬＮに接続されている。なお、サブワードデコー
ダ２は、図１０の従来例と同一であるため説明を省略す
る。
して説明した従来例と同様に、インバータｉｎｖ２、及
び昇圧された電源電圧ＶＢＯＯＴで駆動されるインバー
タ（ドライバ）ｉｎｖ３を介してメインワード線ＭＷＬ
Ｔに接続され、第２のＮＯＲ回路の出力はメインワード
線ＭＷＬＮに接続されている。なお、サブワードデコー
ダ２は、図１０の従来例と同一であるため説明を省略す
る。
【００５２】図１において、相補型のメインワード線対
ＭＷＬＴ、ＭＷＬＮがショートしている場合、メインワ
ードデコーダ１内に設けられたヒューズ４を切断する。
すると、待機状態あるいは非選択状態の場合に、メイン
ワード線対ＭＷＬＴ、ＭＷＬＮの双方が共に接地電位
（ＧＮＤ）となり、ショートによる電流は流れない。
ＭＷＬＴ、ＭＷＬＮがショートしている場合、メインワ
ードデコーダ１内に設けられたヒューズ４を切断する。
すると、待機状態あるいは非選択状態の場合に、メイン
ワード線対ＭＷＬＴ、ＭＷＬＮの双方が共に接地電位
（ＧＮＤ）となり、ショートによる電流は流れない。
【００５３】より詳細には、ヒューズ４が非切断状態の
時には、インバータｉｎｖ４の入力は電源電圧Ｖｃｃに
プルアップされて出力はローレベルとされるが、ヒュー
ズ４が切断されると、インバータｉｎｖ４の出力はハイ
レベルとなり、アドレス信号ＡＤＲ及びブロック選択信
号ＢＳＬがインアクティブの時に、ＮＡＮＤ回路とイン
バータｉｎｖ１の出力は、共にハイレベルとされ、第１
のＮＯＲ回路の出力はローレベル、ＡＮＤ回路の出力は
ハイレベルとなり、メインワード線ＭＷＬＴ、ＭＷＬＮ
は共にローレベルとなる。第１のＮＯＲ回路のローレベ
ル出力は、ｎＭＯＳトランジスタＭ２のゲート電極に入
力され、ｎＭＯＳトランジスタＭ２はオフ状態とされ
る。
時には、インバータｉｎｖ４の入力は電源電圧Ｖｃｃに
プルアップされて出力はローレベルとされるが、ヒュー
ズ４が切断されると、インバータｉｎｖ４の出力はハイ
レベルとなり、アドレス信号ＡＤＲ及びブロック選択信
号ＢＳＬがインアクティブの時に、ＮＡＮＤ回路とイン
バータｉｎｖ１の出力は、共にハイレベルとされ、第１
のＮＯＲ回路の出力はローレベル、ＡＮＤ回路の出力は
ハイレベルとなり、メインワード線ＭＷＬＴ、ＭＷＬＮ
は共にローレベルとなる。第１のＮＯＲ回路のローレベ
ル出力は、ｎＭＯＳトランジスタＭ２のゲート電極に入
力され、ｎＭＯＳトランジスタＭ２はオフ状態とされ
る。
【００５４】この時、サブワードデコーダ２のｎチャネ
ルＭＯＳトランジスタＭ４、Ｍ５は共にオフ状態とさ
れ、サブワード線ＳＷＬがハイインピーダンス状態とな
るため、ビット線ＢＬ、ＢＬ￣とサブワード線ＳＷＬの
ショートによる電流が流れなくる。
ルＭＯＳトランジスタＭ４、Ｍ５は共にオフ状態とさ
れ、サブワード線ＳＷＬがハイインピーダンス状態とな
るため、ビット線ＢＬ、ＢＬ￣とサブワード線ＳＷＬの
ショートによる電流が流れなくる。
【００５５】一方、ブロックは選択された（すなわちブ
ロック選択信号ＢＳＬがアクティブ）が、アドレスが選
択されない場合には、図２に示すように、メインワード
線ＭＷＬＮがハイレベルとなる。
ロック選択信号ＢＳＬがアクティブ）が、アドレスが選
択されない場合には、図２に示すように、メインワード
線ＭＷＬＮがハイレベルとなる。
【００５６】より詳細には、ブロック選択信号ＢＳＬが
ハイレベルとなると、インバータｉｎｖ１の出力がロー
レベルとされ、ＡＮＤ回路の出力がローレベルとなり、
第１のＮＯＲ回路の出力がローレベルであるため、これ
らを入力とする第２のＮＯＲ回路の出力がハイレベル
（＝Ｖｃｃ）になる。
ハイレベルとなると、インバータｉｎｖ１の出力がロー
レベルとされ、ＡＮＤ回路の出力がローレベルとなり、
第１のＮＯＲ回路の出力がローレベルであるため、これ
らを入力とする第２のＮＯＲ回路の出力がハイレベル
（＝Ｖｃｃ）になる。
【００５７】これは、選択ブロック内において、サブワ
ード線ＳＷＬがハイインピーダンス状態のままである
と、ビット線とサブワード線間の寄生容量がノイズを発
生し、ビット線のデータに悪影響を及ぼすからである。
ード線ＳＷＬがハイインピーダンス状態のままである
と、ビット線とサブワード線間の寄生容量がノイズを発
生し、ビット線のデータに悪影響を及ぼすからである。
【００５８】すなわち、本実施例においては、ブロック
選択時において、メインワード線ＭＷＬＮをハイレベル
として、サブワードデコーダ２のｎＭＯＳトランジスタ
Ｍ５をオン状態としてサブワード線ＳＷＬを接地（ＧＮ
Ｄ）と導通させ、待機状態時のハイインピーダンス状態
から解除して、ビット線のデータへの影響を回避してい
る。
選択時において、メインワード線ＭＷＬＮをハイレベル
として、サブワードデコーダ２のｎＭＯＳトランジスタ
Ｍ５をオン状態としてサブワード線ＳＷＬを接地（ＧＮ
Ｄ）と導通させ、待機状態時のハイインピーダンス状態
から解除して、ビット線のデータへの影響を回避してい
る。
【００５９】次に、図３のタイミング図を参照して、ブ
ロック、アドレス共に選択された場合について説明す
る。
ロック、アドレス共に選択された場合について説明す
る。
【００６０】メインワード線対ＭＷＬＴ、ＭＷＬＮ、サ
ブワード線ＳＷＬ共に通常通りに動作する。
ブワード線ＳＷＬ共に通常通りに動作する。
【００６１】一方、予めハイレベルにプリチャージされ
たロールコール信号ＲＣＸがローレベルとなり、現在選
択しているメインワード線対ＭＷＬＴ、ＭＷＬＮがショ
ートしていることが、メインワードデコーダ１の外部に
通知される。
たロールコール信号ＲＣＸがローレベルとなり、現在選
択しているメインワード線対ＭＷＬＴ、ＭＷＬＮがショ
ートしていることが、メインワードデコーダ１の外部に
通知される。
【００６２】より詳細には、図１を参照して、ブロッ
ク、アドレス共に選択された場合には、アドレス信号Ａ
ＤＲを入力とするＮＡＮＤ回路、ブロック選択信号ＢＳ
Ｌを入力とするインバータｉｎｖ１の出力は共にローレ
ベルとされ、第１のＮＯＲ回路ＮＯ出力がハイレベルと
なり、ロールコール信号ＲＣＸを制御するｎＭＯＳトラ
ンジスタＭ２がオン状態となり、またこれと直列に接続
されたｎＭＯＳトランジスタＭ１は、ヒューズ４が切断
状態にある時にはゲート電位がハイレベルとされること
からオン状態とされており、ロールコール信号ＲＣＸは
接地（ＧＮＤ）と導通して、接地電位となる。また、メ
インワード信号ＭＷＬＴはインバータ（ドライバ）ｉｎ
ｖ３により駆動されて昇圧されたハイレベル（ＶＢＯＯ
Ｔ）とされると共に、第２のＮＯＲ回路の出力がローレ
ベルであるため、メインワードＭＷＬＮはローレベルと
される。
ク、アドレス共に選択された場合には、アドレス信号Ａ
ＤＲを入力とするＮＡＮＤ回路、ブロック選択信号ＢＳ
Ｌを入力とするインバータｉｎｖ１の出力は共にローレ
ベルとされ、第１のＮＯＲ回路ＮＯ出力がハイレベルと
なり、ロールコール信号ＲＣＸを制御するｎＭＯＳトラ
ンジスタＭ２がオン状態となり、またこれと直列に接続
されたｎＭＯＳトランジスタＭ１は、ヒューズ４が切断
状態にある時にはゲート電位がハイレベルとされること
からオン状態とされており、ロールコール信号ＲＣＸは
接地（ＧＮＤ）と導通して、接地電位となる。また、メ
インワード信号ＭＷＬＴはインバータ（ドライバ）ｉｎ
ｖ３により駆動されて昇圧されたハイレベル（ＶＢＯＯ
Ｔ）とされると共に、第２のＮＯＲ回路の出力がローレ
ベルであるため、メインワードＭＷＬＮはローレベルと
される。
【００６３】なお、一般に、半導体記憶装置における冗
長回路の使用／未使用状態のテストをロールコール・テ
ストというが、本実施例において、複数のメインワード
デコーダのうちどのメインワードデコーダのヒューズが
切断されているかを調べるテストは、アドレスを順番に
チェックしていくため、ロールコール・テストといい、
メインワードデコーダのヒューズの切断の有無を通知す
る信号をロールコール信号ＲＣＸ（Ｒｏｌｌ Ｃａｌｌ
Ｘａｄｄｒｅｓｓ；なお、Ｘはローアドレスの意味）
と呼んでいる。
長回路の使用／未使用状態のテストをロールコール・テ
ストというが、本実施例において、複数のメインワード
デコーダのうちどのメインワードデコーダのヒューズが
切断されているかを調べるテストは、アドレスを順番に
チェックしていくため、ロールコール・テストといい、
メインワードデコーダのヒューズの切断の有無を通知す
る信号をロールコール信号ＲＣＸ（Ｒｏｌｌ Ｃａｌｌ
Ｘａｄｄｒｅｓｓ；なお、Ｘはローアドレスの意味）
と呼んでいる。
【００６４】そして複数のメインワードデコーダのうち
は、一時には常に一つのメインワードデコーダしか動作
しないため、ロールコール信号ＲＣＸは全メインワード
デコーダに対して１本で足りる。すなわち、それぞれの
複数のメインワードデコーダから出力されるロールコー
ル信号ＲＣＸをワイヤードＯＲ形態に接続した信号線が
半導体記憶装置の一の出力端子（ピン）に接続される。
は、一時には常に一つのメインワードデコーダしか動作
しないため、ロールコール信号ＲＣＸは全メインワード
デコーダに対して１本で足りる。すなわち、それぞれの
複数のメインワードデコーダから出力されるロールコー
ル信号ＲＣＸをワイヤードＯＲ形態に接続した信号線が
半導体記憶装置の一の出力端子（ピン）に接続される。
【００６５】また、ワイヤードＯＲ形態に接続されたロ
ールコール信号ＲＣＸは不図示のプリチャージ回路によ
りプリチャージされ、ヒューズが切断されたメインワー
ドデコーダが動作した時点で、ロールコール信号ＲＣＸ
がローレベルに変化するため、外部からこの出力端子の
レベルを検出することにより、ヒューズが切断されたメ
インワードデコーダを検出することができる。
ールコール信号ＲＣＸは不図示のプリチャージ回路によ
りプリチャージされ、ヒューズが切断されたメインワー
ドデコーダが動作した時点で、ロールコール信号ＲＣＸ
がローレベルに変化するため、外部からこの出力端子の
レベルを検出することにより、ヒューズが切断されたメ
インワードデコーダを検出することができる。
【００６６】
【実施例２】本発明をさらに有効にするものとして、本
発明の別の実施例を以下に説明する。
発明の別の実施例を以下に説明する。
【００６７】本実施例においては、メインワード線対Ｍ
ＷＬＴ、ＭＷＬＮ同士、もしくは、サブワード線ＳＷＬ
とビット線ＢＬ、ＢＬ￣がショートしていなくても、通
常のメモリ機能において、不良のセルがあれば、その不
良セルに接続されるメインワード線のデコーダ回路のヒ
ューズを切断する。なお、不良セルは、所定データ書き
込み後の読み出し等の機能試験にて検出される。また、
ヒューズは、通常、レーザビームの照射等により切断す
るか、あるいは過大な電流を流して切断する。
ＷＬＴ、ＭＷＬＮ同士、もしくは、サブワード線ＳＷＬ
とビット線ＢＬ、ＢＬ￣がショートしていなくても、通
常のメモリ機能において、不良のセルがあれば、その不
良セルに接続されるメインワード線のデコーダ回路のヒ
ューズを切断する。なお、不良セルは、所定データ書き
込み後の読み出し等の機能試験にて検出される。また、
ヒューズは、通常、レーザビームの照射等により切断す
るか、あるいは過大な電流を流して切断する。
【００６８】本実施例においては、ヒューズが切断され
たメインワード線に属する複数のセルは、全て不良メモ
リセル群として扱われる。
たメインワード線に属する複数のセルは、全て不良メモ
リセル群として扱われる。
【００６９】そして、これら不良メモリセル群にアクセ
スが及ばないように、まず、外部からメインワードデコ
ーダ内のヒューズの切断／非切断状態を検出するため
に、前述したロールコール・テストを行なう。
スが及ばないように、まず、外部からメインワードデコ
ーダ内のヒューズの切断／非切断状態を検出するため
に、前述したロールコール・テストを行なう。
【００７０】また、図４に示すように、本実施例に係る
半導体記憶装置においては、ロールコール信号ＲＣＸ
（好ましくはワイヤードＯＲ接続される）がメインワー
ドデコーダ４０からデータ入出力バッファ４４に制御信
号として入力されており、セルアレイ４１中の不良メモ
リセル群に対して読み出し動作を行なおうとすると、ロ
ールコール信号ＲＣＸがローレベルとなり、データ出力
がハイインピーダンス状態とされるように構成されてい
る。
半導体記憶装置においては、ロールコール信号ＲＣＸ
（好ましくはワイヤードＯＲ接続される）がメインワー
ドデコーダ４０からデータ入出力バッファ４４に制御信
号として入力されており、セルアレイ４１中の不良メモ
リセル群に対して読み出し動作を行なおうとすると、ロ
ールコール信号ＲＣＸがローレベルとなり、データ出力
がハイインピーダンス状態とされるように構成されてい
る。
【００７１】ロールコール・テストの結果を、例えば図
５に示すように、メモリの最下位のアドレス領域等に、
不良セル群のアドレス記憶領域を設けて書き込んでお
く。そして、メモリをアクセスする際には必ず、不良セ
ル群のアドレス記憶領域に書き込まれたテスト結果を参
照するようにすれば、不良メモリセル群をアクセスする
ことはない。
５に示すように、メモリの最下位のアドレス領域等に、
不良セル群のアドレス記憶領域を設けて書き込んでお
く。そして、メモリをアクセスする際には必ず、不良セ
ル群のアドレス記憶領域に書き込まれたテスト結果を参
照するようにすれば、不良メモリセル群をアクセスする
ことはない。
【００７２】メインワードデコーダにおけるヒューズの
切断／非切断を調べるテスト（ロールコール・テスト）
は、１ギガビットＤＲＡＭにおいて、書き込み／読み出
しサイクルが２００ｎｓｅｃ（ナノ秒＝１０-9秒）とし
て、メインワード線とサブワード線の比を８：１（メイ
ンワード線１本についてサブワード線８本の構成、図９
も参照のこと）とすると、約０．８ｍｓｅｃ（ミリ秒）
で終了する。
切断／非切断を調べるテスト（ロールコール・テスト）
は、１ギガビットＤＲＡＭにおいて、書き込み／読み出
しサイクルが２００ｎｓｅｃ（ナノ秒＝１０-9秒）とし
て、メインワード線とサブワード線の比を８：１（メイ
ンワード線１本についてサブワード線８本の構成、図９
も参照のこと）とすると、約０．８ｍｓｅｃ（ミリ秒）
で終了する。
【００７３】より詳細には、メモリセルはサブワード線
ＳＷＬとビット線ＢＬの交点に存在し（図１参照）、サ
ブワード線が３２Ｋ本（但し、１Ｋ＝１０２４）、ビッ
ト線が３２Ｋ本から成るものとし（すなわち、32×103
×32×103＝1024×106＝１Ｇｂｉｔ）、メインワード線
１本につきメインワードデコーダが１個設けられ、メイ
ンワード線１本についてサブワード線８本の構成の場
合、ロールコール・テスト回数は、３２Ｋ本／８＝４０
９６回となり、ロールコール・テストのテスト時間は、
約４０９６×２００ｎｓｅｃ＝０．８ｍｓｅｃとなる。
ＳＷＬとビット線ＢＬの交点に存在し（図１参照）、サ
ブワード線が３２Ｋ本（但し、１Ｋ＝１０２４）、ビッ
ト線が３２Ｋ本から成るものとし（すなわち、32×103
×32×103＝1024×106＝１Ｇｂｉｔ）、メインワード線
１本につきメインワードデコーダが１個設けられ、メイ
ンワード線１本についてサブワード線８本の構成の場
合、ロールコール・テスト回数は、３２Ｋ本／８＝４０
９６回となり、ロールコール・テストのテスト時間は、
約４０９６×２００ｎｓｅｃ＝０．８ｍｓｅｃとなる。
【００７４】このため、本実施例に係る半導体記憶装置
を使用する際に、電源の立上げの度にヒューズの切断状
態を検出するロールコール・テストを行なっても、テス
ト時間は無視できる。
を使用する際に、電源の立上げの度にヒューズの切断状
態を検出するロールコール・テストを行なっても、テス
ト時間は無視できる。
【００７５】以上のように、本実施例によれば、不良セ
ルに接続されるメインワードデコーダのヒューズを切断
し、メモリのロールコール・テストのテスト結果に基づ
き、不良メモリセル群を回避するようにアクセスの制御
を行なうことができる。
ルに接続されるメインワードデコーダのヒューズを切断
し、メモリのロールコール・テストのテスト結果に基づ
き、不良メモリセル群を回避するようにアクセスの制御
を行なうことができる。
【００７６】そして、本実施例によれば、ワード線方向
の冗長セル（不良セルと置換される冗長セル）を設ける
ことが不要とされる。
の冗長セル（不良セルと置換される冗長セル）を設ける
ことが不要とされる。
【００７７】冗長セルを備えた従来の半導体記憶装置で
は、予め設けられた冗長セルの数を不良セルの数が上回
った場合には、不良セルの位置情報を記録する場所が不
足して、チップ全体を不良とせざるを得なかったのに対
し、本実施例では、冗長セルを設ける構成と異なるた
め、このような不都合は生じない。
は、予め設けられた冗長セルの数を不良セルの数が上回
った場合には、不良セルの位置情報を記録する場所が不
足して、チップ全体を不良とせざるを得なかったのに対
し、本実施例では、冗長セルを設ける構成と異なるた
め、このような不都合は生じない。
【００７８】
【実施例３】最後に、本発明の第３の実施例として、メ
インワードデコーダ内のヒューズを切断するためのメイ
ンワード線どうしの不良の検出方法について説明する。
インワードデコーダ内のヒューズを切断するためのメイ
ンワード線どうしの不良の検出方法について説明する。
【００７９】前述したように、メインワード線ＭＷＬＴ
は、昇圧されたハイレベル（ＶＢＯＯＴ）となるのに対
して、ＭＷＬＮは通常のハイレベル（Ｖcc）とされる。
は、昇圧されたハイレベル（ＶＢＯＯＴ）となるのに対
して、ＭＷＬＮは通常のハイレベル（Ｖcc）とされる。
【００８０】より詳細には、アドレス選択時にはメイン
ワード線ＭＷＬＴは昇圧されたハイレベル電位ＶＢＯＯ
Ｔ、ＭＷＬＮは接地電位とされ（図３参照）、非選択時
にはＭＷＬＴは接地電位、ＭＷＬＮは電源電位Ｖｃｃと
され（例えば図２参照）、選択時と非選択時では、メイ
ンワード線のハイレベル時の電位（従ってメインワード
線対間の電位）が異なるため、メインワード線対ＭＷＬ
Ｔ、ＭＷＬＮの短絡箇所を流れるショート電流の電流値
が異なることになる。そして、ＶＢＯＯＴ（昇圧された
電圧）＞Ｖｃｃ（電源電圧）であるため、ショートした
メインワード線対を選択すると、非選択時と比べてメイ
ンワード線対間の電位が増大し、、ショートによる電流
が増大するため、メインワード線の不良の検出が可能と
なる。
ワード線ＭＷＬＴは昇圧されたハイレベル電位ＶＢＯＯ
Ｔ、ＭＷＬＮは接地電位とされ（図３参照）、非選択時
にはＭＷＬＴは接地電位、ＭＷＬＮは電源電位Ｖｃｃと
され（例えば図２参照）、選択時と非選択時では、メイ
ンワード線のハイレベル時の電位（従ってメインワード
線対間の電位）が異なるため、メインワード線対ＭＷＬ
Ｔ、ＭＷＬＮの短絡箇所を流れるショート電流の電流値
が異なることになる。そして、ＶＢＯＯＴ（昇圧された
電圧）＞Ｖｃｃ（電源電圧）であるため、ショートした
メインワード線対を選択すると、非選択時と比べてメイ
ンワード線対間の電位が増大し、、ショートによる電流
が増大するため、メインワード線の不良の検出が可能と
なる。
【００８１】このように、メインワード線の不良の検出
は、アドレス選択時と非選択時における、ショートによ
る消費電流の相違により検出することができる。実際に
は、メモリテスタでアドレスを変化させチップの消費電
流（電源電流）を測定するなどして行なわれる。
は、アドレス選択時と非選択時における、ショートによ
る消費電流の相違により検出することができる。実際に
は、メモリテスタでアドレスを変化させチップの消費電
流（電源電流）を測定するなどして行なわれる。
【００８２】ところで、ＤＲＡＭの通常動作モードでこ
れを行なうと、他の回路も動作しているため、メインワ
ード線の不良の検出能力が低くなる。
れを行なうと、他の回路も動作しているため、メインワ
ード線の不良の検出能力が低くなる。
【００８３】そこで、本実施例に係る半導体記憶装置
は、図６に示すような構成とされる。
は、図６に示すような構成とされる。
【００８４】図６を参照して、本実施例に係る半導体記
憶装置は、メインワードデコーダ６０、アドレスバッフ
ァ６３、セルアレイ６１、データ入出力バッファ６４、
データ入出力バッファ６４、さらに電源電圧切替え回路
７０から構成されている。
憶装置は、メインワードデコーダ６０、アドレスバッフ
ァ６３、セルアレイ６１、データ入出力バッファ６４、
データ入出力バッファ６４、さらに電源電圧切替え回路
７０から構成されている。
【００８５】すなわち、テストモード信号ＴＥは、入出
力端子６８、制御信号端子７２に接続されたデータ入出
力バッファ６４、７１の制御信号として入力されてい
る。
力端子６８、制御信号端子７２に接続されたデータ入出
力バッファ６４、７１の制御信号として入力されてい
る。
【００８６】図６を参照して、不良メインワード線検出
のためのテスト時には、テストモード信号ＴＥがアクテ
ィブとされ、アドレス系の回路以外の動作を止めるよう
に作用する。すなわち、テストモード時においては、メ
インワード線６２までは動作するものとし、他の電流を
流す回路の動作を停止する。
のためのテスト時には、テストモード信号ＴＥがアクテ
ィブとされ、アドレス系の回路以外の動作を止めるよう
に作用する。すなわち、テストモード時においては、メ
インワード線６２までは動作するものとし、他の電流を
流す回路の動作を停止する。
【００８７】図７を参照して、本実施例に係る半導体記
憶装置は、メインワード線ＭＷＬＴを駆動するドライバ
ｉｎｖ３の電源ＶＭＷを別に設け、テストモード信号Ｔ
Ｅがアクティブとされた時点で、電源電圧切替え回路７
０（図６参照）の出力ＶＭＷが昇圧された電源電圧ＶＢ
ＯＯＴから接地電位ＧＮＤとして、消費電流の差を大き
くし、検出能力を上げている。
憶装置は、メインワード線ＭＷＬＴを駆動するドライバ
ｉｎｖ３の電源ＶＭＷを別に設け、テストモード信号Ｔ
Ｅがアクティブとされた時点で、電源電圧切替え回路７
０（図６参照）の出力ＶＭＷが昇圧された電源電圧ＶＢ
ＯＯＴから接地電位ＧＮＤとして、消費電流の差を大き
くし、検出能力を上げている。
【００８８】以上本発明を上記各実施例に即して説明し
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含む。
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含む。
【００８９】
【発明の効果】以上説明したように、本発明によれば、
相補型メインワード線を用いた２重ワード線構成のＤＲ
ＡＭにおける、メインワード線間、及び、サブワード線
とビット線間のショートによる待機時電流の増加をなく
すことができるものであり、電流不良を救済することに
より、益々微細化する大容量ＤＲＡＭにとってその実用
的価値は極めて高いものである。
相補型メインワード線を用いた２重ワード線構成のＤＲ
ＡＭにおける、メインワード線間、及び、サブワード線
とビット線間のショートによる待機時電流の増加をなく
すことができるものであり、電流不良を救済することに
より、益々微細化する大容量ＤＲＡＭにとってその実用
的価値は極めて高いものである。
【００９０】また、本発明によれば、電池で駆動できる
ＤＲＡＭの収率を上げることができ、ＤＲＡＭを用いた
機器のコストを低減することができる。
ＤＲＡＭの収率を上げることができ、ＤＲＡＭを用いた
機器のコストを低減することができる。
【００９１】そして、本発明（請求項２）によれば、好
ましくは、メインワードをデコードするメインワードデ
コーダ内にヒューズを設け、メインワード線対のショー
トの有無に応じて該ヒューズの切断／非切断を行なうも
のであり、例えばメインワード線はワード線８本のピッ
チとされ、デコーダにヒューズを挿入する場所的余裕は
十分に確保されている。本発明（請求項３）において
は、デコーダはヒューズが切断された場合において、待
機時に、メインワード線対を同電位とする回路構成より
なり、回路規模の増大を抑止している。
ましくは、メインワードをデコードするメインワードデ
コーダ内にヒューズを設け、メインワード線対のショー
トの有無に応じて該ヒューズの切断／非切断を行なうも
のであり、例えばメインワード線はワード線８本のピッ
チとされ、デコーダにヒューズを挿入する場所的余裕は
十分に確保されている。本発明（請求項３）において
は、デコーダはヒューズが切断された場合において、待
機時に、メインワード線対を同電位とする回路構成より
なり、回路規模の増大を抑止している。
【００９２】また、本発明（請求項４）によれば、ブロ
ック選択信号がアクティブとされると、待機時に同電位
とされていたメインワード線対は異電位に変えられる構
成とされたことにより、ブロック選択時において、サブ
ワード線は待機時のハイインピーダンス状態が解除さ
れ、ブロック選択時にハイインピーダンス状態に保持さ
れた場合のビット線のデータへの影響が回避されてい
る。
ック選択信号がアクティブとされると、待機時に同電位
とされていたメインワード線対は異電位に変えられる構
成とされたことにより、ブロック選択時において、サブ
ワード線は待機時のハイインピーダンス状態が解除さ
れ、ブロック選択時にハイインピーダンス状態に保持さ
れた場合のビット線のデータへの影響が回避されてい
る。
【００９３】本発明（請求項５）によれば、サブワード
デコーダがｎチャネルＭＯＳトランジスタで構成され、
前記回路手段を活性化したときに、待機時にはサブワー
ド線がハイインピーダンス状態とされるため、ビット線
とサブワード線のショートによる電流をなくすことがで
きるという効果を有する。
デコーダがｎチャネルＭＯＳトランジスタで構成され、
前記回路手段を活性化したときに、待機時にはサブワー
ド線がハイインピーダンス状態とされるため、ビット線
とサブワード線のショートによる電流をなくすことがで
きるという効果を有する。
【００９４】また、本発明（請求項６）によれば、ヒュ
ーズを含む回路手段の活性化の有無（ヒューズの切断／
非切断状態）を容易に外部に知らせることができる。
ーズを含む回路手段の活性化の有無（ヒューズの切断／
非切断状態）を容易に外部に知らせることができる。
【００９５】さらに、本発明（請求項７）によれば、ヒ
ューズを備えたメインワードデコーダを、メモリセルア
レイ内の不良セルのアクセス回避のための制御を行なう
ことにより、電流不良とメモリ機能不良とを同等に扱
い、不良セルへのアクセスが回避されるため、ＤＲＡＭ
のコストを大幅に下げることができるという効果を有す
る。
ューズを備えたメインワードデコーダを、メモリセルア
レイ内の不良セルのアクセス回避のための制御を行なう
ことにより、電流不良とメモリ機能不良とを同等に扱
い、不良セルへのアクセスが回避されるため、ＤＲＡＭ
のコストを大幅に下げることができるという効果を有す
る。
【００９６】そして、本発明（請求項７）によれば、ワ
ード線方向に冗長セルを設けることが不要とされ、冗長
セルを備えた従来のメモリでは、予め準備していた冗長
セルの数を不良セルの数が上回った場合、不良セルの位
置情報を記録する場所が不足して、チップ全体を不良と
せざるを得なかったのに対し、本発明によれば、冗長セ
ルを設ける構成と異なるため、このようなことはない。
ード線方向に冗長セルを設けることが不要とされ、冗長
セルを備えた従来のメモリでは、予め準備していた冗長
セルの数を不良セルの数が上回った場合、不良セルの位
置情報を記録する場所が不足して、チップ全体を不良と
せざるを得なかったのに対し、本発明によれば、冗長セ
ルを設ける構成と異なるため、このようなことはない。
【００９７】また、本発明（請求項８、９）によれば、
後述するロールコール・テストにおいて、デコーダにお
けるヒューズの切断／非切断状態を通知する制御信号
（ロールコール信号）が出力されるため、メモリテスタ
またはシステムの電源立ち上げ時等による、切断状態に
あるヒューズの検出を容易化し、このテスト結果を所定
のアドレス領域等に予め書き込んでおくことにより、不
良メモリセルへのアクセスが容易に回避される。そし
て、ヒューズ切断状態の検出に要するテスト時間は１ギ
ガビットＤＲＡＭでも１ミリ秒以内とされ、極めて短時
間にテストできる。
後述するロールコール・テストにおいて、デコーダにお
けるヒューズの切断／非切断状態を通知する制御信号
（ロールコール信号）が出力されるため、メモリテスタ
またはシステムの電源立ち上げ時等による、切断状態に
あるヒューズの検出を容易化し、このテスト結果を所定
のアドレス領域等に予め書き込んでおくことにより、不
良メモリセルへのアクセスが容易に回避される。そし
て、ヒューズ切断状態の検出に要するテスト時間は１ギ
ガビットＤＲＡＭでも１ミリ秒以内とされ、極めて短時
間にテストできる。
【００９８】また、本発明（請求項１０）によれば、ア
ドレスを調査し、ロールコール信号出力端子の出力値に
基づき、前記ヒューズが切断されたアドレスを、所定の
メモリに記録して、アクセスの制御を行なうことによ
り、不良メモリセルへのアクセスが容易に回避される。
ドレスを調査し、ロールコール信号出力端子の出力値に
基づき、前記ヒューズが切断されたアドレスを、所定の
メモリに記録して、アクセスの制御を行なうことによ
り、不良メモリセルへのアクセスが容易に回避される。
【００９９】本発明（請求項１１）においては、制御信
号（ロールコール信号）に基づきセルアレイの入出力を
制御するように構成した場合に、不良メモリセルへのア
クセス時にはデータバッファ等の出力がハイインピーダ
ンス状態とされ、不良セルへのアクセスが回避される。
号（ロールコール信号）に基づきセルアレイの入出力を
制御するように構成した場合に、不良メモリセルへのア
クセス時にはデータバッファ等の出力がハイインピーダ
ンス状態とされ、不良セルへのアクセスが回避される。
【０１００】さらに、本発明（請求項１２）によれば、
ショート電流箇所のテスト時に、メインワード線のデコ
ーダ回路までの信号経路までが活性化されるように構成
されたため、メモリテスタ等による電流検出がより高精
度に行なわれることになる。また、テスト時に、メイン
ワード線の電圧を変化させるようにしても（請求項１
３）、電流検出を容易化する。
ショート電流箇所のテスト時に、メインワード線のデコ
ーダ回路までの信号経路までが活性化されるように構成
されたため、メモリテスタ等による電流検出がより高精
度に行なわれることになる。また、テスト時に、メイン
ワード線の電圧を変化させるようにしても（請求項１
３）、電流検出を容易化する。
【０１０１】そして、本発明（請求項１４）によれば、
電流不良を有するメインワード線の検出結果に基づきデ
コーダ内のヒューズが切断されるものであり、これによ
りメインワード線の電流不良に基づく待機時電流の増大
を救済し、消費電流を低く抑えた半導体記憶装置が提供
される。
電流不良を有するメインワード線の検出結果に基づきデ
コーダ内のヒューズが切断されるものであり、これによ
りメインワード線の電流不良に基づく待機時電流の増大
を救済し、消費電流を低く抑えた半導体記憶装置が提供
される。
【図１】本発明の第１の実施例におけるデコーダの構成
を示す回路図である。
を示す回路図である。
【図２】本発明の第１の実施例の動作波形を示すタイミ
ング図である。
ング図である。
【図３】本発明の第１の実施例の動作波形を示すタイン
ミング図である。
ミング図である。
【図４】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図５】本発明の第２の実施例のメモリアレイの構成を
示すブロック図である。
示すブロック図である。
【図６】本発明の第３の実施例の構成を示すブロック図
である。
である。
【図７】本発明の第３の実施例におけるデコーダの構成
を示す回路図である。
を示す回路図である。
【図８】従来の半導体記憶装置の回路構成の一例を示す
図である。
図である。
【図９】従来の２重ワード線方式のＤＲＡＭのアレイ構
成を示す図である。
成を示す図である。
【図１０】従来の２重ワード線方式のＤＲＡＭのデコー
ダの回路構成を示す図である。
ダの回路構成を示す図である。
【図１１】従来の２重ワード線方式のＤＲＡＭ（図１０
参照）の動作波形を示すタイミング図である。
参照）の動作波形を示すタイミング図である。
１ メインワードデコーダ ２ サブワードデコーダ ３ センスアンプ ４ ヒューズ ＭＷＬＴ、ＭＷＬＮ メインワード線 ＳＷＬ サブワード線 ＲＣＸ ロールコール信号 ＢＬ、ＢＬ￣ ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 7735−4Ｍ 21/82 Ｈ０１Ｌ 21/82 Ｆ 7735−4Ｍ 27/10 ６８１ Ｆ
Claims (14)
- 【請求項１】メインワード線とサブワード線から成る２
重ワード線構成を有し、前記メインワード線が相補型の
メインワード線対から成る半導体記憶装置において、 待機時に、前記メインワード線対を同電位にする回路手
段を備えたことを特徴とする半導体記憶装置。 - 【請求項２】前記回路手段が、前記メインワード線をデ
コードするデコーダ内に設けられたヒューズから成るこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記デコーダが、前記ヒューズが切断され
た場合において、待機時に、前記メインワード線対を同
電位とする回路を含むことを特徴とする請求項２記載の
半導体記憶装置。 - 【請求項４】前記デコーダが、ブロック選択信号を入力
とし、該ブロック選択信号がアクティブとされると、待
機時に同電位とされていた前記メインワード線対を異電
位に変えることを特徴とする請求項２記載の半導体記憶
装置。 - 【請求項５】前記メインワード線を入力としサブワード
線をデコード出力するサブワードデコーダがｎチャネル
ＭＯＳトランジスタから構成され、前記回路手段が活性
化状態にある場合に、待機時に、前記サブワード線がハ
イインピーダンス状態とされることを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項６】前記回路手段の活性化／非活性化の状態を
外部に通知する制御信号を備えたことを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項７】メインワード線とサブワード線から成る２
重ワード線構成を有し、前記メインワード線が相補型の
メインワード線対から成る半導体記憶装置において、 前記メインワード線をデコードするデコーダが、待機時
に、前記メインワード線対を同電位にする回路手段を含
み、前記回路手段はヒューズを含み、 不良メモリセルに属するメインワード線のデコーダのヒ
ューズを切断し、不良メモリセルへのアクセスを回避す
るように構成されたことを特徴とする半導体記憶装置。 - 【請求項８】前記デコーダが、前記ヒューズの切断／非
切断状態を検出して、選択時に、前記ヒューズが切断状
態にある場合には、論理レベルを変えて、ヒューズが切
断されたデコーダのメインワード線が選択されたことを
通知する制御信号を出力することを特徴とする請求項２
又は７記載の半導体記憶装置。 - 【請求項９】複数のデコーダから出力された前記制御信
号が一にまとめられて一の出力端子から外部に出力され
ることを特徴とする請求項８記載の半導体記憶装置。 - 【請求項１０】アドレスを調査し、前記出力端子の出力
値に基づき、前記回路手段が活性化されたアドレスを所
定のアドレス領域に記録して、不良メモリセルへのアク
セスの制御を行なうことを特徴とする請求項９記載の半
導体記憶装置。 - 【請求項１１】前記デコーダから出力される前記制御信
号に基づきメモリセルアレイの入出力を制御するように
したことを特徴とする請求項８記載の半導体記憶装置。 - 【請求項１２】テストモードを制御するテストモード信
号を入力し、前記メインワード線の不良検出テスト時
に、前記メインワード線のデコーダ回路までの信号経路
は活性化され、その他の回路ブロックのうち定常電流を
流す回路ブロックが非活性化されるように構成されたこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項１３】前記テスト時に、前記テストモード信号
に基づき前記メインワード線の電圧を変化させることを
特徴とする請求項１２記載の半導体記憶装置。 - 【請求項１４】前記テスト結果に基づき、前記回路手段
の活性化が決定されることを特徴とする請求項１２記載
の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6259590A JP2785717B2 (ja) | 1994-09-30 | 1994-09-30 | 半導体記憶装置 |
| US08/536,189 US5596542A (en) | 1994-09-30 | 1995-09-29 | Semiconductor memory device having dual word line configuration |
| KR1019950032617A KR100213850B1 (ko) | 1994-09-30 | 1995-09-29 | 반도체 메모리 장치 |
| CNA021055343A CN1525569A (zh) | 1994-09-30 | 1995-09-30 | 具有双字线结构的半导体存储器件 |
| CN95118686A CN1096080C (zh) | 1994-09-30 | 1995-09-30 | 具有双字线结构的半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6259590A JP2785717B2 (ja) | 1994-09-30 | 1994-09-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102529A true JPH08102529A (ja) | 1996-04-16 |
| JP2785717B2 JP2785717B2 (ja) | 1998-08-13 |
Family
ID=17336226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6259590A Expired - Fee Related JP2785717B2 (ja) | 1994-09-30 | 1994-09-30 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5596542A (ja) |
| JP (1) | JP2785717B2 (ja) |
| KR (1) | KR100213850B1 (ja) |
| CN (2) | CN1096080C (ja) |
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| KR0164358B1 (ko) * | 1995-08-31 | 1999-02-18 | 김광호 | 반도체 메모리 장치의 서브워드라인 디코더 |
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| KR100361863B1 (ko) | 1999-06-29 | 2002-11-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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| KR100899392B1 (ko) * | 2007-08-20 | 2009-05-27 | 주식회사 하이닉스반도체 | 리프레시 특성 테스트 회로 및 이를 이용한 리프레시 특성테스트 방법 |
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| KR20210110012A (ko) | 2020-02-28 | 2021-09-07 | 에스케이하이닉스 주식회사 | 서브 워드라인 드라이버 |
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