JPS59185100A - 集積ダイナミツク書込み−読出しメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は、互いに特しいメモリセルから成るメモリマト
リクスが少なくとも１つの行デコーダおよび１つの列デ
コーダを介して個＋’ｒのメモリセルに関してアドレス
可能であり、７トリクス列によるアドレシングはそ１ｔ
ぞれ１つの列アドレスクロックＣＡＳｉ二より、また−
マトリクス行によるアドレシングはそｉｔぞれ１つの行
アドレスクロックＲＡＳにより開始さｎｌまたメモリマ
トリクスが少なくとも１つの冗長な行および（または）
列′；ぐ有し、この冗長行および（または）列はさし当
りメモリの正規作動から除外さ八ており一１正規ｆ′「
勅に対する特別な措置に基づいて初めて、すなわち代理
として、利用さ八るように構成さねでいる東積ダイナミ
ック書込み一読出しメモリに関す・５゜公知の」二うに
、多くのダイナミック書込み一読出しメモリ、いわゆる
ＤＲＡＭ、において各作動サイクルは、すべての行アド
レスをアドレス線を嘩で読込みかつ中間記憶する行アド
レスクロックＲＡ　Ｓ　（−ｒａｗ　ａｄｄｒｅｓｓ　
−５ｔｒｏｂｅ　）により開始する。その際、設けられ
ているメモリセルの少なくとも１つが付属の行線（−ワ
ード線）上の相応のアドレシングにより個々の列線（−
ピット線）に付属の読出し増幅器に接続さ肌る。読出し
増幅器はそれぞれアドレスされたメモリセル内に書込ま
れているディジタル情報を受入れ、中間記憶して、メモ
リのデータ出力端に与える。それぞれの読出しサイクル
が終了すると、中間記憶さオｔた情報は当該の読出し増
幅器から再び、アドレスされたメモリセルに戻され、そ
の際、行アドレスクロックＲＡＳに基づいて、当該のメ
モリセル内に書込まれた情報の、付属の列アドレスクロ
ックと完全に無関係なリフレッシュが与えられている。 わちビット線アドレス）を７ｕ込みかつ記憶する列アド
レスクロックＣＡ　Ｓ　（−ｃｏｌｕｍｎ　ａｄ：］ｒ
ｅｓｓ　−５ｔｒｏｂｅ　）　：二より開始さ７′Ｌ’
−１，１ｈ　３Ｑ沢クロツクＲ、Ａ　Ｓに応じて列アド
レスクロックＣＡＳｆ＝よりデコーディングが制閣さ汽
ろ。列アドレスタロツクＣＡＳはアドレスされたメモリ
セルど接続さ几ている読出し増幅器の端子を、データを
再び増幅する役割を同時にすう中間レジスタに接ζ売す
る。 さて、メモリの正規イ／「勤のため１−は用いらフｔ、
ない追加的な行および列をマトリクス内に含んでいる集
積半導体メモリも公知である。正規作動のために用いら
１する１つまたはそれ以１り〕メモリセルに障害が生ず
ると、障害のあるセルを含んでいる行または列を１つの
冗醍行またはノ１１４により置換し、適当な措置ｆ：よ
り、最初は［目止さ；ｌｔている冗＆行または列の作動
を可能にｒることができる。冗長行および列を適当な短
絡接続要素（二上り正規作動から阻止しておくのが通常
であろうこの場合、ア、クチイブ化は短絡接続要素の除
去により行なわ几る。このような冗長行および列は、こ
のようなマトリクス２ノモリの製造時の良品率を向上さ
せ得るので、しばしば設けられている（　”　ＦＪｌｅ
ｋｔｒｏｎｉｋ（１９’８０　Ｌ第２２巻、第９３頁、
２７１章参照）。 さ−Ｃ１冗長なメモリセルを設けら几てぢり、メモリセ
ルの障害が検出ンされた際に上記のようにパ補修″され
たダイナミックまたは擬スタティック７／ ＲＡＭに８いて、このようなメモリのメモリの連続生産
の際に、このような補修を施こされたチップを同一のノ
更続生産中の申し分のないチップと区別し得ることが霊
要である。さらに、個々の冗長メモリセルのアドレシン
グのために必要ノよ信号が本来正規作動用として計画さ
ねたメモリセルのアドレシングのために用いら几る信号
と区別さ、！ｔていることが望ましい。すなわち、その
場合には、冗員セルの使用により補修されたメモリモジ
ュールをトポロジー的に正しく試験し、またその他の障
害を一層容易かつ良好に分析する・：とができる。 文献”　Ｅｌｅｃｔｒｏｎｉｃｓ　”　（１９’８２年
３月：２４日）第１２１〜１２４頁には、冗員性メモリ
セルを有しかつアクティブ化された冗員列の認識のため
にいわゆるパロールーコール回路（Ｒ’ｏｌ　ｌ　Ｃａ
ｌ　１−Ｃｉｒｃｕｉｔ　）”を用いているスタｙ−ｒ
ツク類■メモリが記載されている。このロール−コール
回路は、正規作動に用いるべきデータ入力端と比校して
大きい電圧がデータ入力端ビン（１与えられかつ列アド
レスが一丈イクリック（１用いら〕することＣ二よって
アクティブ化さノする。冗長グ１ｊにより１旨換された
マトリクス列がアドレスさ、Ｉするっど、データ出力端
に論理“１′″の信号が現わＪする。 さて、本発明の目的は、冒頭に記載した種類のダイナミ
ック書込み一読出しメモリを、冗長メモリセルにより正
規作動用のセル領域内のメモリセルの置換が行なわＡｔ
ていることも障害力あるワード線および障害のあるビッ
ト線のアドレスもロール−コール−モードに相当するイ
′＋三動（二よりメモリのデータ出力！’ａにおける１
つの論理レベルによって指示さ７を得るように構成する
ことである。 この目的は、本発明によれば、冒頭に記載した種類のダ
イナミック書込み一読出しメモリに８いて、そのつどの
アドレシングに基づいて記憶さ肚−でいるディジタルデ
ータを与えられまた３状、態ドライバとして構成さｉｃ
ているメモリのデータ出力端が、デコーダとして構成さ
れている別の回路部分（ロール−コール−デコーダ）に
より影響さ肚、またこの回路部分が、メモリマＩ・リク
スの本来正規作動のために設けられている領域の行また
は列のうち１つの冗長行または列４二より置換さ２ｔた
行または列がアドレスされ、かつ同時にデコーダとして
構成されている別の回路部分が外部からアクティブ化さ
れている際にこの回路部分がメモリマトリクスから３状
態出力端への正規データ経路を阻止し、かつアドレスさ
れた前記正規作動用領域のかわりに１つの冗長行または
列の使用を指示する論理値による指示信号をメモリの１
つの信号出力端特（ニデータ出力端Ｃ二出現させるよう
（−１構成かつ制御されていることを特１散とする円積
ダ「ナミツク−耳込み一読り己しメモリー二より達（Ｊ
ｋさ、了する。 本発明によれば、そ、Ｉｔ自体は通常の汁カフ″位１戊
されたダイたミックメモリ、二、ｄ）て、適当な仕方で
構成されかつメモリのデータ出力θ１１１：に接続さ２
ｔ゛Ｃいる補助デコーダにより、障害のあるフード線の
アドレスも障害のあるビット線のアドレスもメモリのデ
ータ出力端（ニブｄける１つの論用ルベルによって認識
し得るようにｒることができ・う。 次に図面Ｃ１示された本発明の：り施ｆｉ′ｌｌ　、＝
つぃて説明する。 第１図にブコック回路図で示さ几〔いるＤＲＡＭメモリ
は冗長行および列を設けらａ’ｃおり、ま）で”　１９
８１　　ＩＥＩ：ＥＩＥ；　Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ　５ｏｌｉｄ　−３ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　Ｃ
ｏｎｆｅｒｅｎｃｅ　”　、第８４姶よび８５頁、第３
図ζ二示され−Ｃいるような割駒回路を用いている。し
かし、この回路はｆ！ｉＪ　ｆ；’詭４１ｄ示と比較し
て第１図にさらＣ−祥細に示さノｔている。メモリマト
リクスＳＰの正規作動用の部分はＮで、冗長行の範囲は
ＲＺで、また冗長列の範囲はＲ８で示されている。アド
レス入力端Ａの、Ａ＋　、　　・・・Ａｎから、列アド
レスクロックＣＡＳによっても行アドレスクロックＲＡ
Ｓによっても制御さ、ｌｔまたデマルチプンクサとして
構成されているアドレスバッファＡＢがアドレス入力を
与えら夙、そのン（・　または−ｘ−（ｉ−０，１，２
，・・・　）をイ寸さ、ｌｔ″Ｃいる出力端はマトリク
ス行によるアドレシングに、またそのｙｊ　または乙（
）＝０，１，２や　・・・）を付されている出力端はマ
トリクス列によるアドレシングに、すなわち最初はｌＥ
硯佳作動用セル領域Ｎ（二対してのみ用いられている。 行制御用のそ几ぞ几２つのアドレシング出力端（すなわ
ち各２つの出力端Ｘ　ｓ　＋　　Ｘ　ｔ　　）も列制御
用のそれぞれ２つのアドレシング出力端（すなわち各２
っの出力端ｙ３　＋　　Ｍｊ　　）も互いに反転さオｔ
たアドレス信号を導くものとして一対（二まとめられて
いる。 メモリマトリクスＳＰの正規作動用のたとえは方形の領
域Ｎの行によるアドレシングのための出力端対ｘｏ　、
ｘｏ　−・・　Ｘｎ、Ｘ、は１硼）ｒ　ｏ）−ｖ　）リ
クス行に対応づけられている７１アデートＧＺのそれぞ
れ】１ｆ固の入力端と、アドレスバッファＡＢのアドレ
ス入力端Ａ。、・・・Ａｎ　ｉ二おける信融−の各可能
な組合わせに対してメモリマトリクスＳ　、Ｐの領域Ｎ
内の７１１クス行のそ几ぞｆＬｌつが付属のノアゲー）
ＧＺの出力により増１唱νｇｖＺの使用下にアクティブ
化されるように接続さｎている。 メモリマトリクスＳＰの正規作動［１］の領域Ｎの列に
よるアドレシングのためのアドレスバラノアＡＢの七力
侶は全体として同様に、律照′伯号Ｇ　Ｓを付されてい
る２／アゲートを制御するべく接続されており、その際
にメモリマトリクスＳＰの正規作動用の七ノア領域Ｎの
なかの個′−の一７ｉ−！Ｊクス列、従ってまたビット
線にそ、１１−ぞれ１つのノアゲー）ＧＳが対応づけら
れている。この１ル）台にも行制御と同様に各出力端対
、Ｙｊ　＋　　Ｍｊ　’−こ２ｔらの・′アゲー）ＧＳ
の各々の各１つの入力端が割当てられている。しかし、
ノアゲートＧＳによるセル領域Ｎの列の制御はノアゲー
）ＧＺによるマトリクス行の制ωＤと若干異なっている
。 メモリマトリクスＳＰのメモリセルおよび比較セルは互
い（二等しい１トランジスタメモリセルど□　　して構
成されており、その際にそオｔぞオｔ１つのマトリクス
行に属するセルはそのトランジスタのゲートにより、当
該のマトリクス行に対応づけらＪ％ているワード線に接
続されている。列線すなわちビット線に関しては状況が
異なっている。ビット線の各々は（たとえば’　１９７
６　　ＩＥＥＦＪＩｎｔ−ｅｒｎａｔｉｏｎａｌ　５ｏ
ｌｉｄ　−５ｔａｔｅ　−Ｃ１ｒｃｕｉｔｓ　（：’ｏ
−ｎｆｅｒｅｎｃｅ　”　、第１２８Ｍよび１２９頁参
照）２つの半部にわけられており、これらはそれぞれマ
トリクス列あたり設けられているメモリセルの半部と各
１つの比較セル（ダミーセル）とを有し、かつ当該セル
のスイッチングトランジスタの、当該セルのメモリキャ
パシタンスと反対側の通流端ジスタの他方の通流端子は
基準１茗位に接続さ：Ｉｔているメモリキャパシタンス
と接続さ、Ｉｔている。両ピット線半部の各々はその一
端で当該マトリクス列のノリツブフロップとして４成さ
れた書込み一読出し増幅器の両信号端子の各１つに接続
されており、他方、両ビット線半部の各々の他端でアド
レシングが行なわノする。 この理由から、マトリクス列Ｃ二よるアドレシングのた
めの７１アゲ−）ＧＳはマトリクス行によるアドレシン
グのためのノアゲー）ＧＺと比較して接続に関して第１
図（１示されているような１目違がある。これらのノア
ゲートの各々の出力はそオｔぞれ２つのＭＯ８電界効果
トランジスタ１．　１のゲートを制を仰し、その−万の
通電端子（ソース局ぬ情報を導きかつ付属の一７トリク
スタリの各１つのビット線半部と接続さＪｔている書込
み一読出し増幅器の両端子の各１つに接続されて８す、
この増幅器は当該のノアゲートによりそ几ぞＪｔアドレ
スすべきマトリクス列に対応づけられている。こ２ｔら
の両ＭＯ８−ＦＥＴの一方、すなわちトランジスタｔ、
の他方の通流端子はメモリマトリクスの非反転出力信号
を導くデータ出力端Ｄ（二、また他方のＭＯＳ−Ｆ’Ｅ
Ｔ、すなわちτ、の他方の通流端子はメモリマトリクス
の反転出力信号を導くデータ出力端すに接続されている
。 メモリマトリクスＳＰは、その領域Ｎ内の列および行と
等しく構成されており必要に応じて領域Ｎ内の障害を生
じた各１つの行または列を置換すべき冗長行および列を
含んでいるので、この目的で少なくとも１つの行冗長デ
コーダＺＲＤまたは１つの列冗長デコーダＳＲＤを形成
する別の回路　、部分が設けられている。 行冗長デコーダＺＲＤの各々において、マトリクス行に
よるアドレシングζ二対応づけられているア）　Ｌ／　
スハッファＡＢのアドレス出カ端Ｘｉ、−又ｉａ）各々
に、各１っ０：）　Ｍ　ＯＳ電界効果トランジスタＴが
、そのゲートによってアドレスバッファＡＢの当該のア
ドレス出力端と接続されていることによ゛つて、対応づ
けられている。これらのトランジスタＴのソース端子の
すべては基準ｉＫ　吐’ｉＪ、８に接続されており、ま
たそれらのドレ・ｒンは各１っθ）除去可能な接続要ｇ
Ｆを介して、クロックφ　（二１’ｌＲ より制御される別の１つの八１０　Ｓ　上Ｍ’効果トラ
ンジスタＴＳのソース（：共心に接続されている。この
トランジスタＴＳはそのドレインで第１の供給電位■。 ０に、またそのソース端子で除去可能な接続要素Ｆだけ
でなく別の１つのＭＯ８電界効果トランジスタＴＷのデ
ート（二も接に売さＡｔている。このトランジスタＴＷ
のソースは行選択用のノアゲ−）ＧＺの各々の各１つの
別の入力端の制御和に用いられている。 加えて、このトランジスタＴＷのドレイン端子は、クロ
ック制御さ２するドレイン電位φＢＲを与えられる。こ
のトランジスタＴＷのソース端子は一方では個々のワー
ド線の制御、従ってまた領域Ｎ内の行Ｃ二よるアドレシ
ング、に用いられるノアゲー）ＧＺの各１つの入力端に
、また他方では１つの増幅器Ｖを介してメモリセルマト
リクスＳＰの補足部分ＲＺ内の各１つの冗長ワード線に
接続されている。冗長行、従ってまた冗長ワード線、の
各々は、第１図から明らかな仕方で、各１つの行冗長デ
コーダＺ　’ＲＤと接続さ几ており、その際に各行冗長
デコーダＺＲＤはその接続に関して互いに同一である。 トランジスタＴＷのドレイン端子の制御のためのクロッ
ク信号φＥＲとトランジスタＴＳのゲートの制御のため
のクロック信号φＰＲとはメモリのすべての行冗長デコ
ーダＺＲＤに対して共通である。 容易にわかるように、正規作動用のワード線の各々すな
わち領域Ｎ内の各ワード線は、付属のノアゲー）ＧＺの
すべての入力が０″である時に限ってレベル″１′′を
与えられる。これは可能なアドレシングに基づくアドレ
スバッファＡＢの出力端Ｘ　１＋　　Ｘ　ｉの１つの特
定の組合わせに対応している。さらに、セル領域ＲＺ内
のそオｔぞれ１っの冗長行にそれぞ２１対応づけら１ｔ
−Ｃいる冗長デコーダＺＲＤ内のすべての除去可能な接
続要素Ｆが接続状態になければならない。 いまセル領域Ｎ内の１つのマトリクス行が１つの冗長行
により置換さ几るべきであ２ｔば、当該の冗長行（二そ
７ｔぞれ対応づけられている行冗得デコーダＺＲＤが、
セル領域Ｎ内の当該の行（二対応づけられている（アド
レスバッファＡＢの出力９１１ｊ：Ｘｉ、Ｘ□における
）行アドレス組合１っせの生起の際にはセル領域Ｎ内の
こ２０行に七１ｔぞ几対応づけられているノアゲー）　
Ｇ　Ｚが阻止され、そのかわりＣ二、冗長行に対応づけ
らオｔている行冗長デコーダ内のトランジスタＴＷがク
ロックφ１□　を冗長行に対応づけら３ｔているセル領
ＶＩＲＺ内のフード線に通すよう（＝、接続要素Ｆの除
去により固定的にプログラムされなければンテらない。 こオｔにより冗長マトリクス列のアドレシングとの合致
が与えられているので、これζ１関する詳細を説明する
必要があるが、その前ζ二列アドレンングの接続Ｃニツ
イて簡単（二説明する。 正規作動用のセル領域Ｎ内の各マトリクス列

【二は同様
に、前記のように、列アドレスデコーダとして作用する
各１つのノアゲー）ＧＳが対応づけられており、その入
力端は列アドレシングの役割をするアドレス出力端ｙＪ
、７コによりそれぞれ、当該の−７トリクス列に専ら対
応づけらｎているアドレス組合わせの際のみ当該の７１
１クス列に対応づけられているノアゲー）ＧＳの出力端
に“１″′が現わＪするように、アドレスを与えられて
いる。 この“１′”はセル領域Ｎ内の当該のマトリクス列ノア
トレシングの役割をする。いま１トランジスタ・メモリ
セルを有するダイナミックメモリにおいてビット線は、
前記書込み一読出し増幅器の両信号端子の各１つに接続
さオｔている２つの半部から成っているので、画部分が
それぞれアドレスされなければならない。この理由から
、イ固々の°７トリクス列にそれぞｉｔ対応づけられて
いる書込み一読出し増幅器の両信号端子は各１つのトラ
ンジスタｔまたはｔのソース−ドレイン間を介して両デ
ータ出力端りまたはｂの各１つに接続さノ１ている。 当該のマトリクス列にそｉ％ぞλを対応づけら１１．て
いるこれらの両トランジスタｔ、τのゲートは、当該の
マトリクス列に対応づけらｉｔ“Ｃいる。ノアゲートＧ
Ｓの出力を与えられ、そＡ：二よりｉｆ；’Ｉ　ａｌＩ
Ｉされる。 この事情は既に述べたとおりである。 さて、範囲ＲＳ内の各冗Ｎ　−７）　リクスンリにも各
１つの同様なｆｔ／ｌ０８）ランジスタ対し”、τ“が
対応づけられており、この対はトランジスタｔまたはｔ
と同一の仕方で付属のマトリクス列に接続されている。 しかし、当該のＭＯＳトランジスタ対１．１　　を制ａ
する信号はノアゲートＧＳからではなく、当該の冗長７
１１クス列のみＣ二／Ｃれぞれ対応づけられている列冗
長デコーダＳ　ＲＤ　Ｏ）出力端から供給される。この
ことは、瓦間マトリクス列の各々がそオｔに対応づけら
Ｊ”している１つの列冗長デコーダＳＲＤとそれぞＡ組
合わさ、Ｉｔでいることを意味する。 構成ヒ、第１図で列瓦間デコーダＳＲＤは行冗長デコー
ダＺＲＤと一致しているので、両者に対して同一の参照
符号が用いられている。出力トランジスタＴＷのゲート
と供給電位Ｖ。０との接続を形成するトランジスタＴＳ
はすべての列冗長デコーダＳＲＤにおいて共通に１つの
クロック信号φ、。により制御される。このクロック信
号φ、。 は行冗長デコーダＺＲＤにおける相応のクロック信号φ
ＰＲから、第２図に示されているように、時間的に偏差
している。同じことが、列冗長デコーダＳＲＤ内の出力
トランジスタＴＷのドレイン端子をこれらのすべてのデ
コーダにおいて共通ｌ二制御するクロックパルスφゎ。 と行冗長デコーダＺＲＤにおける相応のクロック信号φ
８Ｒとの関係についてもあてはまる。なお言及すべきこ
ととして、個々の列冗長デコーダＳＲＤの出力トランジ
スタＴＷのソースにより与えられている出力端は列アド
レシング用のノアゲー）ＧＳのすべての各１つの入力端
に接続されている。 なりロックは号のタイムダイアグラムが・π２図に示さ
れている。 セル領域Ｎ内の正規作動用のマトリクス列イど冗長列に
より置換するためには、各１つの冗長？１によるマトリ
クス行の置換の揚台と同様ｆ二、当該のマトリクス列に
相応づけら２ｔている冗長デコーダが接続要素Ｆの除去
によりそれぞれ、正規作動用のセル領域内の置換すべき
列のアドレンノグＪ〕際に列冗長デコーダ５ＲＤｃｌ）
１つが応動し、１つの冗長列をアクティブ化しかつ同時
に正規メモリマトリクスＮのすべての他の列、従ってま
た障害のある列、をデアクチイブ化する信号ｌ・つｃＪ
　　を供ヒタするよう（二、設定されなければン；「ら
ない。 なお言及すべきこととして、ドイツ連邦共和国特許出願
駕３２４３４９６号明細宙に一層詳那に記載されている
よう（二、メモリの両データ出力３℃１ｄＤおよびｂは
好ましくは１つの出力ドライバＯＬを介して１つの３状
態出力端に接続さ第１ている。 第１図および他の図面中に出力ドライバＯＬのデータ出
力端り。またはり。で示されている。 さて、［１図による公知のＤＲＡＭメモリを本発明に従
って拡張するためには、本発明の定義により３値出力端
として構成さ几たデータ出力端がデコーダとして構成さ
れたもう１つの回路部分の出力端により影替さ九、また
この回路部分はロール−コール（Ｒｏｌｌ　−Ｃａｌｌ
　）　　−デコーダトシテ作用するように構成されてい
る。この構成は第３図に示されている仕方で有利に行な
われろ。制御すべき３状態出力端はメモリから取出され
るデータによっても通過さ几るので、３状態出力端を第
３ａ図に毛さ几ている仕方でメモリのデータ出力バッフ
ァＯＬに接続するのが目的にかなっている。 第４図および第５図は第３図に示されているロール−コ
ール−デコーダの２つの乍動形式のために必要なりロッ
クパルスをタイムダイアグラムで示し、また＠６図には
、第３図（−よるロール−コール−デコーダの作動のた
め？−必要なパルスな発生するの（＝適した装置の回路
・図が示さＪｔ’Ｃいる。 第３図による実施例と若干異な：ｊかつ同様（＝１Ｍｉ
）Ｓ技術で構成された本発明イニよるロール−コール・
−デコーダの実施例が第７図に承さ、＋Ｚ　−Ｃ＊す、
またそのために第６図によるパルス形成回９ｆ／、　（
−必要な追加回路が第７ａ図に示さ１ｔでいる。パルス
ＲＡＳ、ＣＡＳ：ｔｇよびＷＥの発生のみＣ二層いら７
’Ｌる回路は、公知であるので、図面中に示さ９ｔＣい
ない。 第３図に示さ几ている回路図はいわゆるロール−コール
−デコーダを表わしている。なせンχらば、これにより
可能な箒１図（二よるＤ　Ｒｌ＋ＶＪ〕゛ｅすの作動形
式はそれ自Ｂ　：：１１．公知の（Ｅｌｅｃｔｒｏｎｉ
ｃｓ　。 １９８２年３月２４日、第１２１〜１２４頁参照）ロー
ル−コール−モードに相当す５からである。 しかし、公知のものではスタティツクＲＡ　Ｍにこのモ
ードを用いてお瞥］、また作動が専ら、冗員ビット線の
みを有しており冗長ワード腺は何していないメモリに合
わされており、さ１ら（二、Ｆドしノスが多重化さルて
いないの！二対して、木覚明ではｒ−ｎらの制約をなく
す必要がある。 第３図に示されているロール−コール−デコーダは（池
のメモリ回路と同様に）同一チャネル形式の自己阻止性
ＭＯ８電界効果トランジスタ（二より構成されているの
で、メモリの他の部分、特に第６図による必要なパルス
形成回路と一緒に集積することｉ二特別な技術的困難は
ない。一層高い回路動作速度を必要とする場合には、ｐ
’ｙ−”’イ・ルＭＯ８−ＦＥＴを使用するよりもｎヂ
ャ：４−　）Ｉ／　ＭＯＳ−ＦＥＴを使用するほうが有
利である。従って、回路図および記入されている電圧は
ｎチャネルＭＯ８−ＦＥＴを使用した回路（１関するも
のである。 第３図に示されている本発明によるデコーダの制御の目
的で、先ず、評価すべきデータ信号を供給する信号出力
端り。が第１の出力トランジスタＴ７の制御のため（＝
、またそれに対して反転された出力信号を供給するデー
タ出力鼓、￥Ｔ５ｏが第２の出力トランジスタＴ８の制
御のために設けら才ｔてこより制御さ几るトランジスタ
Ｔ７はそのトン・トンで第１の供給電位ｖ　ｃｃ　＋六
またそのソース４１Ｔ子でＤＲＡＭメモリの信号出力端
子１）Ａ、１援（抗されて１戸る。叉１云さ肌た出力デ
ータ信号により、従一つでまたメモリの出力端す。；二
上り制御！ｌ］］されるトランジスタＴ８はそのソース
端子で承屹這・λ′乙として用いられる駕２の供給電位
’ｓｓに、またそのドレインで同じく信号出力端子ＤＡ
に接続されているので、両出力トランジスタＴ７および
Ｔ８はそれらのソース−ドレイン間を直９りに接続され
ている。 両出力トランジスタは同一チャネル形式であるから、こ
ｔｔらは１つのいわゆる３伏態出力端を形成しておｌ】
、この３仄態出力端は通盾の仕方でダイナミック集積中
心体メモリ用の第１図Ｃ二示さルているメモリ回路の出
力ドラ・ｆバＯＬ　＋”より制飢されており、その際第
３図（二示さ２ｔている制御の仕方が特に有利である。 さて、本宅用（二とって重り２なのは、冗長行または列
の作動吠態ｒ二祖係して３状態出力端Ｔ７．Ｔ８を追加
的に制御することである。 前記のように、メモリマトリクスＳＰ内の冗長行の各々
に各１つの行冗長デコーダＺＩＩＤが対応づけられてい
る。それぞれの行冗長デコーダＺＲＩ）の出力端は、回
路のすべての行冗長デコーダに対して共通のクロックφ
８Ｒをドレインに与えられるトランジスタＴＷのソース
端子により与えられている。この出力端は当該のデコー
ダ内の接続要素Ｆの状態によりプログラムされた信号φ
Ｒ１を導く。この信−号φＲｉ　　’よ、第１図から明
らかなように、＠ｉ行行冗デコーダＺＲＤ１に付属の（
メモリマトリクスＳＰの部分ＲＺ内の）第ｉ冗長ワード
線のアドレシングのために弔いら几る。さらに、この信
号φＲｉ　　は第３図によるロール−コール−デコーダ
内の各１つのトランジスタＴＲ□　を制御する役割もす
る。 行冗長デコーダＺＲＤ□の各１つにより制御されるこれ
らのトランジスタ’ｒＲ１（ｉ−１，２，・・・）のす
べてはドレイン端子で第１の供給電位■ｃｃに、またソ
ース端子で共通に別り）１つの［１／Ｉ　Ｏ３電界効果
トランジスタＴ５のドレイン端子に接続さ乙ており、こ
のトランジスタＴ５は基準電位ＶＳ８への接続を形成し
、また個々の行冗喪デコーダＺＲＤ内の供給電位Ｖ。０
への接続を形成す’ｓ　Ｍｉｓ電界効果トランジスタＴ
Ｓのゲート（二与えられるり凸ツク信号と同一のクロッ
ク信号φＰ　Ｈにより制御さ几得る。トランジスタＴ１
．１　とトランジスタＴ５との間；二位置する共通のノ
ードは別の１つのＭＯ８電界効果トランジスタＴ１のソ
ース−ドレイン間を介して３状態出力輻ＨＴ７　＋　Ｔ
　８０）　１ｌｉＵ　ｉ’ｌｌ］のために用いら几る。 その際に先ず確沼すべきことは、この別のトランジスタ
Ｔｉフ〕ゲートは７ンド２−）Ｕの出力端によりｆｌｉ
ｌｌ　１ｌｉｌさ几、アンドゲートＵは２つのクロック
ター、。およびφ、。（二より制御されていることであ
る。七〇）際（ニクロツク列φ１．。は、共通Ｃ１列冗
長デコーダ５ＲＤＪ（〕・−１，２，・・・）において
当該の列大長デコーダ内でそ几ぞれ接続要素Ｆと第１の
供給電位Ｖ。０との間の接１続を形成する共通のＭＯ８
電界効果トラジスタＴＳのゲートを制御するクロック列
と同一のクロック列である。 それに対して、アンドグー）Ｕの制御のための他方のパ
ルス列φＲＣは第１図に示さねている回路に設けられて
いる回路部分では用いられていない。パルス列φ、。は
第３図によるロール−コール−デコーダの作動のために
必要であり、第４図または第５図に示さ几ている時間的
経過を示す。 アンドゲートＵζ二より制御されるトランジスタＴ１の
ドレインは、後で説明する回路部分を介して３状態出力
端を制御するための第２　＋７）　Ｍ　ＯＳ電界効果ト
ランジスタＴ２のドレインと共通（二接続されている。 個々の行冗長デコーダと同様に、列冗長デコーダ５ＲＤ
ｊの各々にも各１つのＭＯ８電界効果トランジスタＴｃ
Ｊ（コー１，２．・・・　）が対応づけられており、こ
のトランジスタＴ。３　はそのドンイこのトランジスタ
Ｔｃ、：Ｊ　のソース端子は同じく１つの共通ノードを
形成して粘り、この７−　％　１ま一方では前記トラン
ジスタＴ２のノース−ドレイン間を介して、アンドゲー
トＵ（二より’ｈｌＪ御′：！九るトランジスタＴ１の
１゛し・アンとγ続、さｎており、また他方では別の１
つの？％　ＯＳ　Ｎ界勺果ｌ・ランジスタＴ６のソース
ードレ・１７間を介して基準電位Ｖｓｓに接続可能であ
る。そのｌこめに二の接続トランジスタＴ６のゲートは
、当該の冗長デコーダ５ＲＤＪのプコグラミングのため
の接続要素Ｆと第１の供給′改１ｉ　Ｖ。０との間の接
、）ｄを形成するＭＯＳトランジスタＴＳの制Ｊｌｌｌ
ｌ二用いらオするクロック列と同一のクロック列φ、。 により制御；５　；ｉｔろ。それに対してトランジスタ
Ｔ２の制御の１こめｆ二は、そのゲートＣ二、個々の列
冗員デコーダＳＲ’Ｄｊ内でトランジスタＴＷのドレ・
ｆンｌ二も与えらｒ、ろクロック列φ３ｏ　　が与えら
れる。 第３図によるロール−コール−デコーダの３状態出力端
Ｔ７．Ｔ８を制御するため、両トランジズータＴ１およ
びＴ２のドレイン端子は共通Ｃ１つの転送トランジスタ
Ｔ３のソース・ドレイン間を介して、第１の供給電位ｖ
ｃｃに接続さ几ているトランジスタＴ７のゲートに接続
されている。さら（二、基準電位Ｖ８８に接続されてい
るトランジスタＴ８を制御するため、もう１つの転送ト
ランジスタＴ４が設けられており、このトランジスタＴ
４が両トランジスタＴ１およびＴ２のドレイン端子をト
ランジスタＴ８のゲートに接続する。その際、図示され
ている例では、両トランジスタＴＩ、　Ｔ２のドレイン
と転送トランジスタＴ４との間の接続は１つのインバー
タ■により与えられている。しかし、このインバータは
、第３図に示されている例とは異なり、トランジスタＴ
ＩおよびＴ２と３状態出力端’ｌ’７．’ｉ’８のトラ
ンジスタＴ７との間に設けられていてもよい。両転送ト
ランジスタＴ３およびＴ４は共通にアントゲ−）Ｕの制
御のためトはたとえば１つの自己ｉ５ｄ＋ｈ性ＭＯ３−
ＦＥＴにより構成され、そのソースおよびそのゲートが
各１つの信号入力端として、またそのドレ・インが信号
出力端として弔いら２ｔ−（もよい。 第３図による本発明のデコーダ回路とそ１％にイ」興の
第４図または第５図の制御ペルスとにより、アドレスを
ダイナミック周辺装置およびアドレス多重化装置を有す
る１つのＲ，ＡＭメモリの障害のあるワード線からも障
害のあるビット線からも３状態トランジスタ組合イフせ
Ｔ７．Ｔ８の出力端ＤＡにおける論理レベルにより認識
゛ｒることか可能である。 第４図には、専らワード線ｆ二よるアドレシングのため
の作動、いわゆるオン９（Ｏｎｌｙ）−ＲＡＳ−作動の
際に第：う図Ｑ〕デコーダＣ二与える必要のあるパルス
Ｒ，ＡＳ、　　φＰＲＩ　　φＲ１およびφＲＣの時間
的経過が示されており、万５図（二は、ビット線による
アドレシングのための作動、いわ第３図のデコーダに与
える必要のあるパルスＲＡＳ、ＣＡＳ、　　φ　　、φ
　　、φ　　　φ　　、φＰＲＲＩ　　　　　Ｐｃｔ　
　　　ＥＣＣコ、Ｍよびφ□。の時間的経過が示さ几て
いる。これらのパルスは第１図または第３図または＠３
ａ図に示さ九でいる仕方で応用さ几る。これらのパルス
を発生するための装置は後で第６図により説明する。 両トランジスタＴ７およびＴ８は出力ドライバＯＬの両
データ出力端Ｄ　またはり。の各１つによってもそれぞ
れ制御されるので、この出力ドライバＯＬの第１図中に
示されている出力端を第３ａ図に示されている仕方で両
トランジスタＴ７およびＴ８から形成される３状態出力
端ＤＡに接続することは好ましい。データ出力端とロー
ル−コール−デコーダの出力端との組合わせを度外視す
ることも原理的には可能であろうが、このような組合わ
せは種々の理由から好ましい。重要な理由の１つは外部
接続電極すなわちピンの節減である。 先ず第３ａ図で確認すべきことは、メモリＳＰから供給
されるデータ情報りおよびそ、ｌ’ｌｊ一対１−て反転
された情報すが出力バラノアＯ”−ｒ　ｒ’−到達し、
この出力バッファが一万では種々の種（ＡＩのクロック
パルスすなわちパルス４゜、φつ、φ。およびφ。を与
えら几ていることである。出力ドライバＯＬの適当な回
路Ｃ１関しては前記ドイツ連邦共和国特許出願第３２４
３４９６骨用、自ｌＩＬ！）（第５ｂ図参照）に示さ才
ｔて２す、そこに出力ドライバＯＬの制御のためのクロ
ックパルスφ。、φ。および匂を発生する回路とこれら
のパルスの機能とが説明されている。クロックφゎはこ
のような回路（二おいて同様（二車常のもり）であり、
データ出力端りまたはｂにおけるデータをアーリー−書
込み一作動中にバッファＯＬの出刃・稿Ｄ　ｏまたは′
ｒ）０に通す課題を有する。 出力ドライバＯＬのデータ出力端ＤＯまたは００は３状
態出力端ＤＡを形成する両トランジスタＴ７またはＴ８
の各１つのゲートに接続されており、その際、そのドレ
インで第１の供給電位Ｖ。Ｃに接続されているトランジ
スタＴ７は反転されないデータ信号を与える出力端り。 により、またそのソースで基漁電位ｖ８８に接続されて
いるトランジスタＴ８は反転されたデータ信号を与える
出力バッファＯＬの出力端■。により制御されている。 最後に、なお２つの放電トランジスタＴ９またはＴＩＯ
が設けられており、これらは出力端り。またはり。と基
準電位■ｓｓとの間に位置しており、１つの共通の制御
信号によりアクティブ化される。 この制御信号はアントゲ−）Ｕ”の出力端から供給され
る。このアンド７−）Ｕ　　は一方の大刀端に列７′ド
レスクロックロを、また他方の入万端はインパータエ　
を介してクロックパルスφＲＣを与えられている。この
クロックパルスφ、。は、前記のように、第３図による
デコーダのクロック動作のためにも必要とされる。 第３ａ図と関連して、下記のことが確認さｉ”Ｌ得る。 ダイナミックＲＡＭにおいて通常のデータ出力端の構成
は、メモリマトリクスＳＰから出発する読出し信号りお
よびＤを受入ノ１．て増幅して３状態出力端のトランジ
スタＴ７およびｒ８のゲートに伝達する出力レジスタと
してづ乍用する出力バッファＯＬを含んでいる。しかし
、メモリ作＋１・１ツクロツクＣＡＳ（−列アドレスク
ロック）およびＷＥ（＝書込み開始クロック）から導き
出されかつクロックφ。、φ。、φ。およびφ９により
与えら１する制卸は、この伝達が作動形式パオンリー−
ＲＡＳ”（Ｅｌｅｃｔｒｏｎｉｃ　］）ｓｓｉｇｎ　１
３．１９７９年６月２１日、第５８〜６１頁、特に第６
１頁参照）および゛′アーリーー証込み”　（Ｅｌｅｃ
ｔｒｏｎｉｃｓ、１９７７年４月２８日、第１１５・〜
１１９頁、特に第１１６頁参照）においては行なわれず
、データ出力端ＤＡが３状態−状態にとどまるように計
う。 本発明（二よれば、クロックφ、。は、ロール−コール
−作動が存在するとき、すなわら換言−「れば第３図中
に示されており同ｔにに３状態出力端Ｔ７およびＴ８上
に作動するデコーダがアクテイブ化されるときのみ；４
ｉｉｉｔ埋゛１”の１直をとり得るべきである。このこ
とは、メモリモジュールにおいて追加的なビンなしにた
とえば、データ入力端子【二おいてシュミットトリガ（
第６図参照）が正規作動から偏差する入力レベルを受け
るときのみクロックφ０．のレリーズが生起することに
よってｉ半成され得る。さらに、クロックφ、。は、お
そらく存在しており列アドレスクロックぴτＳｔ二より
制餌１さ、几るデータ出力端キラーＴ９およびＴｌ０（
第３ａ図参照）を無効状態にするために用いられ得る。 第３図によるデコーダの機能の仕方は本発明による回路
１溝造に基づいて下記のとおりである。オンリー−ＲＡ
Ｓ−作動中のロール−コールの際（すなわち第４図によ
るパルスの応用の際にはワードアドレスが与えられると
き、（セル領域Ｎに関して）当該のワードアドレスに属
するセル領域Ｎのワード線が範囲ＲＺからの冗長ワード
線により置換されているならば、論理″１”がデータ出
力アーリーー書込み一作動中（すなわち第５図に示され
ているクロックパルスの使１旧下）のロール−コールの
際には、ビットアドレスが与えらオするとき、そのビッ
トアドレスに属する正規作動用セル領域Ｎのビット線が
冗長ビット線（すなわちメモリマトリクスＳＰの範囲１
％　３　、／、・らのビット線）により置換さｎている
ならば、トランジスタＴ７、Ｔ８のデータ出力端ＤＡに
論理”　１　”が現わＪ’Ｌる。データ出力端り八への
１７−ルーコール−デコーダ信号の転送は、クロックφ
、。により開かれる転送ゲー）Ｔ３．Ｔ４を介して行な
わＪする。 冗長ビット線の読出しのためにｌ・ま、論理″１”。 がアンドゲートＵにより制御さ２する転送ｌ・ランジス
タＴｌを経て３状態出力帖の制τ゛１１ｊのために支配
的な個所すなわちトランジスタＴ１のドレインに到達す
るのを阻止するため、クロックパルスφＲＣが時間的に
それぞれ対応するクロックパルスφ、Ｃの後に生ずるこ
とが保証されていなけ几ばならない。冗長ビット線の読
出しのためには、それぞれ与えられているワードアドレ
スは無意味である。 個々の列冗長デコーダ５ＲＤｊから供給されるパルスφ
。コ　は、個々のビット冗長デコーダ（−列冗長デコー
ダ５ＲＤ）を介して１つの冗長ビット線が呼ばれるとき
のみ論理゛°１′″となる。この挙動は第１図から直接
に理解さｎ得る。同じことが、行冗長デコーダから第３
図によるロール−コール−デコーダに供給さｆＬるパル
スφ耐　に対してもあてはまる。この場合にも、付属の
パルスφＲ１すなわち論理“１”′がロール−コール−
デコーダで発せらｉ’Ｌるためには、１つの冗長ワード
線が１つの行冗長デコーダを介して呼ばれていなければ
ならない。 第３図および第３ａ図Ｃ二示さ几ている実施例と異なり
、ロール−コール−デコーダもメモリデータ出力端も第
３図または第３ａ図中のＴｌおよびＴ８に相当する２つ
のトランジスタから形成されたそれぞれ１つの３状態出
力端を有していてよく、その際には出力端Ｄ　Ａに相当
する両３１直出力端は１つの共１ｍの出力端ピンＣ二接
続さ：Ｉｔている。最後に、前記のように、両３状態出
力端の各々に各１つの出力端ピンが対応づけられていて
もよい。第３図または第３ａ図により説明した場合（二
も２つの３状態出力端（そのうち一方はロール−コール
−デコーダに、他方は出力ドライバＯＬに属する）に対
して単一のピンを用いる場合（二も、メモリマトリクス
ＳＰから出発するデータ化°号がロール−コール−モー
ドの作動の際イニ共１・力の出力端ピン＋＝　＊　ケル
論理レベルに影響を与え得ろことは＋：ｇＬＪ。 さ几なけｉｔばならない。第３図および第３ａ図に示さ
れている実施例では、このことはンロソク１ｌｉｊ＋作
により達成されている。場合（二よっては存在する充電
キラー（’Ａ　３　ａ　図によるＴ９．Ｔｌｏ）；まク
ロックφ□。こよりスイツアオフさ９％なげｒｔはなら
ない。 クロックパルスφＰＲおよびφＲ１は行アドレスクロッ
クＲ，ＡＳに、またクロックパルスφｐｃ。 φ８ｏ　　およびφ。コ　は列アドレスクロックＣτ〕
に関係しており、これらはアーＪ−−ＣＡＳ内で１つの
ＲＡＳパルスによりレリーズさ才する。 第６図に示されているパルス変換装置では、行アドレス
クロック瓦τ１により制御される入力端が増幅器を介し
てトランジスタＴ５（第３図）またはＴＳ（第１図）の
制御のために必要なパルスを供給する。さらに、ＲＡＳ
パルスはインバータ１１を制御し、その出力端は直接に
第１のアンドグー）Ｕｌの一方の入力端（二、また第１
の遅延回路ｖＧ１を介して他方の入力端に接続されてい
る。 さら（二、’ｆｒ１ｏ）−ｒンバータ■１の出力は２つ
の別のアンドゲートＵ２およびＵ３の一方の入力端を制
御する。 一′ンドゲー）Ｕｌの出力端はパルスφ。□　を供！ノ
′、・シ、このパルスは行冗長デコーダＺＲＤｉ内の出
力トランジスタＴＷのドレインに与えられており、この
デコーダ（二第１図Ｃ二より説明した挙動をさせる。さ
らに、パルスφ８Ｒは第２の遅延回路ＶＧ２の入力端に
与えらｔｔ　％その出力は１Ｔ１のインパータエ１の出
力と一オ者にＩ）ゴ記第２のアンドゲートＵ２の制御の
ために用いられている。第２のアンドゲートＵ２の出力
は２つの１．１１の１１￥延回路ＶＧ３．によびＶＧ４
の直列回路を介して第３のアントゲ−）Ｕ３の一方の入
力端に与えら几でお１１１その他方の入力端（二は前記
のように？８１のインバータエ１の出力が与えら凡てい
る。さら（二、第３のアントゲ−）Ｕ３は夷、３の制御
人力節６゛？も有し、これはシュミットトリガＳＴを介
してデータ入力信号］）Ｉにより制御さＪｔでおり、ア
ントゲ−）Ｕ３の出力端はりａツクパルヌφＲＣを供給
する。パルスφ。。は前記のよう（１弟３図Ｃ−よる本
発明によるロール−コール−デコーダにぢいて１ンドゲ
ー）ＵならびＣ二両ｆ云送トランジスタＴ３忙よび第４
の制イ囲のためＣ二必要とさＡする。 第６図かられかるよう（＝、列アドレスクロックＣＡ　
Ｓは同じく１つの増１１１ｇ器、すなわち増幅器■２、
の入力端に接続され°Ｃおり、その出力１ｉ、ｉから、
出力バッファＯＬの制御のために必要とされるクロック
パルスφ。が取出され得る。このパルスφ。Ｃ二対して
反転されたクロックパルスφ。（同じく出力バッファＯ
Ｌの制御のため（二必要とされる〕は、入力側で列アド
レスクロックＣＡＳＴ二より制御さ几るインパーク■２
の出力端から供給される。 第６図によるパルス形成回ｊ格のこの第２のインバータ
■２はさらに別の１つのアンドゲートＵ５の一方の入力
端を制御し、その他方の入力端はパルス形成回路の前記
第２のアンドゲートＵ２の出力により制御さ几でいる。 この第５のアントゲ−）ＵＳの出力端は別の１つのイン
パータエ４を介してパルスφｐｃ　　を与え、このパル
スは個々の列冗長デコーダ５ＲＤｊ内のトランジスタＴ
Ｓの制御のため、また第３図によるデコーダ内のアント
ゲ−）Ｕ：ｍよびトランジスタＴ６の制御のために弔い
らＪｔている。第５のアントゲ−）Ｕ５の出力端は第５
の遅延回路ＶＧ５を介して第６のアンドゲートＵ６の一
方の入力端を制御し、その他方の入力端（二＄５のアン
トゲ−）Ｕ５の出力端から供給されるパルスを与えらｉ
ｔている。第６のアントゲ−）Ｕ６の出力端はクロック
パルスφ。０　を供給し、このクロックパルスは【固々
の夕０冗１％デコーダｓ　ＲＤ　Ｊ内の出力トランジス
タＴＷのドレイン（二与えるために必要とされる。最後
に第６のアンドゲートＵ６の出力端は第６の遅延回路Ｖ
Ｇ６の入力端に接続さ２２−（いる。この第６の遅延回
路ｖＧ６の出力は第５のアントゲ−）Ｕ６の出力と一緒
（１弟７のアンドゲートＵ７を制＋１−１１　Ｌ　、そ
の出力’ＪＶ４は、第３ａ叫による出力バッファＯＬの
クロック制御のためＣ二必要とさ几るパルスφ。を供給
する。 前記の通常の帯込み信号−ＶＥは第３の・ｒンバータ■
３を介して第５のアントゲ−）Ｕ５の出力と一緒に第８
のアントゲ−）Ｕ８を制＞Ｉｌｌ　Ｌ、このアントゲ−
１・は出力バッファＯＬの８ｉｉ御θ〕ため（二必要と
さスするパルスφ９を供給する。 その際、なお下記Ｑ）ことが確、′召さ几、り。 ｌ）遅延回路は互いに等しく、またたとえば２つのイン
バータの直列回路により与えられている。 これらのインバータは構成および定格の点で、特に伝搬
時間に関して、パルス形成回路内の他のインバータと同
一である。 ２）増幅器もその伝搬時間が個々のインバータの伝搬時
間と合致するように設定されている。このことを達成す
る方法の一例はドイツ連邦特許出願第３２４３４９６骨
間η［ｌ潜Ｃ二ｇ己ｎ戊さスｔている。 ３）シュミットトリガＳＴを制御するために用いら２す
るパルスＤＩは、記憶すべき情報を形成しメモリのデー
タ入力端に与えらオする信号と同一である。このことは
、シュミットトリガＳＴの入力立１Ｍがメモリのデータ
入力端と接続さ、Ｉｔでいることを意味する。 本発明の核心をなすロール−コール−デコーダの第３図
に示さ九ている実施例は、特にＭＯ８技術でＱ）実施例
に特殊化されている第７図から明らかな仕方で、本発明
（二とって必要な作用に不利なの説明に関１−て′ＦＰ
乾すべきことは、第３図による実施例と一致する部分は
第３図１中の参照符号と同一の参照符号を付さ：Ｉｔて
いることてある。第７図Ｃニ示すｉｔているロールーコ
ールーデコータカ第３図によるデコーダと同一の仕方で
データ出力端Ｄｏ曇よびす。と一括接続されろことも明
らがである。 第３図による実施例に対する仕１違点として、第７図に
よる実施例の場合には、行冗同デコーダＺＲＤ　　によ
り制御さＩするＭＯ３電界効果トランジスタＴＲ１のソ
ース端子、トランジスタＴ５のドレインおよびトランジ
スタＴ１の入力線：により形成さ几るノードが別の１つ
のトランジスタＴ１２のドｌｔインおよび別の１つのト
ランジスタＴ１３のゲートと接続さオｔている。両トラ
ンクスタＴ１２およびＴ１３はそれらのノース１：Ｉｉ
子で）Ｌ準″、−Ｅ位Ｖｓｓに接続されている。さらに
、トランジスタＴ１２のゲートおよびトランジスタＴ１
３のドレインは別の１つのＭＯ８電界効果トランジスタ
Ｔｌｌのソース−ドレイン間を介して第１の供給電（ｉ
、Ｖｏｏに接続されており、この供給電位とトランジス
タＴｌｌのゲートも接続されている。 同様な仕方で、列冗長デコーダ５ＲＤｊにより制御さ几
るトランジスタＴ。ｊ　のソース端子およびトランジス
タＴ６のドレイン端子により形成さ、するノードはトラ
ンジスタＴ１７のドレインまたは別の１つのＭｏＳ電界
効果トランジスタＴ１８のゲートと接続されてお（）、
そのソース端子は同じく基準電位Ｖ３３（＝接続されて
いる。トランジスタＴ１８のドレインおよびトランジス
タ’［”１７のゲートは同様にトランジスタＴ１６を介
して第１の供給電位■。０に接続さオｔており、そｉｔ
とトランジスタＴ１６のゲートも接続さ几ている。 ロール−コール−デコーダの両入力部分の前記の補足（
二基づいて、トランジスタＴ１のソース端子は直接シニ
Ｔ１２のドレインおよび’Ｉ’１３のゲートと接続さオ
ｔ″Ｃオリ、他方、トランジスタＴ２のソース；；！Ｔ
　１７　（７）ドレインオよび°ｒ　１８０＞／ｆ−１
・（二接続さ）ｔで（ハる。 トランジスタＴ１のゲートならびにトランジスタＴ２の
ｙ−トは、第３図から明らかな匍］・卸に加えて、そオ
ｔぞ２を別の１つの制御・ども受けろ。ＭｏＳ電界効果
トランジスタＴ１４により実現′：す１．たアンドゲー
トＵはその出力Ｏｍ　（Ｔ　１４のドレイン）でＴ１の
ゲートに、またさらにクロックφ。。により制御さオす
るトランジスタＴ１５を介してノ・（＄′亀イ立ならび
（二１つのコンガンナＣ１ｌ二畷コ売さ几ており、この
コンデンナは（第３図（二よる回路では設けられていな
い）クロックに号φ、。２Ｃ二より制御されており、ま
たＴ１り）ゲートの追叩的制御７に形Ｉ戊している。同
一のクロックφ１．ｃ２が１つ（・）コンデンサＣ２を
介してトランジスタＴ２のゲートに与えられている。さ
らＣ−１１゛２のゲートζ二は１つのトランジスタ’Ｉ
’１９を介してクロック百号φ。。が与えられている。 トランジスタＴ１９はそのゲートで第１の供給電位■。 ０と、そのドレインで制御すべきトランジスタＴ２のゲ
ートと接続されており、またそのソース端子にトランジ
スタＴ２の制御のためのクロック信号φ、。（第３図中
のクロック信号φ。。に相当）を与えられている。 第３図と比較しての別の相違点は、両トランジスタＴ１
およびＴ２のドレインにより形成される回路ノードＡに
よる両３状態出力トランジスタＴ７およびＴ８の制御に
関する。転送トランジスタＴ３および転送トランジスタ
Ｔ４の制ｉｉ１のためにパルスφ、。ではなくパルスφ
、。２が用いられ、このパルスは第６図によるパルス形
成回路に対する第７図から明らかな補足により行アドレ
スクロックＲＡＳおよびクロックφ、。から導き出され
得る。また、第３図中（＝設けられているインパータエ
は第７図Ｃ二よる実施例では相補性の回路構成により置
換される。 この回路構成では、パルスφＲＣ２を与えら乙ており、
ソｉｔを３つのＭＯ８電界効果トランジスタＴ２１およ
びＴ２２ならびにＴ２３ｉ二より形成される１つのノー
ドＢＣ伝達する１つの一］ンｆンサＣ３が設けら几てい
る。このトランジスタ構成では、トランジスタＴ２１は
そのドレインで第１の供給電位Ｖ。０に、またそのソー
ス端子でノードＢに接続さ几ている。トランジスタＴ２
２はそのドレインでノードＢζ二、またそのノースで基
準゛電位Ｖ８８（二接続さ）ｔている。トランジスタ’
］’２２のゲートを制御するために用いられる上位はノ
ードＡ、すなわちＴ１およびＴ２のドレイン、から供給
さ九、このノードはさらにクロックφＰ１．（二より制
御される放電トランジスタＴ２０）、）ソース−ドレイ
ン間を介して基準電位Ｖ８Ｆ３と接続さ几ている。 ノードＢの形成Ｃ：関与する７ｇ３のトランジスタ、す
なわちトランジスタＴ２３、のｙ−トは直：妾Ｃ二ノー
ドＢと接続されており、他方このトランジスタＴ２３の
ドレインは供給電位Ｖ。０に、またそのソース端子は一
方では３状態出力端のトランジスタＴ８に通ずる転送ト
ランジスタＴ４のソース端子に、また他方では別の１つ
のｐｌＪ’　ｌ）　３　Ｍ５界効果トランジスタＴ２４
のソース−ドレイン間を介して基準電位ｖｓｓに接続さ
れている。トランジスタＴ２４のゲートはノードＡ１す
なわちＴ１およびＴ２のドレイン、に接続さ几ている。 前記のように、転送トランジスタＴ４に対する制御信号
は、転送トランジスタＴ３の場合と同様に、第３図の場
合のようにφＲＣによってではなく、φ、。２によって
与えられている。 クロック信号。およびＲＡＳからクロック信号φＲＣを
導き出すためには１つのアンドゲートＵ９か設けられて
おり（第７ａ図参照）、その出力端はパルスφＲＣ２を
供給し、またその−万の入力端はインバータ■５を介し
て行アドレスクロックＲＡＳにより、またその他方の入
力端は遅延回路ＶＧ７を介してクロックφ、。により制
御さオｔている。第６図によるパルス形成回路のｍ７ａ
図中に示されている補足はＶＯ２および工５の設計に対
してそこに示さ、Ｉｔでいる原則に従って楕成さＪｔて
いる。 本発明によるロール−コール−デコーダの第７図中に示
さ几ている実施例は下記の利点を有する：ＲＳフリップ
フロップＴ１．１．Ｔｌ　２．Ｔｌ　３またはＴ１６．
Ｔ１７．Ｔ１８が、デコーダノードにおける信号が、場
合？−よっては生ずる１し）影響にもかかわらず、トラ
ンジスタＴＲ１およびＴ５またはＴ。Ｊ　およびＴ６が
１旧止されているときに所定の電位を保つようにξ１−
）。 トランジスタＴ１４およびＴ１５がアン１゛ゲートＵを
形成する。 トランジスタＴ２１．Ｔ２２．Ｔ２３．Ｔ２４がコンデ
ンサＣ３と共にインバータ■を形成し、その際コンデン
サＣ３により、転送トランジスタＴ４の入力端に論理゛
１″の場合ｊ１全Ｃす１作電圧■ｏｏが到達するようＣ
二、Ｔ２３のゲートにおけるブートストラップが行なわ
７ｔと〕。 トランジスタＴ２０が、ＴＩもＴ２もｌつＩ・１いてい
ない場合２二、ノードＡＣ二所定の基部′電位が与えら
れυようｌ１計う。 Ｃ１，Ｔ１４またはＣ２およびＴ’１９が、デコーダ・
ノードの全電圧を回路の点Ａにもたらすように、Ｔ１ま
たはＴ２のゲートにおけるブートストラップを可能にす
る。その際、特ζ二Ｃ１，Ｔ１４の場合には、クロック
φ□。にくらべて遅らさ几たφＲＣ２が有利である。

【図面の簡単な説明】

第１図は本発明を応用し得る通常のダイナミックＲ，Ａ
Ｍメモリのクロック回路図、第２図は第１図のメモリの
クロック制御のタイムダイアグラム、第３図は本発明に
よるデコーダの回路図、第３ａ図はメモリの正規作動に
用いられまた同様に３状態出力端に接続さ几るデータ出
力端回路を示す図、第４図は第３図によるデコーダの作
（助のために必要なパルスのタイムダイアグラム、第５
り１はアーリー−書込み一動作中のロール−コールのタ
メに用いられるパルスのタイムダイアグラム、第６図は
パルス「τ１．韮およびＷＥ（−書込みクロック）によ
【フ、またダイナミックＲ、Ａ　Ｍ本発明による装置の
作動のため（二必塁なパルスを供給するクロック変換器
の回路１．第７図は本発明の核心を形成する出力デコー
ダのもう１つの実施例の回路図、＠７ａ図はＸ？　７図
の出力デコーダに対する補足回路を示す図である３、 ＣＡＳ・・・列アドレスクロック、　　ＤＡ・・・デー
タ出力端、　ＤＩ・・・偏差入力信号、　Ｄｏ、Ｄ、）
・・・データ、■・・・インバータ、　Ｎ・・・正規作
動用領域、　ＯＬ・・・出力ドライバ、　可τ１・・・
行アドレスクロック、　　Ｒ８・・・冗喪マトリクス列
、　ＲＺ・・・冗長マトリクス行、　　ＳＤＲ・・・列
冗同デコーダ、　ＳＰ・・・　メモリマトリクス、ＳＴ
・・・　シュミットトリガ回Ｗ各、　　Ｔ・・・トラン
ジスタ、　Ｕ・・・　アンドゲート、　ｖｏｏ　・・・
第１の供給電位、　■　　・・・　基遵′・１位、　Ｗ
Ｅ・・・Ｓ 書込みパルス、　ＺＤＲ・・・行冗）蔓デコーダ、φ・
・・クロックパルス。 ＦＩＧ　２ ＦＩＧ　３ ＦＩＧ　３ａ

Claims (1)

1. 【特許請求の範囲】 ■）互いに等しいメモリセルから成るメモリマトリクス
   が少なくとも１つの行デコーダおよび１つの列デコーダ
   を介して個々のメモリセルｒ二関してアドレス可能であ
   り、マＩ・リクス列によるアドレシングはそれぞれ１つ
   の列アドレスクロックＣＡＳにより、また″７トリクス
   行によるアドレシングはそオｔぞＪｔｌつの行アドレス
   クロックＲＡＳにより開始さ、１、またメモリマトリク
   スか少なくとも１°つの冗長な行および（または）列を
   有し、この冗長行および（または）列はさし当りメモリ
   の正規作動から除外さノｔており、正規作動に対する特
   別な措置に基づいて初めて、すなわち代理として、利用
   されるように構成されている集積ダイナミック書込み一
   読出し、メモリにおいて、そのつどのアドレシングにＪ
   、ｐづいてλ己憶されているディジタルデータ（Ｄｏ　
   、　　Ｄ’ｏ　　）を与えられまた３伏態ドライノー（
   Ｔ７．Ｔ８）として構成されてＡハるメモリのデータ１
   −１ルカ：Ｌ：ｆｎ（ＤＡ）が、デコーダとして構成さ
   ゴｔている別の回路部分（ロール−コール−デコーダ）
   【＝より影普さｊ’Ｌ　１またこの回路部分が、メモリ
   マトリクス（ＳＰ）の木来正硯作動のた・〆）（二設け
   られている領域（Ｎ）の行または列のうち１つの冗長行
   または列により置換さＪ”した行または列がアドレスさ
   れ、かつ同時にデコーダとして構成されている別り）沌
   １路部分が外部からアクティブ化１されている際Ｃ二こ
   の回路；５分がメモリ７トリクス（ＳＰ）から３状：弔
   出力端（、ＯＡ）への正規データ経ｉｉ＆　（Ｄｏ、　
   ｐ、））を阻止し、かつアドレスさｔた前記正規作動用
   領域（’Ｎ）のかわりに１つの冗長行または列の使用を
   指示す６論理値による指示信号をメモリの１つの信号出
   力端特にデータ出力端（ＤＡ）は出現させるように、構
   成かつ制御されていることを特徴とする集積ダーｒナミ
   ック書込み一読出しメモリ。 ２）障害のある行のアドレスの読出しのため、デコーダ
   として構成されておりかつ直接に３状、帳出力端に作用
   する回路部分の行アドレスクロック（ＲＡＳ）のみに関
   係す・ククロツー〇ング（オンリー−Ｒ’ＡＳ−サイク
   ル）が、また障害のある列の読出しのため、行アドレス
   クロック（ＲＡＳ）の働きならびにクリアドレスクロッ
   ク（ＣＡＳ）の働きが用いられ、その際に書込みパルス
   （−ｖＶｐ）は列アドレスクロック（Ｃ，ＡＳ）よりも
   前またはそれと同時に生じ、または両種（ＣＡＳ、ＷＥ
   ）の対応する両パルスの間の遅延が、メモリマトリクス
   から１−り出力端（’Ｉ）　Ａ　）への正規データ経路
   の阻止が保証されている（アーリー−書込み−サイクル
   ）ようＣ二小さく設定されていることを特徴とする特許
   請求の範囲第１項記３）冗長７トリクス行（’−ＲＺ）
   の谷７セ粘よび冗長マトリクス列（Ｒ８）の各々！＝各
   １つの冗長デコーダ（Ｚ　ｉ）　ＲまたはＳ　Ｄ　Ｒ）
   が対応づけられており、この冗員デコーダがその持続的
   な設定（二基づいてメモリー７トリクス（、ＳＰ）の正
   規作動用の領域（Ｎ）の１つの障害３）あるマトリクス
   行または障害・り）あるマトリクス列に対応づけらりｔ
   ているアドレス信号に反応しかつその代わり（二１つの
   冗長どｊまたは〃りをアクティブ化し７さらに４３号出
   力ｒｉＭ　（’、ＯＡ　）　？形成する３伏態ドラ、イ
   バＣＴ７．’１１）の制御′１月のために用いられる信
   号を、ＭＯ８電界効果トランジスタから形成さｎだ入力
   Ｊ、Ｍが・７ｔ部１ノリーズＣ−よりアクテ・ｒブ化さ
   ７１ている際ツ）み発生してデコーダとして構成さ７ｔ
   た［０１路ゝ、６分を経て３状態ドライバ（Ｔ７．Ｔ８
   ）として作動するデータ出力端（ＤＡ）に到達させるよ
   うｌ二不苦成されていることを；１寺徴とする持を午請
   求の範囲第１頌または第２項記載のメモリ。 ４）各冗員デコーダ（、ＲＺＤ１＋　　Ｒ８１）１）に
   、ゲ−１・で冗長デコーダの出力により制御さ九またド
   レイン端子で第１の供給電位（Ｖｏｏ）に接続されてい
   る各１つのへ１０Ｓ電界効果トランジスタ（Ｔ　Ｒｉ　
   ｌ　　Ｔｃｉ　）が固定的に対応づけられており、この
   電界効果トランジスタのドレイン端子がクロックされる
   １・つのＭＯ８′屯界効果トランジスタＣＴ５またはＴ
   ６）を介して基準電位（Ｖ８８）と接続されてお（）、
   さらにクロックされる転送トランジスタ（Ｔ３＋’ｒ４
   ）：に介１−て３伏態出力端（Ｔ７．ＩＪ）の制御のた
   めに用いられていることを特徴とする特許請求の範囲第
   ３順記載のメモリ。 ５）個々の行冗長デコーダ（ＺＲＤ・）（二そ２ｔぞオ
   を対応づけら几ているＭＯ８Ｏ８電界ツノ１果トランジ
   スタＲ１）がそのソース端子で他の行冗長デコーダ（Ｚ
   ＲＤｉにそれぞれ対応づけられているＭＯ８電界効果ト
   ランジスタ（ＴＲ１〕のソース端子と直接に接続さ、：
   ｔておりま１でこれらのトランジスタのソース端子と基
   準電位（Ｖ、）との間の接続のために夷１のクロック信
   号（φＰＲ）により制御さ肌る１つの共通の’ｎ、Ｉ　
   ＯＳ電界効果トランジスタ（Ｔ５）がデコーダとして構
   成さ、ｆしており３伏態出力端に作用する回路の入力部
   分（二股けら）ｔでおり、さらに個々の列冗長デコーダ
   （Ｒ８Ｄｊ　）にそれぞれ対応づけられている電界効果
   トランジスタ（Ｔｏｊ）がそのソース端子で他の列冗長
   デコーダ（ＳＲＤｊ）ｉ二それぞ２を対応づけろノｔて
   いるＭＯ８電界効果トランジスタ（Ｔｃｊ）のソース端
   子と直接（二接続さ２ｔており主たこ２ｔらのソース端
   子と基準′ζ位（Ｖ８３）との間の接イ売のために夷２
   のクロック［信号（φＰＣ’）により制御卸さＪする１
   つの共ｉＴ＋のＭＯ８電界効果トランジスタ（Ｔ６）が
   同様に没けら２ｔており、行冗長デコーダ（ＺＲＤ□）
   により制御されるＭＯ８電界効果トランジスタ（Ｔ、ｉ
   ）のソース端子は共通に、第２のクロック信号（φ、。 ）および第３のクロック信号（φ、。）を入力として万
   一えられる１つのアンドゲート（Ｕ）の出力により制御
   さ几る第１の転送トランジスタＣＴ１）のソース端子に
   接続されており、デコーダとして構成さ、ｆした回路部
   分の入力部内の列冗長デコーダ（ＳＲＤｊ）ｆ二より制
   御されるＭＯ８電界効果トランジスタ（Ｔｃ、：Ｊ）の
   ソース端子は第４のクロック信号（φつ。）により制御
   される第２の転送トランジスタ（Ｔ２）のソース端子に
   接続されており、さらに両転送トランジスタ（Ｔ１．Ｔ
   ２）の互いに接続さ肌たドレイン端子は一万では第３の
   クロック信号（φＲＣ）により制御される第３の転送ト
   ランジスタ（Ｔ３）を介して、第１の供給電位（Ｖｏｏ
   ）ｆ二接続さねている出力トランジスタ（Ｔｌ）の、特
   にメモリから出発したデータ信号（Ｄ。　）によっても
   制御さ肌るゲートに接続されており、他方で心ま１つの
   インバータ（■）と第、（のクロッグ信号（φ、。）に
   より同じく制御さ７０．る第４の転送トランジスタ（Ｔ
   ４）との直列回路を介して、３状態出力端を形成する両
   トランジスタ（’ｒ７゜Ｔｌのうち基準電位（’Ｖ、　
   ）に接続されているＭＯ８電界効果トランジスタ（Ｔ８
   ）の、特Ｃニメモリから出発し反転さ九たデータ信号（
   Ｄｏ）によっても制御されるゲートに接続されているこ
   とを特徴とする特許請求の範囲第４項５己１践のメモリ
   。 ６）メモリフトリクス（ＳＰ）からそのデータ出力端（
   、Ｄ、Ｄ）に現われろ情報データが１つのクロック制ｆ
   ｉｌｌ］さｆＬ７＋出力ドライバＣＯＬ＞を介ｌ、て３
   状態出力端（Ｔｌ、Ｔ８）に到達し、直接イ言号（−相
   当する出力ドラ・イバ（ＯＬ）のデータ出力端（ＤＯ）
   が第１の供給電位（ＶＣＣ）に接続されている３伏襟出
   力端のＭＯ８Ｏ８電界効果トランジスタｌ）のゲートと
   第１の放電トランジスタ（Ｔ９）のソース−ドレイン間
   を介して基準電位（■８８）とに接続さ几ており、また
   反転されたデータ信号に相当する出力ドライバ（ＯＬ　
   、）のデータ出力端（，００）が基準電位（Ｖ、）−二
   接続されている３状態出力端（Ｔｌ、Ｔ８）のトランジ
   スタ（Ｔ８）のゲートと第２の放電トランジスタ（Ｔ　
   １ｏ　、）のソース−ドレイン間を介して基准電位（’
   ｖ３ｓ）とに接続され°Ｃおり、さらに両放電トランジ
   スタ（Ｔ９．Ｔｌ０）が共通に１つのアントゲ−）（Ｕ
   ”　）ｌ二より制御さ肌ており、その一方の入力端は列
   アドレスクロック（ＣＡＳ）（二より、また他方の入力
   ・υ、■は１つのインバータ（Ｉ”　）を介して、アン
   ドゲート（Ｕ）も第３の転送トランジスタ（Ｔ３）およ
   び第４の転送トランジスタ（Ｔ４）も制御するクロツク
   パルス（φ□。）により制御されることを特徴とする特
   許６肯求の範囲第１項な（ハし第５順のいずｆＬかζ二
   ε己載のメモリ。 ７）アンドゲート（Ｕ）ならび（二第３す６よび第４の
   転送トランジスタ（Ｔ３．Ｔ４）の制御のために必要な
   りロックパルス（φ、。）を発生するため、行アドレス
   クロック（ＲＡＳ）が第１のインパーク（工１）の入力
   端に与えうｆＬ　テ’！６　＋）　、またこの第１　Ｑ
   ）−（ンバーク（ＩＩ）の出力が第１のアンドデート（
   Ｕｌ）の一方の入力端に与えられており、その飴方の入
   力端には箒１のインバータ（工１）の出力が第１の遅延
   回路（ＶＧＩ）を介して与えら凡ており、また第７のイ
   ンバータ（Ｔ１）の出刃は第２のアンドゲート（Ｕ２）
   の−万の入力端にも与えら２ｔており、七〇）他方ノ入
   カ端ニは第１のアントゲ−）（Ｕｌ）−刀出刃が第２の
   遅延回路（ＶＧ２）を介して与えろノｔ″Ｃおり、さら
   に第１のインバータ（工１）の出力は第３のアンドゲー
   ト（Ｕ３　）の第１の入力端にも与えられており、その
   第２の入力端には第２のアンドデート（Ｕ２）の出力が
   第３および第４の遅延回路（ＶＧ３．ＶＧ４　）の直列
   回路を介して与えられており、その第３の入力端には正
   規入力レベルから偏差する入力信号（ＤＩ）によりアク
   ティブ化され得るンユミットトリガ回路（ＳＴ）ン）出
   力が辱えらｎでおり、＄３のアンドゲート（Ｕ３）の出
   力としてアンドゲート（Ｕ）ならびに第３および第４の
   転送トランジスタ（Ｔ３．Ｔ４）の制御のために必要な
   りロックパルス（φＲＣ）が発生さＪ”Ｌることを特徴
   とする特許請求の範囲第４項ないし第６項のいずれかに
   記載のメモリ。 ８）行アドレスクロック（ＲＡＳ）により制御されるパ
   ルス形成回路部分のなかの第２のアントゲ−）　（’Ｕ
   　２　）の出力を一万の入力端に与えられまた列アドレ
   スクロック（ＣＡＳ）をインバータ（工２）を介して他
   方の入力端に与えられるアントゲ−）（Ｕ５）が設けら
   れており、このアンドゲートの出力を入力端に与えられ
   るインバータ（工４）の出力として発生されるグロック
   パルス（φ、。）が、デコーダの入力部に設けられて沿
   り列冗昆デコーダ（二より制御されるトランジスタ（Ｔ
   ｃｊ）と基準電位（Ｖ８８）との間の接続を形成するＭ
   Ｏ８電界効果トランジスタ（Ｔ６）の制御のために用い
   られていることを特徴とする特許請求の範囲第７項記載
   のメモリ。 ９）クロックパルス（φ、。）を出力として発生するイ
   ンバータ（Ｔ４）の入力を直接（ニー万） の入力端（二与えられまた遅延回路（Ｖ　Ｇ　５　）を
   介して他方の入力端（二与えられる別のアンドゲート（
   Ｕ６）が設けらノｔてにす、このアントゲ−）（Ｕｌｉ
   ）の出力として発生さスするパルス（φＥＣ）が１．３
   伏、喋出力ｎ：？Ａ　（Ｔ７．　Ｔｓ　）に接続さ２ｔ
   ているデコーダのなかの第２の転送トランジスタ（Ｔ２
   ）のゲートに与えらＪｔていることを特徴とする特許請
   求の範囲第８項記載のメモリ。 １０）列アドレスクロック（ＲＡＳ）、によび列アドレ
   スクロック（Ｃ１０）により制御さノするパルス形成回
   路が同時にデータ出力ドライバ（ＯＬ）の制御のために
   必要なりロックパルス（φ０．φ０．φ０．φ。）をも
   供給することを特徴とする特許請求の範囲第７項ないし
   第９項のいずれかに記載のメモリ。 １１）使用さ九ている遅延回路が同一の伝搬時間【：設
   定されていることを特徴とする特許請求の範囲第７項な
   いし第１０項のいずれかに記載のメモリ。 １２）第１の転送トランジスタ（Ｔ１）および第２の転
   送トランジスタ（Ｔ２）ｔｒ：３状態出力端のトランジ
   スタ（Ｔ？、Ｔ８）と接続する回路部分と両転送トラン
   ジスタ（’ｌ’ｌ、　’ｌ’２）を制御するための回路
   部分とが両転送トランジスタのソースおよびゲート側で
   第７図に示されているように構成さ肌ていることを特徴
   とする特許請求の範囲第４項または第５項記載のメモリ
   。 １３）第１の転送！・ランジスタ（ＴＩ）を制御するア
   ンドゲート（Ｕ）が１つのＭ’　ＯＳ電界効果トランジ
   スタ（Ｔ１４）により与えられていることを特徴とする
   稍＃Ｆ　請求の範囲第５項ないし第１２項のいずれかに
   記載のｌそり。