JPH01189099A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH01189099A JPH01189099A JP63010735A JP1073588A JPH01189099A JP H01189099 A JPH01189099 A JP H01189099A JP 63010735 A JP63010735 A JP 63010735A JP 1073588 A JP1073588 A JP 1073588A JP H01189099 A JPH01189099 A JP H01189099A
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- 230000015654 memory Effects 0.000 claims abstract description 83
- 230000002950 deficient Effects 0.000 claims abstract description 6
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は不良ビット救済用の冗長メモリを有する半導
体メモリ装置に関し、特に冗長メモリ使用情報をメモリ
装置外部から容易に検出できるようにした半導体メモリ
装置に関するものである。
体メモリ装置に関し、特に冗長メモリ使用情報をメモリ
装置外部から容易に検出できるようにした半導体メモリ
装置に関するものである。
従来、冗長メモリ使用検出回路は特開昭６２−２２３０
０号公報などに示されておシ、その−例を第１０図に示
す。図において、ｌはエンハンスメントＮチャン不ルト
ランソスタで構成されたダイオードｎ段接続部、２はデ
プレッシ薯ンＮチャンネルトランソスタであシ、ダイオ
ードｎ段接続部ｌとトランゾスタ２は電源ｖｃｏとメモ
リ装置の外部端子３の間に直列に接続され、トランジス
タ２のゲート端子４には冗長メモリ使用信号Ｒが入力さ
れる。信号Ｒのレベルは、冗長メモリを使用している場
合は直流的にＶｃ ｃレベル、使用していない場合は直
流的に接地レベルにされる。そして、冗長メモリを使用
しているか否かの検出は、外部端子３にＶｃｃよシもダ
イオードｎ ＋１段分以上高い電圧を印加してその時の
電流の有無で行われる。
０号公報などに示されておシ、その−例を第１０図に示
す。図において、ｌはエンハンスメントＮチャン不ルト
ランソスタで構成されたダイオードｎ段接続部、２はデ
プレッシ薯ンＮチャンネルトランソスタであシ、ダイオ
ードｎ段接続部ｌとトランゾスタ２は電源ｖｃｏとメモ
リ装置の外部端子３の間に直列に接続され、トランジス
タ２のゲート端子４には冗長メモリ使用信号Ｒが入力さ
れる。信号Ｒのレベルは、冗長メモリを使用している場
合は直流的にＶｃ ｃレベル、使用していない場合は直
流的に接地レベルにされる。そして、冗長メモリを使用
しているか否かの検出は、外部端子３にＶｃｃよシもダ
イオードｎ ＋１段分以上高い電圧を印加してその時の
電流の有無で行われる。
第１１図は他の従来例を示し、電源Ｖｃｃとアース間に
ＭＯＳ）ランソスタ５，６と抵抗ｒの直列回路が接続き
れ、トランジスタ５と抵抗ｒＯ接続点Ａと検出端子７間
にはＭＯＳ）ランノスタ８が接続される。抵抗ｒは冗長
選択信号Ｒ１が７１イレペルのときに接続点Ａが実質的
に電源及びアース双方に対シてハイインピーダンス状態
となるような高い抵抗値となっている。トランジスタ６
のゲート端子９には冗長選択信号Ｒ１が入力され、信号
Ｒ１はアクセスしたメモリのアドレスが冗長メモリアド
レスであればロウレベルとなシ、アクセスしたアドレス
が冗長メモリアドレスでなければノ１イレペルとなる。
ＭＯＳ）ランソスタ５，６と抵抗ｒの直列回路が接続き
れ、トランジスタ５と抵抗ｒＯ接続点Ａと検出端子７間
にはＭＯＳ）ランノスタ８が接続される。抵抗ｒは冗長
選択信号Ｒ１が７１イレペルのときに接続点Ａが実質的
に電源及びアース双方に対シてハイインピーダンス状態
となるような高い抵抗値となっている。トランジスタ６
のゲート端子９には冗長選択信号Ｒ１が入力され、信号
Ｒ１はアクセスしたメモリのアドレスが冗長メモリアド
レスであればロウレベルとなシ、アクセスしたアドレス
が冗長メモリアドレスでなければノ１イレペルとなる。
そして、検出に際しては、検出端子７にＶｃ ｃよシも
ダイオード２段分以上の高い電圧を印加し、検出端子７
から電源Ｖｃ ｃへの電流の有無で冗長メモリアドレス
であるか否かを検出する。
ダイオード２段分以上の高い電圧を印加し、検出端子７
から電源Ｖｃ ｃへの電流の有無で冗長メモリアドレス
であるか否かを検出する。
第１２図はさらに他の従来例を示し、ｌＯは検出端子、
１１．１２はＭＯＳ）ランノスタ、１３はナンド回路、
１４はノア回路、１５はインノ々−タ、１６はノア回路
である。冗長選択信号Ｒ１がナンド回路１３およびノア
回路１４に入力され、この冗長選択信号Ｒｉはアクセス
したアドレスが冗長メモリアドレスであればローレベル
となシ、冗長メモリアドレスでなければノーイレペルと
なる。そして、アクセスアドレスが冗長メモリアドレス
である場合には検出端子１０にローレベルを出力し、冗
長メモリアドレスでない場合にはノーイレベルを出力す
る。又、ノア回路１６に出力イネーブル信号■及びチッ
プイネーブル信号ＣＥを入力し、検出端子１０のノ１イ
インピーダンス制御も行っている。
１１．１２はＭＯＳ）ランノスタ、１３はナンド回路、
１４はノア回路、１５はインノ々−タ、１６はノア回路
である。冗長選択信号Ｒ１がナンド回路１３およびノア
回路１４に入力され、この冗長選択信号Ｒｉはアクセス
したアドレスが冗長メモリアドレスであればローレベル
となシ、冗長メモリアドレスでなければノーイレペルと
なる。そして、アクセスアドレスが冗長メモリアドレス
である場合には検出端子１０にローレベルを出力し、冗
長メモリアドレスでない場合にはノーイレベルを出力す
る。又、ノア回路１６に出力イネーブル信号■及びチッ
プイネーブル信号ＣＥを入力し、検出端子１０のノ１イ
インピーダンス制御も行っている。
しかしながら、第１０図及び第１１図に示す従来例にお
いては、外部端子３及び検出端子７に電源電圧ｖＣｃよ
シも高い電圧を印加する必要があシ、検出が容易でなく
、また端子３．７を設ける必要が生じて構造が複雑にな
った。又、第１２図の場合には、７９ツケーソに実装し
た際空き端子を検出端子１０として用いる必要があり、
空き端子がないバクケーノに実装されたメモリ装置の場
合には使用できないといり問題点があった。
いては、外部端子３及び検出端子７に電源電圧ｖＣｃよ
シも高い電圧を印加する必要があシ、検出が容易でなく
、また端子３．７を設ける必要が生じて構造が複雑にな
った。又、第１２図の場合には、７９ツケーソに実装し
た際空き端子を検出端子１０として用いる必要があり、
空き端子がないバクケーノに実装されたメモリ装置の場
合には使用できないといり問題点があった。
この発明は上記のような問題点を解決するために成され
たものであシ、電源電圧より高い電圧を必要とぜず、ま
た特別な検出端子を必要とぜず、冗長メモリ検出情報、
即ち装置として冗長メモリを用いているか、また何れの
アドレスで用いているかをメモリ装置外部から容易にか
つ簡単な構成で検出することができる半導体メモリ装置
を得ることを目的とする。
たものであシ、電源電圧より高い電圧を必要とぜず、ま
た特別な検出端子を必要とぜず、冗長メモリ検出情報、
即ち装置として冗長メモリを用いているか、また何れの
アドレスで用いているかをメモリ装置外部から容易にか
つ簡単な構成で検出することができる半導体メモリ装置
を得ることを目的とする。
この発ＩＭは半導体メモリ装置において、冗長メモリの
使用を検出し、冗長メモリの未使用時に出力端子ヲハイ
インピーダンス状態にする冗長メモリ使用検出手段と、
冗長メモリの使用アドレスを検出し、使用アドレスか否
かによってノ１イまたはローレベルの出力をデータバス
を介して出力端子に出力する冗長メモリ使用アドレス検
出手段を設けたものである。
使用を検出し、冗長メモリの未使用時に出力端子ヲハイ
インピーダンス状態にする冗長メモリ使用検出手段と、
冗長メモリの使用アドレスを検出し、使用アドレスか否
かによってノ１イまたはローレベルの出力をデータバス
を介して出力端子に出力する冗長メモリ使用アドレス検
出手段を設けたものである。
この発明における冗長メモリ使用検出手段は冗長メモリ
の使用を検出し、使用検出時には出力端子をロウインピ
ーダンス状態にし、未使用検出時には出力端子をノ１イ
インピーダンス状態にする。
の使用を検出し、使用検出時には出力端子をロウインピ
ーダンス状態にし、未使用検出時には出力端子をノ１イ
インピーダンス状態にする。
又、冗長メモリ使用アドレス検出手段は、冗長メモリ使
用アドレスか否かによってノ）イまたはロウレベルの出
力金データバスを介して出力端子に出力する。
用アドレスか否かによってノ）イまたはロウレベルの出
力金データバスを介して出力端子に出力する。
以下、この発明の実施例を図面とともに説明する。第１
図はこの発明の第１の実施例によるブロック構成図であ
る。モード指定回路８０の冗長使用検出可能化信号（イ
ネーブル信号）ＲＯＭがメモリアレイ部２１、冗長アド
レス出力回路７ｏ及び冗長使用出力回路５０に入力され
る。冗長アドレス出力回路７０と冗長フラグ出力回路９
０は状態判断回路２００を構成する。メモリアレイ部２
１は不良ピット救済用の冗長メモリを有しておシ、メモ
リセルアレイ２５とリード／ライト アンプ２３とから
成る複数のす１メモリアレイ部２２によシ構成されてい
る。各メモリセルアレイ２５はそれツレ各リード／ライ
ト アンｆ２３とサラデータパス２４によυ結ばれてお
り、さらに各アンプ２３の入出力はデータバスＢＵＳと
選択的に接続される。
図はこの発明の第１の実施例によるブロック構成図であ
る。モード指定回路８０の冗長使用検出可能化信号（イ
ネーブル信号）ＲＯＭがメモリアレイ部２１、冗長アド
レス出力回路７ｏ及び冗長使用出力回路５０に入力され
る。冗長アドレス出力回路７０と冗長フラグ出力回路９
０は状態判断回路２００を構成する。メモリアレイ部２
１は不良ピット救済用の冗長メモリを有しておシ、メモ
リセルアレイ２５とリード／ライト アンプ２３とから
成る複数のす１メモリアレイ部２２によシ構成されてい
る。各メモリセルアレイ２５はそれツレ各リード／ライ
ト アンｆ２３とサラデータパス２４によυ結ばれてお
り、さらに各アンプ２３の入出力はデータバスＢＵＳと
選択的に接続される。
回路２６，２７．２８は入出力回路１００を構成する。
データバスＢＵＳには、入力端子ＤＩＮと接続された入
カパッフア２６の出力を受けるリード／ライト制御回路
２７が接続され、リード／ライト 制御回路２７にはｒ
−タパスＢＵＳ １及び出力パッ７７２８’ｔ−介して
出力端子Ｄｏｔｒｔが接続される。
カパッフア２６の出力を受けるリード／ライト制御回路
２７が接続され、リード／ライト 制御回路２７にはｒ
−タパスＢＵＳ １及び出力パッ７７２８’ｔ−介して
出力端子Ｄｏｔｒｔが接続される。
又、出力バッファ２８には冗長使用出力回路５０の出力
（制御信号）ＯＥＩが；ントロール用パスを介して入力
される。
（制御信号）ＯＥＩが；ントロール用パスを介して入力
される。
一方、冗長使用検出回路４０は冗長回路可能化信号（冗
長メモリ活性化信号）４１を出力し、信号４１は冗長使
用出力回路５０及び冗長アドレス検出回路３０に入力さ
れる。冗長アドレス検出回路３０は外部アドレスを入力
とするアドレスバッフ７２０の出力２９を入力とし、冗
長アドレス検出回路３０の出力（フラグ信号）３１は冗
長切換制御回路６０及び冗長フラグ出力回路９０に入力
される。冗長切換制御回路６０の出力（冗長切換可能化
信号）６１は各サラメモリアレイ部２２に入力される。
長メモリ活性化信号）４１を出力し、信号４１は冗長使
用出力回路５０及び冗長アドレス検出回路３０に入力さ
れる。冗長アドレス検出回路３０は外部アドレスを入力
とするアドレスバッフ７２０の出力２９を入力とし、冗
長アドレス検出回路３０の出力（フラグ信号）３１は冗
長切換制御回路６０及び冗長フラグ出力回路９０に入力
される。冗長切換制御回路６０の出力（冗長切換可能化
信号）６１は各サラメモリアレイ部２２に入力される。
冗長フラグ出力回路９０の出力（冗長フラグ信号）９１
は冗長アドレス出力回路７０に入力され、冗長アドレス
出力回路７０の出力は選択的にデータバスＢＵＳに接続
される。なお、メモリセルアレイ２５をデコードするデ
コーダ、アン７Ｄ２３とデータバスＢＵＳを選択的に接
続するマルチブレフサなどは省略しである。
は冗長アドレス出力回路７０に入力され、冗長アドレス
出力回路７０の出力は選択的にデータバスＢＵＳに接続
される。なお、メモリセルアレイ２５をデコードするデ
コーダ、アン７Ｄ２３とデータバスＢＵＳを選択的に接
続するマルチブレフサなどは省略しである。
次に、冗長使用検出モード時の動作を説明する。
説明の便宜上、メモリセルアレイ２５は１０つ１カラム
の冗長メモリを備えているものとする。メモリアレイ部
２１で冗長メモリを使用する場合には、冗長使用検出回
路４０と冗長アドレス検出回路３０のプログラム素子（
ヒエーｒｙｅ選択的にレーデ等で切断する。即ち、第３
図（ａ）、（ｂ）は冗長使用検出回路４０の具体的構成
を示し、該回路４゜は相互に接続関係のない２つの回路
４０１，４０２からなシ、回路４０１，４０２はヒｚ−
ｘ’３２、インバータ３３．３４、ＭＯＳ）ランジスタ
３５゜３６及び抵抗３７から構成されている。メモリア
レイ部２１で少くともｌロウ冗長メモリを使用する場合
は回路４０１のヒユーズ３２を切断して冗長回路可能化
信号４１ （ＲＥＸ）’を出力させ、メモリアレイ部２
１で少くとも１カラム冗長メモリを使用する場合は回路
４０２のヒユー−”３２ｔ−切断して冗長回路可能化信
号４ｍ（ＲＥＹＪを出力する。従って、信号４１ （Ｒ
ＥＸ、ＲＥＹ）は冗長メモリ使用時にハイレベルとなる
。なお、信号ＲＡＳは待機時の消去電流を抑えるための
信号でアル。又、冗長アドレス検出回路３０の選択的ヒ
ユーズ切断は、欠陥メモリのアドレスに対応するように
行われる。第４図（ａ）、（ｂ）は冗長アドレス検出回
路３０の具体的構成を示し、回路３０１゜３０２を有し
ている。回路３０１，３０２は冗長メモリの使用数に応
じて設けられ、相互に接続関係はない。回路３０１．３
０２はワイヤードオア構成となりておシ、ナンド回路３
８、インバータ３９．４３，４４、ヒユーズ４２、ＭＯ
Ｓ）ランソスタ４５．４６から構成され、ＭＯＳトラン
ノスタ４５．４６のゲートにはアドレス人力２９が入力
される。回路３０１には冗長回路可能化信号４１（ＲＥ
Ｘ）と活性化信号ＣＥＸが入力され、回路３０２には信
号４１ （ＲＥＹ）と活性化信号ＣＥＹが入力される。
の冗長メモリを備えているものとする。メモリアレイ部
２１で冗長メモリを使用する場合には、冗長使用検出回
路４０と冗長アドレス検出回路３０のプログラム素子（
ヒエーｒｙｅ選択的にレーデ等で切断する。即ち、第３
図（ａ）、（ｂ）は冗長使用検出回路４０の具体的構成
を示し、該回路４゜は相互に接続関係のない２つの回路
４０１，４０２からなシ、回路４０１，４０２はヒｚ−
ｘ’３２、インバータ３３．３４、ＭＯＳ）ランジスタ
３５゜３６及び抵抗３７から構成されている。メモリア
レイ部２１で少くともｌロウ冗長メモリを使用する場合
は回路４０１のヒユーズ３２を切断して冗長回路可能化
信号４１ （ＲＥＸ）’を出力させ、メモリアレイ部２
１で少くとも１カラム冗長メモリを使用する場合は回路
４０２のヒユー−”３２ｔ−切断して冗長回路可能化信
号４ｍ（ＲＥＹＪを出力する。従って、信号４１ （Ｒ
ＥＸ、ＲＥＹ）は冗長メモリ使用時にハイレベルとなる
。なお、信号ＲＡＳは待機時の消去電流を抑えるための
信号でアル。又、冗長アドレス検出回路３０の選択的ヒ
ユーズ切断は、欠陥メモリのアドレスに対応するように
行われる。第４図（ａ）、（ｂ）は冗長アドレス検出回
路３０の具体的構成を示し、回路３０１゜３０２を有し
ている。回路３０１，３０２は冗長メモリの使用数に応
じて設けられ、相互に接続関係はない。回路３０１．３
０２はワイヤードオア構成となりておシ、ナンド回路３
８、インバータ３９．４３，４４、ヒユーズ４２、ＭＯ
Ｓ）ランソスタ４５．４６から構成され、ＭＯＳトラン
ノスタ４５．４６のゲートにはアドレス人力２９が入力
される。回路３０１には冗長回路可能化信号４１（ＲＥ
Ｘ）と活性化信号ＣＥＸが入力され、回路３０２には信
号４１ （ＲＥＹ）と活性化信号ＣＥＹが入力される。
選択的ヒユーズ切断後は、アドレス人力２９が欠陥メモ
リアドレスに一致したとき回路３０１，３０２の出力３
１（ＸＲＤｉ。
リアドレスに一致したとき回路３０１，３０２の出力３
１（ＸＲＤｉ。
ＹＲＤｉ）はハイレベルとなる。
次に、第５図は冗長フラグ出力回路９０の構成を示し、
ノア回路４７とインバータ４８から構成され、冗長アド
レス検出回路３０の出力３１（ＸＲＤ ｉ 、 ＹＲＤ
ｉ ） を入力され、ノア回路４７でノア論理をと
シ、インバータ４８ｔ−介して冗長フラグ信号９１ｉ出
力する。アドレス入力１９が冗長メモリアドレスであれ
ば、冗長フラグ信号９１１’ｊ ハイレベルとなシ、冗
長メモリアドレスでナケればロウレベルとなる。
ノア回路４７とインバータ４８から構成され、冗長アド
レス検出回路３０の出力３１（ＸＲＤ ｉ 、 ＹＲＤ
ｉ ） を入力され、ノア回路４７でノア論理をと
シ、インバータ４８ｔ−介して冗長フラグ信号９１ｉ出
力する。アドレス入力１９が冗長メモリアドレスであれ
ば、冗長フラグ信号９１１’ｊ ハイレベルとなシ、冗
長メモリアドレスでナケればロウレベルとなる。
９６図は冗長アドレス出力回路７０の構成を示し、４９
はノア回路、５１はインバータ、５２はナンド回路、５
３はノア回路、５４．５５はＭＯＳトランジスタである
。冗長アドレス出力回路７０は冗長フラグ信号９１ｔ−
人力され、リード／ライト用データバスＢＵＳＫハイレ
ベル／ローレベルを選択的に出力する。即ち、冗長メモ
リをアクセスしたときは冗長フラグ信号９１がハイレベ
ル、データバスＢＵＳがハイレベルとな）、冗長メモリ
以外をアクセスしたときは冗長フラグ信号９１がローレ
ベルでデータバスＢＵＳがローレベルとなる。このとき
、冗長アドレス出力回路７０からデータバスＢＵＳへの
ハイ／ロウレベルノ書込ミを可能とするために、冗長使
用検出モード時は冗長使用検出可能化信号ＲＯＭがメモ
リアレイ部ｌのアンプ２３とデータバスＢＵＳとの接続
をハイインピーダンス状態にしている。信号ＣＥＲは書
込タイミングを制御するための信号である。データバス
ＢＵＳに出力されたハイ／ロウレベルはリード／ライト
制御回路２７を介してデータバスＢＵＳ １に転送され
、出力バッファ２Ｂに入力される。
はノア回路、５１はインバータ、５２はナンド回路、５
３はノア回路、５４．５５はＭＯＳトランジスタである
。冗長アドレス出力回路７０は冗長フラグ信号９１ｔ−
人力され、リード／ライト用データバスＢＵＳＫハイレ
ベル／ローレベルを選択的に出力する。即ち、冗長メモ
リをアクセスしたときは冗長フラグ信号９１がハイレベ
ル、データバスＢＵＳがハイレベルとな）、冗長メモリ
以外をアクセスしたときは冗長フラグ信号９１がローレ
ベルでデータバスＢＵＳがローレベルとなる。このとき
、冗長アドレス出力回路７０からデータバスＢＵＳへの
ハイ／ロウレベルノ書込ミを可能とするために、冗長使
用検出モード時は冗長使用検出可能化信号ＲＯＭがメモ
リアレイ部ｌのアンプ２３とデータバスＢＵＳとの接続
をハイインピーダンス状態にしている。信号ＣＥＲは書
込タイミングを制御するための信号である。データバス
ＢＵＳに出力されたハイ／ロウレベルはリード／ライト
制御回路２７を介してデータバスＢＵＳ １に転送され
、出力バッファ２Ｂに入力される。
第８図は出力バッファ２８の構成を示し、６２はナンド
回路、６３．６４はインバータ、６５はノア回路、６６
はナンド回路、６７．６８はＭＯＳトランジスタである
。
回路、６３．６４はインバータ、６５はノア回路、６６
はナンド回路、６７．６８はＭＯＳトランジスタである
。
第７図は冗長使用出力回路５０の構成を示し、５６．５
８はノア回路、５７．５９はインバータである。出力端
子ＤＯＵＴ のハイインピーダンス制御信号ＯＥ、〜Ｏ
Ｅｕ のうち冗長使用出力回路５０の出力ＯＥＩ は
冗長メモリ使用時にはノ＼イレベルとなるので、出力端
子ＤｏｔｒｔにはデータバスＢＵＳ １のハイ／ロウレ
ベルが出力される。
８はノア回路、５７．５９はインバータである。出力端
子ＤＯＵＴ のハイインピーダンス制御信号ＯＥ、〜Ｏ
Ｅｕ のうち冗長使用出力回路５０の出力ＯＥＩ は
冗長メモリ使用時にはノ＼イレベルとなるので、出力端
子ＤｏｔｒｔにはデータバスＢＵＳ １のハイ／ロウレ
ベルが出力される。
上記のように本実施例では、冗長メモリ使用時にはアク
セスしたアドレスが冗長メモリ使用アドレスか否かを出
力端子Ｄｏｔｙｔ のハイ／ロウレベルで検出できる。
セスしたアドレスが冗長メモリ使用アドレスか否かを出
力端子Ｄｏｔｙｔ のハイ／ロウレベルで検出できる。
又、順次、アドレスアクセスｋしてゆけば、ＤＯＵＴが
ハイレベルになったときのアドレスが冗長メモリ使用ア
ドレスということになる。一方、冗長メモリヲ使用して
いるか否かの情報は、少くとも任意の１ビツトにアドレ
スアクセスするだけで検出可能である。即ち、冗長メモ
リ使用時の出力端子ＤＯｔ７Ｔはハイレベルかロウレベ
ルのいずれかをとるのに対して、冗長メモリ未使用時に
は信号ＯＥ１がロウレベルとな）、出力バッ７ア２８の
出力端子Ｄｏｔｒｒはハイインピーダンスとなるからで
ある。
ハイレベルになったときのアドレスが冗長メモリ使用ア
ドレスということになる。一方、冗長メモリヲ使用して
いるか否かの情報は、少くとも任意の１ビツトにアドレ
スアクセスするだけで検出可能である。即ち、冗長メモ
リ使用時の出力端子ＤＯｔ７Ｔはハイレベルかロウレベ
ルのいずれかをとるのに対して、冗長メモリ未使用時に
は信号ＯＥ１がロウレベルとな）、出力バッ７ア２８の
出力端子Ｄｏｔｒｒはハイインピーダンスとなるからで
ある。
第９図は出力バッファ２８をハイインピーダンス制御す
るための冗長使用出力回路５０の第２の実施例を示し、
６９．７２はインバータ、７１はナンド°回路である。
るための冗長使用出力回路５０の第２の実施例を示し、
６９．７２はインバータ、７１はナンド°回路である。
Ｉｌｏ コモン型のメモリ装置には、通常外部端子と
して出力イネーブル制御端子ＯＥがある。この場合、Ｏ
Ｅ用の信号ＯＥｌ の丸め配線を出力端子ＤＯＵＴのハ
イインピーダンス制御のための配線として共用すること
が可能となシ、信号配線数の増加を抑えることができる
。
して出力イネーブル制御端子ＯＥがある。この場合、Ｏ
Ｅ用の信号ＯＥｌ の丸め配線を出力端子ＤＯＵＴのハ
イインピーダンス制御のための配線として共用すること
が可能となシ、信号配線数の増加を抑えることができる
。
第２図はこの発明による半導体メモリ装置の第２の実施
例を示し、Ｎワード×４ビット構成の場合の実施例であ
る。ｌ１０１ （ｉζｌ〜４）は入出力端子である。４
つのメモリセルアレイ２５かう各１ビツトが４本のｒ−
タパスＢＵＳＡ、Ｄ に読み出される。このとき、冗長
フラグ信号を各サラメモリアレイ部２２に対応させて４
個発生させ、４本のデータバスＢＵＳＡ、Ｄ毎に各々冗
長アドレス出力回路７０を設ける。これによ少、４ピツ
ト構成の場合もビット毎の冗長メモリ検出情報をメモリ
外部から検出できるよりになる。
例を示し、Ｎワード×４ビット構成の場合の実施例であ
る。ｌ１０１ （ｉζｌ〜４）は入出力端子である。４
つのメモリセルアレイ２５かう各１ビツトが４本のｒ−
タパスＢＵＳＡ、Ｄ に読み出される。このとき、冗長
フラグ信号を各サラメモリアレイ部２２に対応させて４
個発生させ、４本のデータバスＢＵＳＡ、Ｄ毎に各々冗
長アドレス出力回路７０を設ける。これによ少、４ピツ
ト構成の場合もビット毎の冗長メモリ検出情報をメモリ
外部から検出できるよりになる。
以上のようにこの発明によれば、出力端子に冗長メモリ
検出情報を得るようにしたので、検出用の端子を別個に
設ける必要がなく、構成を簡単にすることができる。又
、検出情報はハイインピーダンス／ロウレベル／ハイレ
ベルｔｖ ａ 値テ構成すれておシ、従来のような電源
電圧よシも高い電圧の印加を必要とぜず、検出が容易と
なる。さらに、出力端子のロウレベル／ハイレベルの制
御を通常のリード／ライト時に使用するデータバスを介
して行うため、信号配線数の増加を抑制することができ
る。
検出情報を得るようにしたので、検出用の端子を別個に
設ける必要がなく、構成を簡単にすることができる。又
、検出情報はハイインピーダンス／ロウレベル／ハイレ
ベルｔｖ ａ 値テ構成すれておシ、従来のような電源
電圧よシも高い電圧の印加を必要とぜず、検出が容易と
なる。さらに、出力端子のロウレベル／ハイレベルの制
御を通常のリード／ライト時に使用するデータバスを介
して行うため、信号配線数の増加を抑制することができ
る。
第１図及び第２図はそれぞれこの発明の第１及び第２の
実施例による半導体メモリ装置の構成図、第３図はこの
発明による冗長使用検出回路の回路図、第４図はこの発
明による冗長アドレス検出回路の回路図、第５図はこの
発明による冗長フラグ出力回路の回路図、第６図はこの
発明による冗長アドレス出力回路の回路図、第７図はこ
の発明による冗長使用出力回路の回路図、第８図はこの
発明による出力バッ７アの回路図、第９図はこの発明に
よる冗長使用出力回路の他の実施例の回路図、第１０図
〜第１２図は従来の各側における冗長使用検出回路の回
路図である。 ２１・・・メモリアレイ部、２８・・・出力バッファ、
３０・・・冗長アドレス検出回路、４０・・・冗長使用
検出回路、５０・・・冗長使用出力回路、７０・・・冗
長アドレス出力回路、９０・・・冗長フラグ出力回路、
ＤＩＮ・・・入力端子、Ｉ）ｏｕ’ｒ・・・出力端子、
Ｉ １０ ｉ・・・入邑力端子。 特許出願人 沖電気工業株式会社
実施例による半導体メモリ装置の構成図、第３図はこの
発明による冗長使用検出回路の回路図、第４図はこの発
明による冗長アドレス検出回路の回路図、第５図はこの
発明による冗長フラグ出力回路の回路図、第６図はこの
発明による冗長アドレス出力回路の回路図、第７図はこ
の発明による冗長使用出力回路の回路図、第８図はこの
発明による出力バッ７アの回路図、第９図はこの発明に
よる冗長使用出力回路の他の実施例の回路図、第１０図
〜第１２図は従来の各側における冗長使用検出回路の回
路図である。 ２１・・・メモリアレイ部、２８・・・出力バッファ、
３０・・・冗長アドレス検出回路、４０・・・冗長使用
検出回路、５０・・・冗長使用出力回路、７０・・・冗
長アドレス出力回路、９０・・・冗長フラグ出力回路、
ＤＩＮ・・・入力端子、Ｉ）ｏｕ’ｒ・・・出力端子、
Ｉ １０ ｉ・・・入邑力端子。 特許出願人 沖電気工業株式会社
Claims (1)
- 【特許請求の範囲】 データバスと、 上記データバス及び出力端子に結合され、制御信号が入
力されると上記出力端子を“Ｈ”又は“Ｌ”又は高イン
ピーダンスにする入出力回路と、正規メモリセル及び冗
長メモリセルを含み、上記データバスに結合されたメモ
リアレイと、メモリアレイ内に欠陥メモリが存在する場
合、冗長メモリ活性化信号を出力する冗長メモリ使用検
出回路と、 冗長メモリ使用検出回路に結合され、イネーブル信号が
入力されると上記制御信号を出力する冗長メモリ使用出
力回路と、 内部に設定されたアドレス状態とアドレス信号が一致し
、冗長メモリ活性化信号が入力されるとフラグ信号を出
力する冗長メモリアドレス検出回路と、 上記データバスに結合され、上記イネーブル信号が入力
されると上記フラグ信号の論理レベルに応答してアクセ
スされたメモリセルが正常なメモリセルであるか冗長メ
モリセルであるかを表わす信号を上記データバスに出力
する状態判断手段を備えたことを特徴とする半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010735A JP2973419B2 (ja) | 1988-01-22 | 1988-01-22 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010735A JP2973419B2 (ja) | 1988-01-22 | 1988-01-22 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189099A true JPH01189099A (ja) | 1989-07-28 |
| JP2973419B2 JP2973419B2 (ja) | 1999-11-08 |
Family
ID=11758551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63010735A Expired - Lifetime JP2973419B2 (ja) | 1988-01-22 | 1988-01-22 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973419B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03228299A (ja) * | 1990-01-31 | 1991-10-09 | Nec Corp | 置換アドレス判定装置 |
| US6072736A (en) * | 1998-11-10 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185100A (ja) * | 1983-03-29 | 1984-10-20 | シ−メンス，アクチエンゲゼルシヤフト | 集積ダイナミツク書込み−読出しメモリ |
| JPS59210596A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Ltd | 半導体記憶装置 |
| JPS62290000A (ja) * | 1986-04-03 | 1987-12-16 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 補修されたメモリ素子を検出する方法、メモリ素子および補修検出回路 |
-
1988
- 1988-01-22 JP JP63010735A patent/JP2973419B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185100A (ja) * | 1983-03-29 | 1984-10-20 | シ−メンス，アクチエンゲゼルシヤフト | 集積ダイナミツク書込み−読出しメモリ |
| JPS59210596A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Ltd | 半導体記憶装置 |
| JPS62290000A (ja) * | 1986-04-03 | 1987-12-16 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 補修されたメモリ素子を検出する方法、メモリ素子および補修検出回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03228299A (ja) * | 1990-01-31 | 1991-10-09 | Nec Corp | 置換アドレス判定装置 |
| US6072736A (en) * | 1998-11-10 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2973419B2 (ja) | 1999-11-08 |
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Legal Events
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