JPH03228299A

JPH03228299A - 置換アドレス判定装置

Info

Publication number: JPH03228299A
Application number: JP2022646A
Authority: JP
Inventors: Akihiko Kagami; 各務　昭彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-01-31
Filing date: 1990-01-31
Publication date: 1991-10-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は置換アドレス判定装置に係り、半導体メモリ装
置の冗長回路に置き換えたアドレスを判定する回路に関
する。

〔従来の技術〕

半導体メモリ装置の高集積度化にともない、歩留り向上
のため冗長回路を有する半導体メモリ装置が増加してい
る。通常、冗長回路を用いた半導体メモリ装置では、こ
の冗長回路に置き換えられたアドレスのメモリセル特性
を別途試験する必要があるため、１つ１つの半導体メモ
リ装置について、どのアドレスが冗長回路に置き換えら
れたか知る必要がある。従来、この種の置換されたアド
レスを調べる回路の構成は、第５図に示した様になって
いた。第５図において、外部端子６７と、アドレス置換
信号６８の端子と、キャパシタ６９と、Ｎ型ＭＯＳトラ
ンジスタ７０，７１，７２゜７３と、電源７４と、Ａｏ
ピンからＡ１゜ピンまでの間を省いて示しているアドレ
ス端子７５．７６と、データ入力（信号）７７の端子と
、データ出力（信号）７８の端子とアドレスバッファ７
９と、入力回路８０と、アドレスバッファ７９から出力
されたアドレス信号８１と、アドレス信号８１が冗長回
路８５に置換されたアドレスかどうか判定されたアドレ
ス置換信号８２とが示されており、この信号８２はアド
レス置換信号６８と同一である。また、入出力線８３，
８７．８８と、メモリセルアレイ８４と、冗長回路８５
と、入出力コントロール回路８６と、出力回路８９と、
アドレス判定回路９０とが示されている。ここに示した
第５図は、従来例を説明するためのブロック図であり、
実際の半導体メモリ装置には、前記回路を制御する回路
も他に含まれている。第４図において、アドレス端子７
５．７６に入力されアドレスバッファ７９から出力され
たアドレス信号８１が置換アドレスであると、アドレス
判定回路９ｏは、アドレス置換信号８２．６８を高電位
゛Ｈ＋＋にして、冗長回路８５を動作させる。一方、ア
ドレス置換信号８２．６８が低電位“Ｌｏ“がら“Ｈ°
゛に遷移することにより、キャパシタ６９を介して、Ｍ
ＯＳトランジスタ７２のゲート電位を電源７４の電位■
。０とＭＯＳ）ランジスタフ３のしきい値Ｖ　Ｔの差つ
まり、ｖｃｃ　　ｖ、からＶ。。以上の電位へ押し上げ
る。この時、外部端子６７に、Ｖｃｃ　＋　２　Ｖ。

（ＭＯＳ）ランシスタフ０．７１のしきい値の和）以上
の十分に高い電位を与えておくと、この外部端子６７か
ら電源７４に電流が流れる。これに対して、アドレス信
号７５．７６が置換アドレスではないと、アドレス置換
信号８２．６８は“Ｌ′′で、ＭＯＳトランジスタ７２
はオフしており、電流は流れない。即ち、置換アドレス
を検出するには、アドレスを次々に変化させて、その都
度外部端子６７と電源７４との間に流れる電流を測定す
る。

〔発明が解決しようとする課題〕

前述した従来のテスト回路では、電流測定を行なわなけ
ればならない。一般的な半導体メモリ装置のテスト装置
による電流測定は時間がかかる場合が多く、測定すべき
アドレスが多い場合には、他のテスト項目に比べて、時
間が長くなるという欠点がある。例えば、１つのアドレ
スに対する電流測定には、約１０ｍ５ｅｃの時間が必要
で、２１０のアドレスについて、測定すると約１０ｓに
を要する。

本発明の目的は、前記欠点が解決され、きわめて短時間
に置換アドレスをテストできるよ′うにした置換アドレ
ス判定装置を提供することにある。

〔課題を解決するための手段〕

本発明の構成は、冗長回路のテストモードを有する置換
アドレス判定装置において、前記テストモードの際に活
性化されるテスト制御回路と、前記冗長回路に割り当て
られる置換アドレスを記憶し、与えられるアドレス信号
が置換アドレスかどうか判定する行・列アドレス判定回
路と、前記テスト制御回路の活性化後、置換アドレスア
クセス時に、入カデータの“０パ、“′１″にかかわら
ず一定のデータを内部に転送する入力回路と、前記テス
ト回路の活性化時に前記冗長回路を含むメモリセルアレ
イ内部への書き込みを禁止し、直接データを出力する入
出力コントロール回路及び出力回路とを備えたことを特
徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の置換アドレス判定回路
を示すブロック図である。第２図は第１図の入力回路７
の一例を示す論理回路図である。

第１図、第２図において、本実施例の置換アドレス判定
回路は、ＡｏビンからＡＩＧピンまでの間を省いて示し
ているアドレス端子’１，２．！：、テ’　−タ入力端
子３（第２図のデータ人力２９の端子と接続）と、デー
タ圧力（信号）端子４と、Ｙ−アドレスバッファ５と、
Ｘ−アドレスバッファ６と、入力回路７と、テスト制御
回路８と、Ｙ側のアドレス判定回路９と、Ｘ側のアドレ
ス判定回路１０と、メモリセルアレイ１１と、Ｙ側の冗
長回路（ビット綴方向の不良を救う冗長回路）１２と、
Ｘ側の冗長回路（ワード線方向の不良を救う冗長回路）
１３と、入出力コントロール回路１４と、出力回路１５
とを備えている。ここで、Ｙ−アドレスバッファ５から
出力されたＹ−アドレス信号１６、Ｙ−アドレス信号１
６が冗長回路１２に置換されたアドレスかどうか判定さ
れたＹ−置換アドレス判定信号１７（第２図の判定信号
２７と接続）Ｙ−アドレス置換信号ｉｓ、ｘ−アドレス
信号１９．Ｘ−置換アドレス判定信号２０（第２図の判
定信号２６と接続）、入出力線２１，２３゜２４（第２
図の入出力線３１．３２を示している）テスト制御信号
２２（第２図の信号２８と接続）、Ｘ−アドレス置換信
号２５　（第２図の信号２６の接続）が示されている。

第１図に示したフロック図は、本発明の第１の実施例を
説明するためのものであり、実際の半導体メモリ装置に
は、前記回路を制御する回路も他に含まれている。

通常の動作時においては、テスト制御回路８は動作せず
、その出力であるテスト制御信号２２゜２８は低電位１
１Ｌ”のままで、メモリセルアレイ１１への書キ込み、
メモリセルアレイ１１からの読み出しは正常に行われる
。この時、置換アドレスに対しても同様に、冗長回路１
２．１３内のメモリセルに対して書き込み、読み圧しが
正常に行われる。

置換アドレス検出テストモード時には、テスト制御回路
８が活性化されて、その出力のテスト制御信号２２．２
８は高電位゛Ｈ゛となる。一方、入出力コントロール回
路１４は制御され、メモリセルと入出力コントロール回
路１４はオープンになる。このとき、Ｘ−アドレス信号
１９及びＹ−アドレス信号１６が共に置換アドレスでな
いのなら、Ｘ−置換アドレス判定信号２０，２６、及び
Ｙ−置換アドレス判定信号１７．２７は“Ｉ、　ＩＩで
、正常に書き込み（この時メモリセルへの書き込みは行
わない）、読み出しが行われる。

ところが、Ｘ−アドレス信号１９トＹ−７Ｆ’レス信号
１６の少なくとも一方が置換アドレスの時、Ｘ−置換ア
ドレス判定信号２０．２６とＹ−置換アドレス判定信号
１７．２７の一方または両方が“Ｈ′となり、入力され
たデータ３，２９の“Ｈ１１、ＩＩＩ、ＩＩに関係なく
、第２図の節点３０はＩＩ　ＨＩＩに変化し、入出力線
３１及び入出力線３２にデータが転送される。このとき
、入出力線３１゜３２に転送されたデータは、データ人
力３，２９のＨ“ｌ　　　ＩＬＩ＋に関係なく強制的に
決定されているが、みかけ上データ人力３，２９に°゛
Ｈ″′が印加、すなわち外部から“Ｈｌｌが書き込まれ
たことになる。出力回路１５はテスト制御回路８が活性
化された時のみ、同一〇ＡＳ　（カラム・アドレス・ス
トローブ）サイクル中に書き込み後の読み出しを可能と
する。即ち、データ人力３，２９にＬ“を印加して、ラ
イト・モディファイ・リード（書き込み後読み出し）サ
イクルで全アドレスをアドレッシングしながら、データ
出力４から出力されたデータをモニターし、入力したデ
ータの逆相つまり“Ｈ″なら置換アドレスと判定できる
。

このとき入力回路７に入力されたデータはメモリセルに
書き込まれることなく直接出力回路１５に転送され、デ
ータ出力４から出力されるので高速かつ、消費電力も少
ない。

前述した従来のテストでは、電流値の変化により、冗長
回路に置き換えられたアドレスの検出を行なっているの
に対し、本実施例は、半導体メモリ装置の本来の機能で
ある書き込み、読み出し機能を用いて置換アドレスを検
出するという相違的を有する。

第３図は本発明の第２の実施例の置換アドレス判定装置
を示すブロック図である。

第３図において、本実施例が前述した第１の実施例と異
なる部分は、テスト制御回路４６のテスト制御信号６１
を入力とじＹ−アドレスバッファ４２へ駆動信号６５を
出力するアドレスカウンタ４１と、テスト制御信号６１
を入力としＸ−アドレスバッファ４４へ駆動信号を出力
するアドレスカウンタ４３とが設けられている点である
。この他の入力回路４５、テスト制御回路４６、入出力
コントロール回路５２、出力回路５３、アドレス判定回
路４．７，５１、冗長回路４９，５０、メモリセルアレ
イ４８等は第１図と同様な機能を備えている。

尚、テスト制御信号６１は、前記第１の実施例の動作に
加え、アドレスカウンタ４１，４３の活性化及び初期化
を行う。本実施例は、前述した第１の実施例の時と同様
、通常の動作においては、テスト制御回路は動作せず、
書き込み、読み出しが正常に行われる。置換アドレス検
出テストモーＦ時には、テスト制御回路１６が活性化さ
れて、テスト制御信号６１．２８は“Ｈ“になり、入力
回路４５．アドレスカウンタ４１，４３、入出力コント
ロール回路５２、出力回路５３を制御する。

このとき、アドレスカウンタは活性化と初期化、入出力
コントロール回路５２はメモリセルアレイとの接続のオ
ープン化、出力回路５３はライト・モディファイ・リー
ドを可能にする。置換アドレス検出テストモード時にお
いて、入力されたアドレスが置換アドレスでないとき、
同一〇ＡＳサイクルで入力回路４５に入力されたデータ
と同相のデータがメモリセルに書き込まれることなく、
高速に出力回路５３から出力される。ところが、入力さ
れたアドレスが置換アドレスの時、入力回路４５に入力
されたデータのＨＩＩ　　　“Ｌ“にかかわらず、出力
回路５３から“Ｈ＋＋データが出力される。このとき、
メモリセルへの書き込みはない。

すなわち、第４図のタイミング図に示すようにデータ入
力に“Ｌ“′を印加し、ＲＡＳ　（ロウ・アドレス・ス
トローブ）信号の降下で、アドレスカウンタ４３から初
期化されたアドレスがとりこまれ、ＣＡＳ信号の降下で
アドレスカウンタ４１から初期化されたアドレスがとり
こまれて、ライト・モディファイ・リードされ、ＣＡＳ
信号が上昇する。ＣＡＳ信号のトグルでアドレスが操り
上げされて、全Ｙ−アドレスが７ドレツシングが完了す
ると、ＲＡＳ信号のトグルでＸ−アドレスが操り上げら
れ、全アドレス空間に対して、ライト・モディファイ・
リードが行われる。この時、“Ｉ　Ｈｌ”データを出力
したアドレスが置換アドレスと判定される。

尚、第４図において、ＲＡＳ信号、ＣＡＳ信号、ＷＥ倍
信号データ人力３９．データ出力４０の各波形が示され
ており、このうちデータ出力４０は、置換アドレス時に
高位レベルｈを示す。

アドレス入力は、カウンタ動作のため、ドント・ケア（
Ｄｏｎ’ｔ　Ｃａｒｅ）状態となっている。

〔発明の効果〕

以上説明した様に、本発明は、入力回路を特に置換アド
レス判定信号２テスト制御信号、データ入力の信号で制
御し、入出力コントロール信号。

出力回路をテスト制御信号で制御することにより、テス
ト時間の大幅な短縮と消費電流を削減して、冗長回路を
置換したアドレスを検出できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の置換アドレス判定回路
を示すブロック図、第２図は第１図の入力回路の一例を
示す論理回路図、第３図は本発明の第２の実施例のブロ
ック図、第４図は第３図の動作を示すタイミング図、第
５図は従来の置換アドレス判定回路を示すブロック図。１．２．３７．３８，７５．７６・・・・・・アドレス
端子、３，２９，３９．７７・・・・・・データ入力、
４．４０．７８・・・・・・テ゛−タ出力、５，６，４
２゜４４．７９・・・・・・アドレスバッファ、７，４
５．８０・・・・・入力回路、８，４６・・・・・・テ
スト制御回路、９．１０，４７，５１．９０・・・・・
・アドレス判定口Ｌ　　１１，４８．８４・・・・・・
メモリセルアレイ、１２゜１３．４９，５０．８５・・
・・・・冗長回路、１４，５２゜８６・・・・・・入出
力コントロール回路、１５，５３゜８９・・・・・・出
力回路、１６，５５．’８１．１９’、５７・・・・・
・アドレス信号、１７，２０，２６，２７゜５４．６０
・・・・・・置換アドレス判定信号、１８，２５゜５６
．５８．８２・・・・・・アドレス置換信号、２１゜２
３．２４，３１，３２，５９，６３，６４，８３゜８７
．８８・・・・・・入出力線、２２，２８．６１・・・
・・・テスト制御信号。

Claims

【特許請求の範囲】１、冗長回路のテストモードを有する置換アドレス判定
装置において、前記テストモードの際に活性化されるテ
スト制御回路と、前記冗長回路に割り当てられる置換ア
ドレスを記憶し、与えられるアドレス信号が置換アドレ
スかどうか判定する行・列アドレス判定回路と、前記テ
スト制御回路の活性化後、置換アドレスアクセス時に、
入力データの“０”、“１”にかかわらず一定のデータ
を内部に転送する入力回路と、前記テスト回路の活性化
時に前記冗長回路を含むメモリセルアレイ内部への書き
込みを禁止し、直接データを出力する入出力コントロー
ル回路及び出力回路とを備えたことを特徴とする置換ア
ドレス判定装置。２、与えられたアドレス信号が、内部で発生した行・列
アドレスカウンタからの信号である請求項１項記載の置
換アドレス判定装置。