JP2616005B2 - 半導体メモリの組込み検査回路 - Google Patents
半導体メモリの組込み検査回路Info
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- JP2616005B2 JP2616005B2 JP1132008A JP13200889A JP2616005B2 JP 2616005 B2 JP2616005 B2 JP 2616005B2 JP 1132008 A JP1132008 A JP 1132008A JP 13200889 A JP13200889 A JP 13200889A JP 2616005 B2 JP2616005 B2 JP 2616005B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリの組込み検査回路に関する。
（従来の技術） メモリが大容量になるほど、それに比例してチップの
テスト時間が増加し、大幅なテストコストの上昇を招
く。このようなテストコストの削減方法の一つとして、
ワード線上の全メモリセルを単位としたテストパターン
の書込み、比較、不良検出機能を持つ小規模な検査回路
をチップ上に搭載し、ワード線単位の同時テスト（並列
テスト）を行う半導体メモリの組込み検査回路がある。
本回路は、電子情報通信学会技術研究報告（Vol.87、N
o.266、IDC87−75）で松村他が詳細に論じている。以
下、この従来例について述べる。
テスト時間が増加し、大幅なテストコストの上昇を招
く。このようなテストコストの削減方法の一つとして、
ワード線上の全メモリセルを単位としたテストパターン
の書込み、比較、不良検出機能を持つ小規模な検査回路
をチップ上に搭載し、ワード線単位の同時テスト（並列
テスト）を行う半導体メモリの組込み検査回路がある。
本回路は、電子情報通信学会技術研究報告（Vol.87、N
o.266、IDC87−75）で松村他が詳細に論じている。以
下、この従来例について述べる。
本回路の一構成例を第５図に示す。また、ワード線W0
の上にメモリセルM0を１情報により並列テスト（書込
み、比較）するときの各部の動作波形を第６図に示す。
このとき、メモリセルM0は０情報を記憶しているものと
し、ビット線プリチャージレベルは電源電圧の半分（Vc
c/2）を仮定する。
の上にメモリセルM0を１情報により並列テスト（書込
み、比較）するときの各部の動作波形を第６図に示す。
このとき、メモリセルM0は０情報を記憶しているものと
し、ビット線プリチャージレベルは電源電圧の半分（Vc
c/2）を仮定する。
初めのサイクル（時刻t1〜t5）はデータの並列書き込
み時の動作を示す。まず、プリチャージ信号Ｐによりプ
リチャージ回路PCを活性化させてエラーバスEBをＨ（高
レベル）とし、待機状態を保つ。チップが選択されてテ
ストモードに入ると、プリチャージ信号ＰをＬ（低レベ
ル）とし、プリチャージ回路PCを非活性とする（時刻t
1）。続いて、ワード線W0が選択されるとメモリセルM0
からビット線B0上に０情報が読み出され、これをセンス
アンプSAで増幅する（時刻t2）。このときセンスアンプ
SAに接続されたビット線B0、B1のレベルはそれぞれＬ、
Ｈになる。そして、データ線D0、D1にメモリセルM0、す
なわちセンスアンプSAに書込むべき１情報を与えると共
に、書込み線WGをＨにして書込み回路WCを活性化し、デ
ータ線D0、D1からビット線B0、B1への情報書込みを行う
（時刻t3）。その後、書込み線WGとワード線W0をＬにし
てメモリセルM0をビット線から切り放し、１情報を記憶
させると共にプリチャージ信号ＰをＨとしてエラーバス
EBとビット線B0、B1を初期状態に戻し、データ線D0、D1
をＬにする。（時刻t4〜t5）。
み時の動作を示す。まず、プリチャージ信号Ｐによりプ
リチャージ回路PCを活性化させてエラーバスEBをＨ（高
レベル）とし、待機状態を保つ。チップが選択されてテ
ストモードに入ると、プリチャージ信号ＰをＬ（低レベ
ル）とし、プリチャージ回路PCを非活性とする（時刻t
1）。続いて、ワード線W0が選択されるとメモリセルM0
からビット線B0上に０情報が読み出され、これをセンス
アンプSAで増幅する（時刻t2）。このときセンスアンプ
SAに接続されたビット線B0、B1のレベルはそれぞれＬ、
Ｈになる。そして、データ線D0、D1にメモリセルM0、す
なわちセンスアンプSAに書込むべき１情報を与えると共
に、書込み線WGをＨにして書込み回路WCを活性化し、デ
ータ線D0、D1からビット線B0、B1への情報書込みを行う
（時刻t3）。その後、書込み線WGとワード線W0をＬにし
てメモリセルM0をビット線から切り放し、１情報を記憶
させると共にプリチャージ信号ＰをＨとしてエラーバス
EBとビット線B0、B1を初期状態に戻し、データ線D0、D1
をＬにする。（時刻t4〜t5）。
次のサイクル（時刻t6〜t9）はデータの並列比較時の
動作を示す。プリチャージ信号ＰをＬにした後、ワード
線W0をＨにしてメモリセルM0から先のサイクルで書き込
んだ情報をビット線B0上に読み出し、センスアンプSAで
増幅する（時刻t6〜t7）。このとき、メモリセルM0が正
常（１情報を記憶している）ならビット線B0、B1のレベ
ルはそれぞれＨ、Ｌになるが、メモリセルM0が不良（１
情報が０情報に変化している）ならビット線B0、B1のレ
ベルはそれぞれＬ、Ｈになる。第６図中の（B1）、（B
0）はメモリセル不良時の波形を示している。ここで、
データ線対D0、D1にメモリセルを書込み情報の反転情報
を期待値として印加し、これとメモリセルの読出し情報
との比較を比較回路CCで行い、その結果を検出回路EDと
エラーバスEBを介して出力端子Ｆに出す（時刻t8）。こ
の比較回路CCはビット線対上の情報とデータ線上の情報
との排他的論理和をとり、その結果を出力する機能を有
している。従って、このとき、メモリセルからの読出し
情報が正常（１情報）なら、ビット線B0がＨ、ビット線
B1がＬになるので、比較回路CCの出力はＬとなり、検出
回路EDを構成するトランジスタはオフ状態を保ちエラー
バスEBはプリチャージ状態、すなわちＨのままである。
従って出力端子ＦもＬを保つ。逆に、メモリセルからの
読出し情報が異常（０情報）の場合、ビット線B0、B1が
それぞれＬ、Ｈになるので比較回路CCの出力はＨとな
り、検出回路EDによりエラーバスEBのレベルがＬに引き
下げられる。この結果、出力端子ＦにはＨが出力され、
エラー発生が外部に知らせられる。
動作を示す。プリチャージ信号ＰをＬにした後、ワード
線W0をＨにしてメモリセルM0から先のサイクルで書き込
んだ情報をビット線B0上に読み出し、センスアンプSAで
増幅する（時刻t6〜t7）。このとき、メモリセルM0が正
常（１情報を記憶している）ならビット線B0、B1のレベ
ルはそれぞれＨ、Ｌになるが、メモリセルM0が不良（１
情報が０情報に変化している）ならビット線B0、B1のレ
ベルはそれぞれＬ、Ｈになる。第６図中の（B1）、（B
0）はメモリセル不良時の波形を示している。ここで、
データ線対D0、D1にメモリセルを書込み情報の反転情報
を期待値として印加し、これとメモリセルの読出し情報
との比較を比較回路CCで行い、その結果を検出回路EDと
エラーバスEBを介して出力端子Ｆに出す（時刻t8）。こ
の比較回路CCはビット線対上の情報とデータ線上の情報
との排他的論理和をとり、その結果を出力する機能を有
している。従って、このとき、メモリセルからの読出し
情報が正常（１情報）なら、ビット線B0がＨ、ビット線
B1がＬになるので、比較回路CCの出力はＬとなり、検出
回路EDを構成するトランジスタはオフ状態を保ちエラー
バスEBはプリチャージ状態、すなわちＨのままである。
従って出力端子ＦもＬを保つ。逆に、メモリセルからの
読出し情報が異常（０情報）の場合、ビット線B0、B1が
それぞれＬ、Ｈになるので比較回路CCの出力はＨとな
り、検出回路EDによりエラーバスEBのレベルがＬに引き
下げられる。この結果、出力端子ＦにはＨが出力され、
エラー発生が外部に知らせられる。
（発明が解決しようとする課題） このような、従来の半導体メモリ組込み検査回路で
は、テストデータをメモリセルへ書込む際も比較回路CC
が作動し、エラーバスEBのレベルを変化させると共に出
力端子Ｆに無意味なエラー検出信号を出す（第６図、時
刻t3〜t5）。従って本当のエラーを検出するためにはデ
ータの並列比較のサイクル（t6〜t9）のときだけ出力端
子Ｆをモニタする必要があり使いにくい。また、テスト
データをメモリセルへ書込む際のエラーバスEBの充放電
は消費電力の増大を招くという問題があった。更に、メ
モリセル検査のための期待値として書込み情報を反転し
なければならず、そのための付加回路が必要であるとい
う欠点があった。
は、テストデータをメモリセルへ書込む際も比較回路CC
が作動し、エラーバスEBのレベルを変化させると共に出
力端子Ｆに無意味なエラー検出信号を出す（第６図、時
刻t3〜t5）。従って本当のエラーを検出するためにはデ
ータの並列比較のサイクル（t6〜t9）のときだけ出力端
子Ｆをモニタする必要があり使いにくい。また、テスト
データをメモリセルへ書込む際のエラーバスEBの充放電
は消費電力の増大を招くという問題があった。更に、メ
モリセル検査のための期待値として書込み情報を反転し
なければならず、そのための付加回路が必要であるとい
う欠点があった。
本発明の目的は、テストデータ書込み時エラーバスの
充放電及び無意味なエラー検出信号の出力をなくし、低
消費電力で使い易い半導体メモリ組込み検査回路を提供
することにある。
充放電及び無意味なエラー検出信号の出力をなくし、低
消費電力で使い易い半導体メモリ組込み検査回路を提供
することにある。
更に、他の目的は、メモリセル検査のための期待値と
して書き込み情報と同じものが使用でき、特別な付加回
路を必要としない半導体メモリ組込み検査方式を提供す
ることにある。
して書き込み情報と同じものが使用でき、特別な付加回
路を必要としない半導体メモリ組込み検査方式を提供す
ることにある。
（課題を解決するための手段） 本発明の半導体メモリの組込み検出回路は、複数のメ
モリセルが接続された列をなすビット線と、当該ビット
線が対となりセンスアンプに接続され、しかも当該セン
スアンプのそれぞれに対して一つずつのメモリセルを選
択するための行をなすワード線とを備えた半導体メモリ
と、前記半導体メモリに組み込まれた一対のデータ線
と、当該データ線対上の情報を前記ビット線対に書き込
む手段と、当該データ線上の情報と前記ビット線対上の
情報を比較する手段と、当該比較手段の比較結果を検出
する手段とを備え、前記ワード線で選択されたすべての
メモリセルを単体として同時にテストする半導体メモリ
の組込み検査回路において、前記検出手段の動作が読取
り制御信号により活性化されることを特徴とする。
モリセルが接続された列をなすビット線と、当該ビット
線が対となりセンスアンプに接続され、しかも当該セン
スアンプのそれぞれに対して一つずつのメモリセルを選
択するための行をなすワード線とを備えた半導体メモリ
と、前記半導体メモリに組み込まれた一対のデータ線
と、当該データ線対上の情報を前記ビット線対に書き込
む手段と、当該データ線上の情報と前記ビット線対上の
情報を比較する手段と、当該比較手段の比較結果を検出
する手段とを備え、前記ワード線で選択されたすべての
メモリセルを単体として同時にテストする半導体メモリ
の組込み検査回路において、前記検出手段の動作が読取
り制御信号により活性化されることを特徴とする。
（作用） 本発明の半導体メモリ組込み検査回路によれば、比較
結果の検出回路を制御信号によりテストデータ書込み時
に非活性化することでエラーバスの無駄な放電をなく
し、消費電力を減らししかも使いやすくなった。
結果の検出回路を制御信号によりテストデータ書込み時
に非活性化することでエラーバスの無駄な放電をなく
し、消費電力を減らししかも使いやすくなった。
また、排他的論理和の論理を持つ比較回路の入力とな
るデータ線対とビット線対の組合わせを変えることで期
待値発生のための特別な付加回路が不要になり、回路が
簡単になる。
るデータ線対とビット線対の組合わせを変えることで期
待値発生のための特別な付加回路が不要になり、回路が
簡単になる。
（実施例） 以下に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す半導体メモリ組込み
検査回路の回路構成図、第２図はその動作波形である。
第１図は第５図の従来例に比較して、検出回路EDに、そ
の動作を制御する読取り信号を印加するための読取り線
RGを接地線の代りに用いた点が異なっているが、他の構
成及び構成要素はまったく同じである。
検査回路の回路構成図、第２図はその動作波形である。
第１図は第５図の従来例に比較して、検出回路EDに、そ
の動作を制御する読取り信号を印加するための読取り線
RGを接地線の代りに用いた点が異なっているが、他の構
成及び構成要素はまったく同じである。
本実施例では、第２図に示すように、読取り線RGのレ
ベルをテストデータ書込み時（時刻t3〜t5）はＨ、メモ
リセル検査時（時刻t8〜t9）はＬにすることにより、検
出回路EDの活性、非活性を制御している。すなわち、読
取り線RGがＬのときに検出回路EDは活性化され、比較回
路CCの出力をエラーバスEB上に伝達するが、読取り線RG
がＨのときには比較回路CCの出力に寄らず検出回路EDが
非活性化されるためにエラーバスEBはＨを保つ。従っ
て、エラーバスEBのテストデータ書込み時の放電がなく
なり、低電力化が達成される。また、このとき、出力端
子ＦはＬを保ち、無意味なエラー信号を外部に出すこと
がなくなるのでエラー認識が容易になる。
ベルをテストデータ書込み時（時刻t3〜t5）はＨ、メモ
リセル検査時（時刻t8〜t9）はＬにすることにより、検
出回路EDの活性、非活性を制御している。すなわち、読
取り線RGがＬのときに検出回路EDは活性化され、比較回
路CCの出力をエラーバスEB上に伝達するが、読取り線RG
がＨのときには比較回路CCの出力に寄らず検出回路EDが
非活性化されるためにエラーバスEBはＨを保つ。従っ
て、エラーバスEBのテストデータ書込み時の放電がなく
なり、低電力化が達成される。また、このとき、出力端
子ＦはＬを保ち、無意味なエラー信号を外部に出すこと
がなくなるのでエラー認識が容易になる。
第３図は本発明の一実施例を示す半導体メモリ組込み
検査方式の回路構成図、第４図はその動作波形図であ
る。第３図は第５図の従来例に比較して、比較回路CCへ
のデータ線D0、D1の接続を変えた点が異っているが、他
の構成及び構成要素はまったく同じである。
検査方式の回路構成図、第４図はその動作波形図であ
る。第３図は第５図の従来例に比較して、比較回路CCへ
のデータ線D0、D1の接続を変えた点が異っているが、他
の構成及び構成要素はまったく同じである。
本実施例では、第３図に示すように、排他的論理和の
論理を持つ比較回路CCの入力となるデータ線対とビット
線対の組合せをデータ線D0とビット線B1、データ線D1と
ビット線B0とすることで、メモリセル検査時（時刻t8〜
t9）にもテストデータ書き込み時（時刻t3〜t5）と同一
情報をデータ線D0、D1上に加えればよく、従来のように
反転情報を発生するための余分な回路が不要となる。ま
た、本実施例では、テストデータ書込み時には比較回路
CCの出力が常にＬとなり、エラーバスEBの放電を行わな
い。このため、低電力化が可能である。
論理を持つ比較回路CCの入力となるデータ線対とビット
線対の組合せをデータ線D0とビット線B1、データ線D1と
ビット線B0とすることで、メモリセル検査時（時刻t8〜
t9）にもテストデータ書き込み時（時刻t3〜t5）と同一
情報をデータ線D0、D1上に加えればよく、従来のように
反転情報を発生するための余分な回路が不要となる。ま
た、本実施例では、テストデータ書込み時には比較回路
CCの出力が常にＬとなり、エラーバスEBの放電を行わな
い。このため、低電力化が可能である。
以上説明したように、本実施例ではテスト回路の低電
力化及びエラー認識の容易化が可能である。また、期待
値発生回路の小型化、簡単化が可能である。
力化及びエラー認識の容易化が可能である。また、期待
値発生回路の小型化、簡単化が可能である。
また検出回路に読取り線RGを接続し、しかも比較回路
CCへのデータ線D0、D1の接続を第３図に示したようにし
たもの、すなわち請求項１、２の発明の新規な部分を兼
ね備えたものも本発明に含まれる。
CCへのデータ線D0、D1の接続を第３図に示したようにし
たもの、すなわち請求項１、２の発明の新規な部分を兼
ね備えたものも本発明に含まれる。
なお、ここではダイナミックメモリに本発明を適用し
た例を示したが、スタティクメモリでも同様に適用可能
である。
た例を示したが、スタティクメモリでも同様に適用可能
である。
（発明の効果） 本発明の半導体メモリの組込み検査回路は、テストデ
ータ書込み時に検出回路を制御信号で非活性化すること
で、エラーバスの放電による電力増加を抑え、無意味な
エラー信号の発生をなくして真のエラーを認識し易くな
るという効果を得る。また、比較回路の入力となるデー
タ線対とビット線対の組合せを変えることでテストデー
タと期待値を同じにでき、期待値発生回路の小型化、簡
単化が可能であるという効果を得る。
ータ書込み時に検出回路を制御信号で非活性化すること
で、エラーバスの放電による電力増加を抑え、無意味な
エラー信号の発生をなくして真のエラーを認識し易くな
るという効果を得る。また、比較回路の入力となるデー
タ線対とビット線対の組合せを変えることでテストデー
タと期待値を同じにでき、期待値発生回路の小型化、簡
単化が可能であるという効果を得る。
第１図は本発明の一実施例を示す回路構成図、第２図は
第１図に示す回路の動作波形図である。第３図は本発明
の一実施例を示す回路構成図、第４図は第３図に示す回
路の動作波形図である。第５図は半導体メモリ組込み検
査方式の一従来例を示す回路構成図、第６図は第５図に
示す回路の動作波形図である。 WC……書込み回路、CC……比較回路、ED……検出回路、
EB……エラーバス、WG……書込み線、D0,D1……データ
線、RG……読取り線、B0,B1……ビット線。
第１図に示す回路の動作波形図である。第３図は本発明
の一実施例を示す回路構成図、第４図は第３図に示す回
路の動作波形図である。第５図は半導体メモリ組込み検
査方式の一従来例を示す回路構成図、第６図は第５図に
示す回路の動作波形図である。 WC……書込み回路、CC……比較回路、ED……検出回路、
EB……エラーバス、WG……書込み線、D0,D1……データ
線、RG……読取り線、B0,B1……ビット線。
Claims (1)
- 【請求項１】複数のメモリセルが接続された列をなすビ
ット線と、当該ビット線が対となりセンスアンプに接続
され、しかも当該センスアンプのそれぞれに対して一つ
ずつのメモリセルを選択するための行をなすワード線と
を備えた半導体メモリと、前記半導体メモリに組み込ま
れた一対のデータ線と、当該データ線対上の情報を前記
ビット線対に書き込む手段と、当該データ線上の情報と
前記ビット線対上の情報を比較する手段と、当該比較手
段の比較結果を検出する手段とを備え、前記ワード線で
選択されたすべてのメモリセルを単体として同時にテス
トする半導体メモリの組込み検査回路において、前記検
出手段の動作が読取り制御信号により活性化されること
を特徴とする半導体メモリの組込み検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132008A JP2616005B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体メモリの組込み検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132008A JP2616005B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体メモリの組込み検査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02310885A JPH02310885A (ja) | 1990-12-26 |
| JP2616005B2 true JP2616005B2 (ja) | 1997-06-04 |
Family
ID=15071388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132008A Expired - Lifetime JP2616005B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体メモリの組込み検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616005B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2863012B2 (ja) * | 1990-12-18 | 1999-03-03 | 三菱電機株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817040B2 (ja) * | 1986-10-20 | 1996-02-21 | 日本電信電話株式会社 | 半導体メモリ |
-
1989
- 1989-05-24 JP JP1132008A patent/JP2616005B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
| JP4627644B2 (ja) * | 2004-08-30 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | メモリテスト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02310885A (ja) | 1990-12-26 |
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Legal Events
| Date | Code | Title | Description |
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