JPH07192469A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07192469A JPH07192469A JP5336490A JP33649093A JPH07192469A JP H07192469 A JPH07192469 A JP H07192469A JP 5336490 A JP5336490 A JP 5336490A JP 33649093 A JP33649093 A JP 33649093A JP H07192469 A JPH07192469 A JP H07192469A
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Abstract
(57)【要約】
【目的】 回路を複雑化すること無く、最適なパルス幅
を有するパルスを生成してアドレスアクセスタイムを早
くすることを可能とする。 【構成】 メモリセルのプリチャージを行うためのパル
ス信号ＳP を生成するパルス生成回路２を有し、このパ
ルス生成回路２は、遅延信号ＳD に基づいてパルス信号
ＳP を生成するパルス生成回路本体３と、ワード線バッ
ファ形成領域４と積層される配線領域５に形成された接
続配線６と、接続配線６を介してパルス生成回路本体３
に接続されるとともに、接続配線６を介して入力される
パルス生成回路本体からの入力信号ＳI に所定の遅延量
を与え接続配線６を介して遅延信号ＳD として出力する
遅延回路７と、を備える。さらにパルス生成回路本体３
及び遅延回路７をワード線バッファ形成領域４を挟みワ
ード線バッファ配置方向にほぼ対向する位置に配置す
る。
を有するパルスを生成してアドレスアクセスタイムを早
くすることを可能とする。 【構成】 メモリセルのプリチャージを行うためのパル
ス信号ＳP を生成するパルス生成回路２を有し、このパ
ルス生成回路２は、遅延信号ＳD に基づいてパルス信号
ＳP を生成するパルス生成回路本体３と、ワード線バッ
ファ形成領域４と積層される配線領域５に形成された接
続配線６と、接続配線６を介してパルス生成回路本体３
に接続されるとともに、接続配線６を介して入力される
パルス生成回路本体からの入力信号ＳI に所定の遅延量
を与え接続配線６を介して遅延信号ＳD として出力する
遅延回路７と、を備える。さらにパルス生成回路本体３
及び遅延回路７をワード線バッファ形成領域４を挟みワ
ード線バッファ配置方向にほぼ対向する位置に配置す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にマスタスライス方式で構成される半導体記憶装
置におけるプリチャージ回路に供給するパルス幅を制御
する技術に関する。
り、特にマスタスライス方式で構成される半導体記憶装
置におけるプリチャージ回路に供給するパルス幅を制御
する技術に関する。
【０００２】半導体記憶装置を構成するメモリセルにア
クセスする場合には、予めプリチャージを行う必要があ
る。このプリチャージに用いるパルス幅は、当該半導体
記憶装置のワード数（ワード線数）の増加に比例して大
きくする必要があり、ワード数に応じたパルスを簡易な
構成で生成することができるパルス生成回路が望まれて
いる。
クセスする場合には、予めプリチャージを行う必要があ
る。このプリチャージに用いるパルス幅は、当該半導体
記憶装置のワード数（ワード線数）の増加に比例して大
きくする必要があり、ワード数に応じたパルスを簡易な
構成で生成することができるパルス生成回路が望まれて
いる。
【０００３】
【従来の技術】図６に従来の半導体記憶装置の概要構成
ブロック図を示す。半導体記憶装置５０は、メモリセル
がアレイ（格子）状に配置されたメモリセルアレイ１１
と、アドレスバッファ、リードイネーブル（ＲＥ）バッ
ファ、ライトイネーブル（ＷＥ）バッファ、アドレスデ
コーダ等を含む制御回路部１２と、アドレス信号の遷移
があったか否かを検出するアドレス遷移検出回路（ＡＴ
Ｄ：Address Transition Detector ；以下、ＡＴＤ回路
という。）１３と、ＡＴＤ回路１３がアドレス信号の遷
移を検出した場合にプリチャージに用いるパルス信号を
生成するパルスジェネレータ５１と、図示しないビット
線に接続され、パルスジェネレータ５１により生成され
たパルス信号Ｐ’に基づいて次にアクセスすべきメモリ
セルをプリチャージするプリチャージ回路１５-1〜１５
-nと、選択されたメモリセルの書込電圧を生成し、図示
しないビット線を介して印加するライトアンプ１６-1〜
１６-nと、図示しないビット線を介してメモリセルの記
憶情報を読み出すためのセンスアンプ１７-1〜１７
-nと、メモリセルに接続された図示しないワード線を駆
動するためのワード線バッファ１８-1〜１８-nと、を備
えて構成されている。
ブロック図を示す。半導体記憶装置５０は、メモリセル
がアレイ（格子）状に配置されたメモリセルアレイ１１
と、アドレスバッファ、リードイネーブル（ＲＥ）バッ
ファ、ライトイネーブル（ＷＥ）バッファ、アドレスデ
コーダ等を含む制御回路部１２と、アドレス信号の遷移
があったか否かを検出するアドレス遷移検出回路（ＡＴ
Ｄ：Address Transition Detector ；以下、ＡＴＤ回路
という。）１３と、ＡＴＤ回路１３がアドレス信号の遷
移を検出した場合にプリチャージに用いるパルス信号を
生成するパルスジェネレータ５１と、図示しないビット
線に接続され、パルスジェネレータ５１により生成され
たパルス信号Ｐ’に基づいて次にアクセスすべきメモリ
セルをプリチャージするプリチャージ回路１５-1〜１５
-nと、選択されたメモリセルの書込電圧を生成し、図示
しないビット線を介して印加するライトアンプ１６-1〜
１６-nと、図示しないビット線を介してメモリセルの記
憶情報を読み出すためのセンスアンプ１７-1〜１７
-nと、メモリセルに接続された図示しないワード線を駆
動するためのワード線バッファ１８-1〜１８-nと、を備
えて構成されている。
【０００４】図７にパルスジェネレータ５１のより詳細
な構成図を示す。パルスジェネレータ５１は、その入力
端子の一部にＡＴＤ回路１３の出力端子が接続されたＮ
ＡＮＤ回路５２と、ＮＡＮＤ回路５２の出力端子にその
入力端子が接続された第１インバータ回路５３と、第１
インバータ回路５３の出力端子にその入力端子が接続さ
れ、第１インバータ回路５３と協働してバッファ回路と
してパルス信号を出力する第２インバータ回路５４と、
第１インバータ回路５３の出力信号を所定時間遅延して
出力する遅延回路５５と、一方の入力端子に第１インバ
ータ回路５３の出力端子が接続され、他方の入力端子に
遅延回路５５の出力端子が接続され、出力端子がＮＡＮ
Ｄ回路５２の入力端子に接続されたＯＲ回路５６と、を
備えて構成されている。
な構成図を示す。パルスジェネレータ５１は、その入力
端子の一部にＡＴＤ回路１３の出力端子が接続されたＮ
ＡＮＤ回路５２と、ＮＡＮＤ回路５２の出力端子にその
入力端子が接続された第１インバータ回路５３と、第１
インバータ回路５３の出力端子にその入力端子が接続さ
れ、第１インバータ回路５３と協働してバッファ回路と
してパルス信号を出力する第２インバータ回路５４と、
第１インバータ回路５３の出力信号を所定時間遅延して
出力する遅延回路５５と、一方の入力端子に第１インバ
ータ回路５３の出力端子が接続され、他方の入力端子に
遅延回路５５の出力端子が接続され、出力端子がＮＡＮ
Ｄ回路５２の入力端子に接続されたＯＲ回路５６と、を
備えて構成されている。
【０００５】遅延回路５５は、直列に接続された第３イ
ンバータ回路５７、第４インバータ回路５８、第５イン
バータ回路５９を備えて構成されている。次にパルスジ
ェネレータ本体５１の動作を説明する。
ンバータ回路５７、第４インバータ回路５８、第５イン
バータ回路５９を備えて構成されている。次にパルスジ
ェネレータ本体５１の動作を説明する。
【０００６】この場合において、ＡＴＤ回路１３は、ア
ドレス信号の遷移を検出していない場合には、その出力
端子ａ〜ｃは全て“Ｈ”レベルとなっているものとし、
アドレス信号の遷移を検出した場合には、対応する出力
端子が“Ｌ”レベルになるものとする。
ドレス信号の遷移を検出していない場合には、その出力
端子ａ〜ｃは全て“Ｈ”レベルとなっているものとし、
アドレス信号の遷移を検出した場合には、対応する出力
端子が“Ｌ”レベルになるものとする。
【０００７】ＡＴＤ回路１３がアドレス信号の遷移を検
出し、対応する出力端子が“Ｌ”レベルになったとする
と、ＮＡＮＤ回路５２の出力信号は“Ｈ”レベルとな
る。その所定時間後、第１インバータ回路５３の出力信
号のレベルが“Ｌ”レベルに変化する。
出し、対応する出力端子が“Ｌ”レベルになったとする
と、ＮＡＮＤ回路５２の出力信号は“Ｈ”レベルとな
る。その所定時間後、第１インバータ回路５３の出力信
号のレベルが“Ｌ”レベルに変化する。
【０００８】これらの結果、ＯＲ回路５６の一方の端子
へ入力される信号は“Ｌ”レベル、遅延回路５５から他
方の端子へ入力される信号は相変わらず“Ｈ”レベルの
ままであるので、ＯＲ回路５６の出力信号は“Ｌ”レベ
ルとなる。
へ入力される信号は“Ｌ”レベル、遅延回路５５から他
方の端子へ入力される信号は相変わらず“Ｈ”レベルの
ままであるので、ＯＲ回路５６の出力信号は“Ｌ”レベ
ルとなる。
【０００９】一方、これとほぼ同時に第２インバータ回
路５４の出力信号も“Ｈ”レベルへと変化する。さら
に、アドレス信号の遷移が前回の遷移以後行われない
と、ＡＴＤ回路１３の“Ｌ”レベルとなっていた出力端
子はふたたび“Ｈ”レベルとなる。
路５４の出力信号も“Ｈ”レベルへと変化する。さら
に、アドレス信号の遷移が前回の遷移以後行われない
と、ＡＴＤ回路１３の“Ｌ”レベルとなっていた出力端
子はふたたび“Ｈ”レベルとなる。
【００１０】その後、所定時間が経過すると、ＮＡＮＤ
回路５２の出力信号レベルの変化に起因して遅延回路５
５の出力信号は“Ｈ”レベルとなる。この第１インバー
タ回路５３の出力信号レベル変化のタイミングと、遅延
回路の出力信号レベル変化のタイミングの時間差は、第
３インバータ回路５７の入力である信号ｅに対して、第
３インバータ回路５７に起因する遅延量、第４インバー
タ回路５８に起因する遅延量及び第５インバータ回路５
９に起因する遅延量が重畳されて生じるものである。
回路５２の出力信号レベルの変化に起因して遅延回路５
５の出力信号は“Ｈ”レベルとなる。この第１インバー
タ回路５３の出力信号レベル変化のタイミングと、遅延
回路の出力信号レベル変化のタイミングの時間差は、第
３インバータ回路５７の入力である信号ｅに対して、第
３インバータ回路５７に起因する遅延量、第４インバー
タ回路５８に起因する遅延量及び第５インバータ回路５
９に起因する遅延量が重畳されて生じるものである。
【００１１】この結果、プリチャージ回路１５-1〜１５
-nには、遅延回路５５の遅延量に応じたパルス幅を有す
るパルス信号が出力されることとなる。
-nには、遅延回路５５の遅延量に応じたパルス幅を有す
るパルス信号が出力されることとなる。
【００１２】
【発明が解決しようとする課題】ところで、上記従来の
半導体記憶装置をコンパイルドセル方式の半導体記憶装
置として設計する場合においては、実際に製造する半導
体記憶装置に応じてワード数を所定の範囲内で変更する
ことができる。
半導体記憶装置をコンパイルドセル方式の半導体記憶装
置として設計する場合においては、実際に製造する半導
体記憶装置に応じてワード数を所定の範囲内で変更する
ことができる。
【００１３】これに対応するため、第１の構成として
は、パルス発生回路で発生させるパルスのパルス幅を変
更するための回路をワード数に対応して複数用意し、制
御用プログラムによりソフトウェア的に使用する回路を
選択、例えば、プログラムによる制御信号によって、使
用回路へ接続スイッチを切換えるように構成していた。
より具体的には、図７のパルスジェネレータ５１よりも
パルス幅の大きいパルス信号が必要な場合には、例え
ば、図８に示すように、遅延回路６０として５個のイン
バータ回路５７〜５９、６１、６２を含むようにソフト
ウェア的に選択し、パルスジェネレータ５１’を構成し
ていた。
は、パルス発生回路で発生させるパルスのパルス幅を変
更するための回路をワード数に対応して複数用意し、制
御用プログラムによりソフトウェア的に使用する回路を
選択、例えば、プログラムによる制御信号によって、使
用回路へ接続スイッチを切換えるように構成していた。
より具体的には、図７のパルスジェネレータ５１よりも
パルス幅の大きいパルス信号が必要な場合には、例え
ば、図８に示すように、遅延回路６０として５個のイン
バータ回路５７〜５９、６１、６２を含むようにソフト
ウェア的に選択し、パルスジェネレータ５１’を構成し
ていた。
【００１４】また、第２の構成としては、当該コンパイ
ルドセル方式の半導体記憶装置で実現可能な最大のワー
ド数を用いる場合に必要なパルス幅を有するパルスを発
生するように構成していた。
ルドセル方式の半導体記憶装置で実現可能な最大のワー
ド数を用いる場合に必要なパルス幅を有するパルスを発
生するように構成していた。
【００１５】上記第１の構成によれば、パルス幅設定回
路が複数必要であるため、トランジスタ数が増加すると
ともに、当該回路のマスクパターンがワード数によって
変化することとなるため、コンパイラセル化が複雑化す
るという問題点があった。
路が複数必要であるため、トランジスタ数が増加すると
ともに、当該回路のマスクパターンがワード数によって
変化することとなるため、コンパイラセル化が複雑化す
るという問題点があった。
【００１６】また上記第２の構成によれば、設定された
最大ワード数に対してワード数が比較的小さい場合にア
ドレスアクセスタイムが遅くなるという問題点があっ
た。そこで、本発明の目的は、回路を複雑化すること無
く、最適なパルス幅を有するパルスを生成してアドレス
アクセスタイムを早くすることが可能な半導体記憶装置
を提供することにある。
最大ワード数に対してワード数が比較的小さい場合にア
ドレスアクセスタイムが遅くなるという問題点があっ
た。そこで、本発明の目的は、回路を複雑化すること無
く、最適なパルス幅を有するパルスを生成してアドレス
アクセスタイムを早くすることが可能な半導体記憶装置
を提供することにある。
【００１７】
【課題を解決するための手段】図１に本発明の原理説明
図を示す。半導体記憶装置１は、メモリセルのプリチャ
ージを行うためのパルス信号ＳPを生成するパルス生成
回路２を有し、このパルス生成回路２は、遅延信号ＳD
に基づいてパルス信号ＳP を生成するパルス生成回路本
体３と、ワード線バッファ形成領域４と積層される配線
領域５に形成された接続配線６と、接続配線６を介して
パルス生成回路本体３に接続されるとともに、接続配線
６を介して入力されるパルス生成回路本体３からの入力
信号ＳI に所定の遅延量を与え接続配線６を介して遅延
信号ＳD として出力する遅延回路７と、を備えて構成さ
れている。
図を示す。半導体記憶装置１は、メモリセルのプリチャ
ージを行うためのパルス信号ＳPを生成するパルス生成
回路２を有し、このパルス生成回路２は、遅延信号ＳD
に基づいてパルス信号ＳP を生成するパルス生成回路本
体３と、ワード線バッファ形成領域４と積層される配線
領域５に形成された接続配線６と、接続配線６を介して
パルス生成回路本体３に接続されるとともに、接続配線
６を介して入力されるパルス生成回路本体３からの入力
信号ＳI に所定の遅延量を与え接続配線６を介して遅延
信号ＳD として出力する遅延回路７と、を備えて構成さ
れている。
【００１８】
【作用】本発明によれば、遅延回路７には接続配線６を
介して入力信号ＳI が入力される。この時、入力信号Ｓ
I には、接続配線６の配線容量Ｃ4 に起因する遅延量が
与えられる。
介して入力信号ＳI が入力される。この時、入力信号Ｓ
I には、接続配線６の配線容量Ｃ4 に起因する遅延量が
与えられる。
【００１９】さらに遅延回路に入力された入力信号ＳI
には遅延回路７による所定の遅延量が与えられる。遅延
回路７から出力された入力信号ＳI は再び接続配線６の
配線容量Ｃ3 に起因する遅延量が与えられ、遅延信号Ｓ
D としてパルス生成回路本体３に入力される。
には遅延回路７による所定の遅延量が与えられる。遅延
回路７から出力された入力信号ＳI は再び接続配線６の
配線容量Ｃ3 に起因する遅延量が与えられ、遅延信号Ｓ
D としてパルス生成回路本体３に入力される。
【００２０】これにより、パルス生成回路本体３は遅延
信号ＳD に基づいてパルス信号ＳPを生成して、後段の
プリチャージ回路などに出力する。従って、接続配線の
配線容量を考慮に入れて接続配線長を設計すれば、容易
に所望の遅延量の遅延信号を得ることができ、パルス生
成回路本体はこの遅延信号に基づいて所望のパルス幅の
パルス信号を得ることができる。
信号ＳD に基づいてパルス信号ＳPを生成して、後段の
プリチャージ回路などに出力する。従って、接続配線の
配線容量を考慮に入れて接続配線長を設計すれば、容易
に所望の遅延量の遅延信号を得ることができ、パルス生
成回路本体はこの遅延信号に基づいて所望のパルス幅の
パルス信号を得ることができる。
【００２１】さらに、パルス生成回路本体３及び遅延回
路７をワード線バッファ形成領域４を挟みワード線バッ
ファ配置方向にほぼ対向する位置に配置することによ
り、接続配線長がワード数（ワード線数）に比例するこ
ととなり、ワード数に比例した遅延量を有する遅延信号
ＳD を得ることができることとなる。
路７をワード線バッファ形成領域４を挟みワード線バッ
ファ配置方向にほぼ対向する位置に配置することによ
り、接続配線長がワード数（ワード線数）に比例するこ
ととなり、ワード数に比例した遅延量を有する遅延信号
ＳD を得ることができることとなる。
【００２２】したがって、パルス生成回路本体３はこの
遅延信号ＳD に基づいてワード数にほぼ比例したパルス
幅のパルス信号を容易に得ることができる。
遅延信号ＳD に基づいてワード数にほぼ比例したパルス
幅のパルス信号を容易に得ることができる。
【００２３】
【実施例】第１実施例 次に図面を参照して本発明の好適な実施例を説明する。
【００２４】図２に本発明の半導体記憶装置の概要構成
ブロック図を示す。半導体記憶装置１０は、メモリセル
がアレイ（格子）状に配置されたメモリセルアレイ１１
と、アドレスバッファ、リードイネーブル（ＲＥ）バッ
ファ、ライトイネーブル（ＷＥ）バッファ、アドレスデ
コーダ等を含む制御回路部１２と、アドレス信号の遷移
があったか否かを検出するＡＴＤ回路１３と、ＡＴＤ回
路１３がアドレス信号の遷移を検出した場合にプリチャ
ージに用いるパルス信号を生成するパルスジェネレータ
本体１４と、図示しないビット線に接続され、パルスジ
ェネレータ本体１４により生成されたパルス信号に基づ
いて次にアクセスすべきメモリセルをプリチャージする
プリチャージ回路１５-1〜１５-nと、選択されたメモリ
セルの書込電圧を生成し、図示しないビット線を介して
印加するライトアンプ１６-1〜１６-nと、図示しないビ
ット線を介してメモリセルの記憶情報を読み出すための
センスアンプ１７-1〜１７-nと、メモリセルに接続され
た図示しないワード線を駆動するためのワード線バッフ
ァ１８-1〜１８-mと、ワード線バッファ形成領域１９を
挟んでワード線バッファ配置方向の対向する位置に設け
られるとともに、ワード線バッファ領域１９に積層した
配線領域に設けた接続配線２０を介してパルスジェネレ
ータ本体１４に接続された遅延回路２１と、を備えて構
成されている。
ブロック図を示す。半導体記憶装置１０は、メモリセル
がアレイ（格子）状に配置されたメモリセルアレイ１１
と、アドレスバッファ、リードイネーブル（ＲＥ）バッ
ファ、ライトイネーブル（ＷＥ）バッファ、アドレスデ
コーダ等を含む制御回路部１２と、アドレス信号の遷移
があったか否かを検出するＡＴＤ回路１３と、ＡＴＤ回
路１３がアドレス信号の遷移を検出した場合にプリチャ
ージに用いるパルス信号を生成するパルスジェネレータ
本体１４と、図示しないビット線に接続され、パルスジ
ェネレータ本体１４により生成されたパルス信号に基づ
いて次にアクセスすべきメモリセルをプリチャージする
プリチャージ回路１５-1〜１５-nと、選択されたメモリ
セルの書込電圧を生成し、図示しないビット線を介して
印加するライトアンプ１６-1〜１６-nと、図示しないビ
ット線を介してメモリセルの記憶情報を読み出すための
センスアンプ１７-1〜１７-nと、メモリセルに接続され
た図示しないワード線を駆動するためのワード線バッフ
ァ１８-1〜１８-mと、ワード線バッファ形成領域１９を
挟んでワード線バッファ配置方向の対向する位置に設け
られるとともに、ワード線バッファ領域１９に積層した
配線領域に設けた接続配線２０を介してパルスジェネレ
ータ本体１４に接続された遅延回路２１と、を備えて構
成されている。
【００２５】この場合において、パルスジェネレータ本
体１４、接続配線２０及び遅延回路２１は全体としてパ
ルスジェネレータとして機能する。また、接続配線２０
の配線容量Ｃ1 及び配線容量Ｃ2 をほぼ等しくすべく配
線パターンを形成するのが好ましい。
体１４、接続配線２０及び遅延回路２１は全体としてパ
ルスジェネレータとして機能する。また、接続配線２０
の配線容量Ｃ1 及び配線容量Ｃ2 をほぼ等しくすべく配
線パターンを形成するのが好ましい。
【００２６】図３にパルスジェネレータ本体１４及び遅
延回路２１のより詳細な構成図を示す。パルスジェネレ
ータ本体１４は、その入力端子の一部にＡＴＤ回路１３
の出力端子が接続されたＮＡＮＤ回路３０と、ＮＡＮＤ
回路３０の出力端子にその入力端子が接続された第１イ
ンバータ回路３１と、第１インバータ回路３１の出力端
子にその入力端子が接続され、第１インバータ回路３１
と協働してバッファ回路としてパルス信号を出力する第
２インバータ回路３２と、第１インバータ回路３１の出
力信号を所定時間遅延して接続配線２０を介して遅延回
路２１に出力する第３インバータ回路３３と、遅延回路
２１の出力端子に接続配線２０を介してその入力端子が
接続された第４インバータ回路３４と、一方の入力端子
に第１インバータ回路３１の出力端子が接続され、他方
の入力端子に第４インバータ回路３４の出力端子が接続
され、出力端子がＮＡＮＤ回路３０の入力端子に接続さ
れたＯＲ回路３５と、を備えて構成されている。
延回路２１のより詳細な構成図を示す。パルスジェネレ
ータ本体１４は、その入力端子の一部にＡＴＤ回路１３
の出力端子が接続されたＮＡＮＤ回路３０と、ＮＡＮＤ
回路３０の出力端子にその入力端子が接続された第１イ
ンバータ回路３１と、第１インバータ回路３１の出力端
子にその入力端子が接続され、第１インバータ回路３１
と協働してバッファ回路としてパルス信号を出力する第
２インバータ回路３２と、第１インバータ回路３１の出
力信号を所定時間遅延して接続配線２０を介して遅延回
路２１に出力する第３インバータ回路３３と、遅延回路
２１の出力端子に接続配線２０を介してその入力端子が
接続された第４インバータ回路３４と、一方の入力端子
に第１インバータ回路３１の出力端子が接続され、他方
の入力端子に第４インバータ回路３４の出力端子が接続
され、出力端子がＮＡＮＤ回路３０の入力端子に接続さ
れたＯＲ回路３５と、を備えて構成されている。
【００２７】遅延回路２１は、その入力端子が接続配線
２０を介して第３インバータ回路３３に接続され、その
出力端子が接続配線２０を介して第４インバータ回路３
４に接続された第５インバータ回路３６を備えて構成さ
れている。
２０を介して第３インバータ回路３３に接続され、その
出力端子が接続配線２０を介して第４インバータ回路３
４に接続された第５インバータ回路３６を備えて構成さ
れている。
【００２８】次にパルスジェネレータ本体１４及び遅延
回路２１のパルスジェネレータとしての動作を図４を参
照して説明する。この場合において、ＡＴＤ回路１３
は、アドレス信号の遷移を検出していない場合には、そ
の出力端子ａ〜ｃは全て“Ｈ”レベルとなっているもの
とし、アドレス信号の遷移を検出した場合には、対応す
る出力端子が“Ｌ”レベルになるものとする。
回路２１のパルスジェネレータとしての動作を図４を参
照して説明する。この場合において、ＡＴＤ回路１３
は、アドレス信号の遷移を検出していない場合には、そ
の出力端子ａ〜ｃは全て“Ｈ”レベルとなっているもの
とし、アドレス信号の遷移を検出した場合には、対応す
る出力端子が“Ｌ”レベルになるものとする。
【００２９】時刻ｔ1 にＡＴＤ回路１３がアドレス信号
の遷移を検出し、その出力端子ａが“Ｌ”レベルになっ
たとすると、時刻ｔ2 にＮＡＮＤ回路３０の出力端子、
すなわち、出力信号ｄは“Ｈ”レベルとなる。
の遷移を検出し、その出力端子ａが“Ｌ”レベルになっ
たとすると、時刻ｔ2 にＮＡＮＤ回路３０の出力端子、
すなわち、出力信号ｄは“Ｈ”レベルとなる。
【００３０】さらに時刻ｔ3 になると、第１インバータ
回路３１の出力信号ｅのレベルが“Ｌ”レベルに変化す
る。これらの結果、ＯＲ回路３５の一方の端子へ入力さ
れる信号ｅは“Ｌ”レベル、他方の端子へ入力される信
号ｈは相変わらず“Ｌ”レベルのままであるので、ＯＲ
３５回路の出力信号ｆは時刻ｔ4 において“Ｌ”レベル
となる。
回路３１の出力信号ｅのレベルが“Ｌ”レベルに変化す
る。これらの結果、ＯＲ回路３５の一方の端子へ入力さ
れる信号ｅは“Ｌ”レベル、他方の端子へ入力される信
号ｈは相変わらず“Ｌ”レベルのままであるので、ＯＲ
３５回路の出力信号ｆは時刻ｔ4 において“Ｌ”レベル
となる。
【００３１】一方、これとほぼ同時に第２インバータ回
路３２の出力信号ｇも“Ｈ”レベルへと変化する。時刻
ｔ5 になり、アドレス信号の遷移が前回の遷移以後行わ
れないと、ＡＴＤ回路１３の出力端子ａは再び“Ｈ”レ
ベルとなる。
路３２の出力信号ｇも“Ｈ”レベルへと変化する。時刻
ｔ5 になり、アドレス信号の遷移が前回の遷移以後行わ
れないと、ＡＴＤ回路１３の出力端子ａは再び“Ｈ”レ
ベルとなる。
【００３２】その後、時刻ｔ6 になると、時刻ｔ3 にお
ける信号ｅの変化に起因して出力信号ｈは“Ｈ”レベル
となる。この時刻ｔ3 と時刻ｔ6 の時間差Δｔは、第３
インバータ回路３３の入力である信号ｅに対して、第３
インバータ３３に起因する遅延量、第３インバータ回路
から遅延回路２１への接続配線２０の配線容量Ｃ1 に起
因する遅延量、第５インバータ回路３６に起因する遅延
量、遅延回路２１から第４インバータ回路３４への接続
配線２０の配線容量Ｃ2 に起因する遅延量および第４イ
ンバータ回路３４に起因する遅延量が重畳されて生じる
ものである。
ける信号ｅの変化に起因して出力信号ｈは“Ｈ”レベル
となる。この時刻ｔ3 と時刻ｔ6 の時間差Δｔは、第３
インバータ回路３３の入力である信号ｅに対して、第３
インバータ３３に起因する遅延量、第３インバータ回路
から遅延回路２１への接続配線２０の配線容量Ｃ1 に起
因する遅延量、第５インバータ回路３６に起因する遅延
量、遅延回路２１から第４インバータ回路３４への接続
配線２０の配線容量Ｃ2 に起因する遅延量および第４イ
ンバータ回路３４に起因する遅延量が重畳されて生じる
ものである。
【００３３】この結果、ＯＲ回路３５の出力信号ｆは時
刻ｔ7 に再び“Ｈ”レベルとなり、時刻ｔ8 にはＮＡＮ
Ｄ回路の出力信号ｄが再び“Ｌ”レベルとなる。そして
時刻ｔ9 になると、第１インバータ回路３１の出力信号
ｅが再び“Ｈ”レベルとなり、これに基づいて時刻ｔ10
には第２インバータ回路３２の出力信号ｇが再び“Ｌ”
レベルとなる。
刻ｔ7 に再び“Ｈ”レベルとなり、時刻ｔ8 にはＮＡＮ
Ｄ回路の出力信号ｄが再び“Ｌ”レベルとなる。そして
時刻ｔ9 になると、第１インバータ回路３１の出力信号
ｅが再び“Ｈ”レベルとなり、これに基づいて時刻ｔ10
には第２インバータ回路３２の出力信号ｇが再び“Ｌ”
レベルとなる。
【００３４】したがって、プリチャージ回路１５-1〜１
５-nには、パルス幅ＰＷ（＝ｔ10−ｔ4 ）のパルス信号
が出力されることとなる。その後、時刻ｔ11には時刻ｔ
9 に“Ｈ”レベルとなった信号ｅに基づいて、信号ｈが
再び“Ｌ”レベルとなる。
５-nには、パルス幅ＰＷ（＝ｔ10−ｔ4 ）のパルス信号
が出力されることとなる。その後、時刻ｔ11には時刻ｔ
9 に“Ｈ”レベルとなった信号ｅに基づいて、信号ｈが
再び“Ｌ”レベルとなる。
【００３５】上述したように、本実施例によれば、パル
スジェネレータをパルスジェネレータ本体１４と遅延回
路２１とに分割し、その間を接続する接続配線をワード
線バッファ形成領域をワード線バッファ配置方向にまた
ぐように配置し、当該接続配線の配線容量Ｃ1 、Ｃ2 を
利用してそのワード（線）数に対応するパルス幅ＰＷを
有するパルス信号をプリチャージ回路１５-1〜１５-nに
供給することができる。
スジェネレータをパルスジェネレータ本体１４と遅延回
路２１とに分割し、その間を接続する接続配線をワード
線バッファ形成領域をワード線バッファ配置方向にまた
ぐように配置し、当該接続配線の配線容量Ｃ1 、Ｃ2 を
利用してそのワード（線）数に対応するパルス幅ＰＷを
有するパルス信号をプリチャージ回路１５-1〜１５-nに
供給することができる。
【００３６】したがって、ワード数が変化しても基本回
路構成は一定で、パルスジェネレータ本体１４と遅延回
路２１との間を結ぶ接続配線長のみが変化するだけで、
当該半導体記憶装置に形成されるメモリセルアレイのワ
ード数に対応した最適なパルス信号をプリチャージ回路
１５-1〜１５-nに与えることができる。
路構成は一定で、パルスジェネレータ本体１４と遅延回
路２１との間を結ぶ接続配線長のみが変化するだけで、
当該半導体記憶装置に形成されるメモリセルアレイのワ
ード数に対応した最適なパルス信号をプリチャージ回路
１５-1〜１５-nに与えることができる。
【００３７】換言すれば、コンパイルドセル化が容易と
なるとともに、メモリのアドレスアクセスタイムを向上
させることができる。第２実施例 上記、第１実施例はパルスジェネーレータとしてのパル
スジェネレータ本体１４と遅延回路とを分離して配置
し、その間を接続配線を介して接続していたが、、本実
施例は接続配線のみをワード線バッファ形成領域上に形
成したものである。
なるとともに、メモリのアドレスアクセスタイムを向上
させることができる。第２実施例 上記、第１実施例はパルスジェネーレータとしてのパル
スジェネレータ本体１４と遅延回路とを分離して配置
し、その間を接続配線を介して接続していたが、、本実
施例は接続配線のみをワード線バッファ形成領域上に形
成したものである。
【００３８】図５に第２実施例の概要構成ブロック図を
示す。図５において、図３における遅延回路２１の第５
インバータ回路３６は、パルスジェネレータ本体１４’
内に配置しており、接続配線２０’のみをワード線バッ
ファ形成領域１９に形成している。この場合において、
配線容量Ｃ1 ’及び配線容量Ｃ2 ’をほぼ等しくすべく
配線パターンを形成するのが好ましい。
示す。図５において、図３における遅延回路２１の第５
インバータ回路３６は、パルスジェネレータ本体１４’
内に配置しており、接続配線２０’のみをワード線バッ
ファ形成領域１９に形成している。この場合において、
配線容量Ｃ1 ’及び配線容量Ｃ2 ’をほぼ等しくすべく
配線パターンを形成するのが好ましい。
【００３９】これにより、動作は第１実施例と同様とな
り、当該接続配線の配線容量Ｃ1 ’、Ｃ2 ’を利用して
そのワード（線）数に対応するパルス幅ＰＷを有するパ
ルス信号をプリチャージ回路に供給することができる。
り、当該接続配線の配線容量Ｃ1 ’、Ｃ2 ’を利用して
そのワード（線）数に対応するパルス幅ＰＷを有するパ
ルス信号をプリチャージ回路に供給することができる。
【００４０】さらにワード（線）数が変化しても、パル
スジェネレータ本体１４’の回路構成は変更する必要が
なく、接続配線２０’パターンのみを変更すればよいの
で、よりコンパイルセル化が容易となる。
スジェネレータ本体１４’の回路構成は変更する必要が
なく、接続配線２０’パターンのみを変更すればよいの
で、よりコンパイルセル化が容易となる。
【００４１】
【発明の効果】本発明によれば、接続配線の配線容量を
考慮に入れて接続配線長を設計すれば、容易に所望の遅
延量の遅延信号を得ることができ、パルス生成回路本体
はこの遅延信号に基づいて所望のパルス幅のパルス信号
を得ることができる。さらに、パルス生成回路本体及び
遅延回路をワード線バッファ形成領域を挟みワード線バ
ッファ配置方向にほぼ対向する位置に配置することによ
り、接続配線長がワード数（ワード線数）に比例するこ
ととなり、ワード数に比例した遅延量を有する遅延信号
を得ることができ、パルス生成回路本体はこの遅延信号
に基づいてワード数にほぼ比例したパルス幅のパルス信
号を容易に得ることができる。
考慮に入れて接続配線長を設計すれば、容易に所望の遅
延量の遅延信号を得ることができ、パルス生成回路本体
はこの遅延信号に基づいて所望のパルス幅のパルス信号
を得ることができる。さらに、パルス生成回路本体及び
遅延回路をワード線バッファ形成領域を挟みワード線バ
ッファ配置方向にほぼ対向する位置に配置することによ
り、接続配線長がワード数（ワード線数）に比例するこ
ととなり、ワード数に比例した遅延量を有する遅延信号
を得ることができ、パルス生成回路本体はこの遅延信号
に基づいてワード数にほぼ比例したパルス幅のパルス信
号を容易に得ることができる。
【００４２】したがって、回路構成、コンパイラセル化
を複雑化すること無く、最適なパルス幅を有するパルス
を生成して、最適なパルス幅のパルス信号を用いること
ができアドレスアクセスタイムを短くすることが可能と
なる。
を複雑化すること無く、最適なパルス幅を有するパルス
を生成して、最適なパルス幅のパルス信号を用いること
ができアドレスアクセスタイムを短くすることが可能と
なる。
【図１】本発明の原理説明図である。
【図２】実施例の概要構成ブロック図である。
【図３】第１実施例の詳細構成ブロック図である。
【図４】実施例の動作タイミングチャートである。
【図５】第２実施例の詳細構成ブロック図である。
【図６】従来例の概要構成ブロック図である。
【図７】従来例の詳細構成ブロック図である。
【図８】従来例の他の詳細構成ブロック図である。
１…半導体記憶装置 ２…パルス生成回路 ３…パルス生成回路本体 ４…ワード線バッファ形成領域 ５…配線領域 ６…接続配線 ７…遅延回路 １０…半導体記憶装置 １１…メモリセルアレイ １２…制御回路部 １３…ＡＴＤ回路 １４、１４’…パルスジェネレータ本体 １５-1〜１５-n…プリチャージ回路 １６-1〜１６-n…ライトアンプ １７-1〜１７-n…センスアンプ １８-1〜１８-m…ワード線バッファ １９…ワード線バッファ形成領域 ２０、２０’…接続配線 ２１…遅延回路 ３０…ＮＡＮＤ回路 ３１…第１インバータ回路 ３２…第２インバータ回路 ３３…第３インバータ回路 ３４…第４インバータ回路 ３５…ＯＲ回路 ３６…第５インバータ回路 Ｃ1 、Ｃ1 ’、Ｃ2 、Ｃ2 ’…配線容量 ＳI …入力信号 ＳD …遅延信号 ＳP …パルス信号
Claims (2)
- 【請求項１】 メモリセルのプリチャージを行うための
パルス信号（ＳP ）を生成するパルス生成回路（２）を
有する半導体記憶装置において、 前記パルス生成回路（２）は、遅延信号（ＳD ）に基づ
いて前記パルス信号（ＳP ）を生成するパルス生成回路
本体（３）と、 ワード線バッファ形成領域（４）と積層される配線領域
（５）に形成された接続配線（６）と、 前記接続配線（６）を介して前記パルス生成回路本体
（３）に接続されるとともに、前記接続配線（６）を介
して入力される前記パルス生成回路本体からの入力信号
（ＳI ）に所定の遅延量を与え前記接続配線（６）を介
して前記遅延信号（ＳD ）として出力する遅延回路
（７）と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記パルス生成回路本体（３）及び前記遅延回路（７）
は、前記ワード線バッファ形成領域（４）を挟みワード
線バッファ配置方向にほぼ対向する位置に配置されてい
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336490A JPH07192469A (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336490A JPH07192469A (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07192469A true JPH07192469A (ja) | 1995-07-28 |
Family
ID=18299674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336490A Pending JPH07192469A (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07192469A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013069372A (ja) * | 2011-09-22 | 2013-04-18 | Renesas Electronics Corp | 半導体装置 |
| JP2016207248A (ja) * | 2016-08-12 | 2016-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置およびｓｒａｍモジュール |
-
1993
- 1993-12-28 JP JP5336490A patent/JPH07192469A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013069372A (ja) * | 2011-09-22 | 2013-04-18 | Renesas Electronics Corp | 半導体装置 |
| US8908418B2 (en) | 2011-09-22 | 2014-12-09 | Renesas Electronics Corporation | Semiconductor device |
| US9424910B2 (en) | 2011-09-22 | 2016-08-23 | Renesas Electronics Corporation | Semiconductor device |
| US9721648B2 (en) | 2011-09-22 | 2017-08-01 | Renesas Electronics Corporation | Semiconductor device |
| US9984743B2 (en) | 2011-09-22 | 2018-05-29 | Renesas Electronics Corporation | Semiconductor device |
| US10199096B2 (en) | 2011-09-22 | 2019-02-05 | Renesas Electronics Corporation | Semiconductor device |
| US10672463B2 (en) | 2011-09-22 | 2020-06-02 | Renesas Electronics Corporation | Semiconductor device |
| JP2016207248A (ja) * | 2016-08-12 | 2016-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置およびｓｒａｍモジュール |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011211 |