KR20040038684A - 반도체 기억 장치 - Google Patents

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KR20040038684A
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Abstract

본 발명은 내부 제어 신호의 적정한 타이밍 마진을 설정할 수 있고, 고속인 내부 제어 신호의 타이밍 생성을 가능하게 하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
메모리 셀 어레이에 대하여 디코더로부터 워드선 방향의 거리가 다른 지점에 추가된 적어도 2쌍의 더미 비트선과, 더미 비트선의 한쌍에 접속된 제1 더미 셀 어레이와, 더미 비트선의 다른쌍에 접속된 제2 더미 셀 어레이와, 디코더로부터 송출되어 제1 더미 셀 어레이를 통해 더미 비트선을 통과한 제1 신호 및 디코더로부터 송출되어 제2 더미 셀 어레이를 통해 더미 비트선을 통과한 제2 신호에 기초하여 입출력 래치 회로에 대한 내부 제어 신호의 타이밍을 생성하는 타이밍 제어 회로를 구성한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 셀프 타임 방식의 반도체 기억 장치에 관한 것이다.
통상의 메모리 셀의 판독 동작과 동등한 부하를 갖는 선택 회로와, 더미 메모리 셀과, 판독 회로의 신호 경로를 통과한 신호에 기초하여 내부 제어 신호의 타이밍을 결정하는 셀프 타임 방식의 반도체 기억 장치가 알려져 있다. 셀프 타임 방식은 프로세스 불균일에 따른 반도체 기억 장치내의 메모리 셀의 특성 변동을 더미메모리 셀을 통과한 신호를 이용하여 상쇄함으로써, 내부 제어 신호의 타이밍을 생성한다.
상기 셀프 타임 방식은 워드선 선택 신호, 감지 증폭기 활성화 신호(감지 증폭기를 갖는 반도체 기억 장치의 경우), 데이터 래치 신호(감지 증폭기를 갖지 않는 반도체 기억 장치의 경우) 등의 내부 제어 신호의 타이밍 생성에 이용된다. 여기서는, 감지 증폭기를 갖지 않는 반도체 기억 장치(SRAM 등)의 경우에 있어서의 데이터 래치 신호의 활성화 타이밍의 결정 방법을 일례로서 설명한다. 단, 이 방식은 감지 증폭기 활성화 신호나 그 밖의 신호에 대해서도 마찬가지로 적용 가능하다.
도 1은 종래의 반도체 기억 장치에 있어서의 내부 타이밍 신호를 생성하기 위한 구성예를 도시한다. 도 2는 도 1의 종래예에 있어서의 내부 타이밍 신호의 생성 방법을 설명하기 위한 타이밍도이다.
도 1에 있어서, 반도체 기억 장치(10)는 더미 셀 어레이(11), 메모리 셀 어레이(12), 디코더(13), 입출력 래치 회로(14) 및 타이밍 제어 회로(15)를 구비하고 있다. 반도체 기억 장치(10)는, 예컨대, 감지 증폭기를 갖지 않는 SRAM으로서, 종래의 셀프 타임 방식을 적용한 것이다. 더미 셀 어레이(11)가 메모리 셀 어레이 (12)에 대하여 디코더(13)로부터 가장 먼 지점에 배치되어 있다.
이 경우에 있어서의 데이터 래치 신호의 활성화 타이밍은 다음과 같이 결정된다. 즉, 도 1의 화살표로 도시한 바와 같이, 디코더(13)로부터 선택된 워드선을 따라 송출되어 더미 셀 어레이(11)내의 해당 더미 셀을 통해 더미 비트선을 통과한신호에 따라서, 타이밍 제어 회로(15)는 입출력 래치 회로(14)의 해당 출력 래치부에 입력하는 데이터 래치 신호의 활성화 타이밍을 결정한다. 해당 출력 래치부에서는, 이 결정된 활성화 타이밍에서 메모리 셀 어레이(12)내의 해당 메모리 셀의 데이터가 판독된다.
도 2에 있어서, (1)은 반도체 기억 장치(10)의 각 회로에 송출되는 클록 신호 CK의 상태를 나타내고, (2)는 선택된 워드선의 신호 WL의 상태를 나타내며, (3)은 해당 더미 셀을 통해 더미 비트선을 통과한 신호(stf)의 상태를 나타내고, (4)는 해당 출력 래치부에 입력하는 데이터 래치 신호 OUTPUT_LATCH_ENABLE의 상태를 나타낸다.
이 경우, 데이터 래치 신호의 활성화 타이밍은, 도 2에 도시한 바와 같이, 해당 더미 셀의 판독 타이밍(신호 stf의 상승 타이밍)에 의해 결정하고 있었다. 또한, 데이터 래치 신호의 비활성화 타이밍은 더미 비트선에 설치된 인버터에 의한 지연에 의해 상기 활성화 타이밍으로부터 일정한 시간후의 타이밍으로 미리 설정되어 있었다.
도 3은 종래의 반도체 기억 장치에 있어서의 내부 타이밍 신호를 생성하기 위한 다른 구성예를 도시한다.
도 3에 있어서, 반도체 기억 장치(10A)는 더미 셀 어레이(11A), 메모리 셀 어레이(12), 디코더(13), 입출력 래치 회로(14) 및 타이밍 제어 회로(15A)를 구비하고 있다. 반도체 기억 장치(10A)는, 예컨대, 감지 증폭기를 갖지 않는 SRAM으로서, 종래의 셀프 타임 방식을 적용한 것이다. 더미 셀 어레이(11A)가 메모리 셀 어레이(12)에 대하여 디코더(13)에 가장 가까운 지점에 배치되어 있다.
도 1의 경우와 마찬가지로, 이 경우에 있어서의 데이터 래치 신호의 활성화 타이밍은 다음과 같이 결정된다. 즉, 도 3의 화살표로 도시한 바와 같이, 디코더 (13)로부터 선택된 워드선을 따라 송출되어, 더미 셀 어레이(11A)내의 해당 더미 셀을 통해 더미 비트선을 통과한 신호에 따라서, 타이밍 제어 회로(15A)는 입출력 래치 회로(14)의 해당 출력 래치부에 입력하는 데이터 래치 신호의 활성화 타이밍을 결정한다.
도 3의 종래예의 경우도, 도 1의 경우와 마찬가지로, 데이터 래치 신호의 활성화 타이밍은 해당 더미 셀의 데이터 판독 타이밍(신호 stf의 상승 타이밍)에 의해 결정하고 있었다. 또한, 데이터 래치 신호의 비활성화 타이밍은 더미 비트선에 설치된 인버터에 의한 지연에 의해 상기 활성화 타이밍으로부터 일정 시간 후의 타이밍으로 미리 설정되어 있었다.
또, 본 발명에 관련되는 종래의 기술로서, 일본 특허 공개 평성 제11-203873호 공보에는 내부 제어 신호의 타이밍 생성을 행하는 반도체 기억 장치가 도시되어 있다.
특허 문헌 1
일본 특허 공개 평성 제11-203873호 공보
도 1의 종래예의 경우, 해당 더미 셀이 메모리 셀 어레이(4)에 대하여 디코더 열(5)로부터 가장 먼 지점에 배치되어 있기 때문에, 메모리 셀 어레이(4)내의 선택 워드선 상의 모든 메모리 셀보다도, 해당 더미 셀로부터의 출력 신호는 타이밍 제어 회로(7)에 도달하는 시간이 느리다. 따라서, 데이터 래치 신호의 타이밍 결정을 위한 타이밍 마진은 충분하다. 그러나, 데이터 래치 신호의 활성화 타이밍의 결정은 도 1의 화살표의 신호 경로를 전달하기 때문에, 반대로 타이밍 마진을 지나치게 많이 가질 수 있는 위험성이 있다.
또한, 도 3의 종래예의 경우, 해당 더미 셀이 메모리 셀 어레이(4)에 대하여 디코더 열(5)에 가장 가까운 지점에 배치되어 있기 때문에, 데이터 래치 신호의 활성화 타이밍은 데이터를 판독하기 위한 최소 시간으로 설정할 수 있기 때문에, 고속화가 가능하다. 그러나, 이 종래예의 더미 셀 어레이의 신호 경로는 실제의 메모리 셀의 선택 신호 경로를 모방하고 있다고는 할 수 없다. 데이터 래치 신호의 비활성화 타이밍은 인버터의 지연에 의해 설정되어 있기 때문에, 메모리 셀의 불균일과 논리의 불균일이 다른 경우, 타이밍 마진이 없어질 가능성이 있다.
즉, 도 1의 종래예의 경우에는, 내부 제어 신호의 타이밍 결정을 위한 타이밍 마진이 크지만, 고속화에는 부적절하였다. 또한, 도 3의 종래예의 경우는, 고속화에는 적합하지만, 타이밍 마진이 없어질 위험성이 있었다.
본 발명은 상기 점을 감안하여 이루어진 것으로, 상기 종래예의 결점을 해소하면서, 내부 제어 신호의 적정한 타이밍 마진을 설정할 수 있고, 또한, 고속인 내부 제어 신호의 타이밍 생성을 가능하게 하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 종래의 반도체 기억 장치에서 내부 타이밍 신호를 생성하기 위한 구성예를 도시하는 블록도.
도 2는 도 1의 종래예에 있어서 내부 타이밍 신호의 생성 방법을 설명하기 위한 타이밍도.
도 3은 종래의 반도체 기억 장치에서 내부 타이밍 신호를 생성하기 위한 다른 구성예를 도시하는 블록도.
도 4는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 구성을 도시하는 도면.
도 5는 도 4의 반도체 기억 장치에서 내부 타이밍 신호의 생성 방법을 설명하기 위한 타이밍도.
도 6은 도 4의 반도체 기억 장치에서 더미 비트선과 더미 셀의 구성을 도시하는 도면.
도 7은 도 6의 반도체 기억 장치에 설치되는 더미 셀을 도시한 회로도.
도 8은 도 6의 반도체 기억 장치에 설치되는 클록 펄스 발생 회로를 도시하는 회로도.
도 9는 도 6의 반도체 기억 장치에서 내부 타이밍 신호의 생성 방법을 설명하기 위한 타이밍도.
도 10은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 구성을 도시하는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1, 1A : 반도체 기억 장치
2, 2A : 제1 더미 셀 어레이
3 : 제2 더미 셀 어레이
4 : 메모리 셀 어레이
5 : 디코더
6 : 입출력 래치
7, 7A : 타이밍 회로
10, 10A : 종래의 반도체 기억 장치
상기 과제를 해결하기 위해서, 청구항 1에 기재한 발명은 메모리 셀 어레이와, 디코더와, 입출력 래치 회로를 갖는 반도체 기억 장치에 있어서, 상기 메모리 셀 어레이에 대하여 상기 디코더로부터 워드선 방향으로 다른 지점에 설치된 복수 쌍의 더미 비트선과, 상기 더미 비트선의 한쪽 쌍에 접속된 제1 더미 셀 어레이와, 상기 더미 비트선의 다른 쪽 쌍에 접속된 제2 더미 셀 어레이와, 상기 디코더로부터 송출되어 상기 제1 더미 셀 어레이의 해당 더미 셀을 통해 상기 더미 비트선을 통과한 제1 신호 및 상기 디코더로부터 송출되어 상기 제2 더미 셀 어레이의 해당 더미 셀을 통해 상기 더미 비트선을 통과한 제2 신호에 기초하여 상기 입출력 래치 회로에 대한 내부 제어 신호의 타이밍을 제어하는 타이밍 제어 회로를 구비하는 것을 특징으로 한다.
청구항 2에 기재한 발명은, 청구항 1에 기재한 반도체 기억 장치에 있어서, 상기 제1 더미 셀 어레이를 상기 메모리 셀 어레이의 상기 디코더에 가장 가까운 지점에 설치하고, 상기 제2 더미 셀 어레이를 상기 메모리 셀 어레이의 상기 디코더로부터 가장 먼 지점에 설치한 것을 특징으로 한다.
청구항 3에 기재한 발명은 청구항 2에 기재한 반도체 기억 장치에 있어서, 상기 타이밍 제어 회로가, 상기 입출력 래치 회로의 해당 출력 래치부에 입력하는 데이터 래치 신호의 활성화 타이밍을 상기 제1 더미 셀 어레이의 해당 더미 셀로부터 송출된 데이터 판독 신호에 기초하여 결정하는 것을 특징으로 한다.
청구항 4에 기재한 발명은, 청구항 2에 기재한 반도체 기억 장치에 있어서, 상기 타이밍 제어 회로가 상기 입출력 래치 회로의 해당 출력 래치부에 입력하는데이터 래치 신호의 비활성화 타이밍을 상기 제2 더미 셀 어레이의 해당 더미 셀로부터 송출된 데이터 판독 신호에 기초하여 결정하는 것을 특징으로 한다.
청구항 5에 기재한 발명은, 청구항 1에 기재한 반도체 기억 장치에 있어서, 상기 반도체 기억 장치를 감지 증폭기를 갖지 않는 SRAM으로서 구성한 것을 특징으로 한다.
청구항 6에 기재한 발명은, 청구항 1에 기재한 반도체 기억 장치에 있어서, 상기 제1 더미 셀 어레이를 상기 메모리 셀 어레이의 상기 디코더에 가장 가까운 지점에 설치하고, 상기 제2 더미 셀 어레이를 상기 메모리 셀 어레이의 거의 중앙 지점에 설치한 것을 특징으로 한다
본 발명의 반도체 기억 장치에 있어서는, 제1 더미 셀 어레이와 제2 더미 셀 어레이를, 메모리 셀 어레이에 대하여 디코더로부터 워드선 방향을 따라 다른 지점에 설치한다. 내부 제어 신호의 활성화 타이밍을 제1 더미 셀 어레이의 해당 더미 셀을 통해 더미 비트선을 통과한 제1 신호에 기초하여 결정하고, 비활성화 타이밍을 제2 더미 셀 어레이의 해당 더미 셀을 통해 더미 비트선을 통과한 제2 신호에 기초하여 결정한다.
이하, 본 발명의 실시 형태를 첨부의 도면을 이용하여 설명한다.
도 4는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 구성을 도시한다. 도 5는 도 4의 반도체 기억 장치에 있어서의 내부 타이밍 신호의 생성 방법을 설명하기 위한 타이밍도이다.
도 4의 반도체 기억 장치(1)는 제1 더미 셀 어레이(2), 제2 더미 셀 어레이(3), 메모리 셀 어레이(4), 디코더 열(5), 입출력 래치 회로(6) 및 타이밍 제어 회로(7)를 구비하고 있다. 반도체 기억 장치(1)는, 예컨대, 감지 증폭기를 갖지 않는 SRAM으로서, 본 발명에 의한 셀프 타임 방식을 적용한 것이다. 제1 더미 셀 어레이(2)는 메모리 셀 어레이(4)에 대하여 디코더 열(5)로부터 가장 먼 지점에 설치된 더미 비트선 쌍에 접속되어 있다. 제2 더미 셀 어레이(3)는 메모리 셀 어레이 (4)에 대하여 디코더 열(5)에 가장 가까운 지점에 설치된 더미 비트선 쌍에 접속되어 있다
이 실시 형태에 있어서의 데이터 래치 신호의 활성화 타이밍은 다음과 같이 결정된다. 즉, 디코더 열(5)로부터 선택된 워드선을 따라 송출되고, 제2 더미 셀 어레이(3)내의 해당 더미 셀을 통해 더미 비트선을 통과한 신호에 기초하여 타이밍 제어 회로(7)는 입출력 래치 회로(6)의 해당 입출력 래치부에 입력하는 데이터 래치 신호의 활성화 타이밍을 결정한다. 해당 출력 래치부에서는, 이 결정된 활성화 타이밍에서 메모리 셀 어레이(4)내의 해당 메모리 셀의 데이터 판독이 개시된다.
이 실시 형태에 있어서 데이터 래치 신호의 비활성화 타이밍은 다음과 같이 결정된다. 즉, 디코더 열(5)로부터 선택된 워드선을 따라 송출되고, 제1 더미 셀 어레이(2)내의 해당 더미 셀을 통해 더미 비트선을 통과한 신호에 기초하여 타이밍 제어 회로(7)는 입출력 래치 회로(6)의 해당 출력 래치부에 입력하는 데이터 래치 신호의 비활성화 타이밍을 결정한다. 해당 출력 래치부에서는, 이 결정된 비활성화 타이밍에서 메모리 셀 어레이(4)내의 해당 메모리 셀의 데이터 판독이 종료된다.
도 5에 있어서, (1)은 반도체 기억 장치(1)의 각 회로에 송출되는 클록 신호CK의 상태를 나타내고, (2)는 선택된 워드선의 신호 WL의 상태를 나타내며, (3)은 제2 더미 셀 어레이(3)의 해당 더미 셀을 통해 더미 비트선을 통과한 신호(stn)의 상태를 나타내고, (4)는 제1 더미 셀 어레이(2)의 해당 더미 셀을 통해 더미 비트선을 통과한 신호(stf)의 상태를 나타내며, (5)는 입출력 래치 회로(6)의 해당 출력 래치부에 입력하는 데이터 래치 신호 OUTPUT_LATCH_ENABLE의 상태를 나타낸다.
이 실시 형태의 반도체 기억 장치(1)에서는, 도 4에 도시한 바와 같이, 제1 더미 셀 어레이(2) 및 제2 더미 셀 어레이(3)를 메모리 셀 어레이(4)에 대하여 디코더 열(5)로부터 워드선 방향으로 다른 2 지점에 설치된 더미 비트선 쌍에 각각 접속하고 있다. 도 5에 도시한 바와 같이, 데이터 래치 신호의 활성화 타이밍은 제2 더미 셀 어레이(3)내의 해당 더미 셀을 통해 더미 비트선을 통과한 신호(stn)의 상승 타이밍에 기초하여 결정하고, 비활성화 타이밍은 제1 더미 셀 어레이(2)내의 해당 더미 셀을 통해 더미 비트선을 통과한 신호(stf)의 상승 타이밍에 기초하여 결정한다.
이 실시 형태의 반도체 기억 장치(1)에서는, 데이터 래치 신호의 활성화 타이밍을 디코더 열(5)에 가장 가까운 지점에 설치한 제2 더미 셀 어레이(3)의 해당 더미 셀로부터의 신호(stn)에 기초하여 결정하고 있기 때문에, 도 1의 종래예의 과제였던 과대한 타이밍 마진의 설정을 회피할 수 있다. 따라서, 고속화가 가능하다.
또한, 데이터 래치 신호의 비활성화 타이밍을 디코더 열(5)로부터 가장 먼 지점에 설치한 제1 더미 셀 어레이(2)의 해당 더미 셀로부터의 신호(stf)에 기초하여 결정하고 있다. 제1 더미 셀 어레이(2)의 리드 데이터는 메모리 셀 어레이(4)내의 선택 워드선상의 모든 메모리 셀보다 느리다. 따라서, 도 3의 종래예의 과제였던 타이밍 마진이 없어질 위험성이 없다.
더욱이, 데이터 래치 신호의 비활성화 타이밍을 가장 먼 지점에 설치한 제1 더미 셀 어레이(2)의 해당 더미 셀로부터의 신호(stf)에 기초하여 결정하고 있기 때문에, 메모리 셀 어레이(4)의 구성이 변화되어도 최적의 타이밍을 결정할 수 있다.
도 6은 도 4의 반도체 기억 장치에 있어서의 더미 비트선과 더미 셀의 구성을 도시한다.
도 6에 있어서, 제1 더미 셀 어레이(2)는 메모리 셀 어레이(4)에 대하여 디코더 열(5)로부터 가장 먼 지점에 설치된 더미 비트선 쌍(21, 22)에 접속되어 있다. 제2 더미 셀 어레이(3)는 메모리 셀 어레이(4)에 대하여 디코더 열(5)에 가장 가까운 지점에 설치된 더미 비트선 쌍(31, 32)에 접속되어 있다.
디코더 열(5)에는 선택된 워드선(52)상에 디코더(51)가 설치되어 있는 것으로 한다. 또한, 선택된 워드선(52)에는 제1 더미 셀 어레이(2)의 더미 셀(24)과, 제2 더미 셀 어레이(3)의 더미 셀(34)과, 메모리 셀 어레이(4)의 메모리 셀(44)이 접속되어 있다. 더미 셀(24)이 접속된 더미 비트선(21)에는 인버터쌍(25, 26)이 접속되어 있다. 더미 셀(34)이 접속된 더미 비트선(31)에는 인버터(35)가 접속되어 있다. 메모리 셀(44)은 비트선 쌍(41, 42)에 접속되어 있고, 이 비트선 쌍(41, 42)은 입출력 래치 회로(6)의 출력 래치부(61)에 접속되어 있다.
디코더(51)로부터 선택된 워드선(52)을 따라 송출되고, 제2 더미 셀어레이(3)의 더미 셀(34)을 통해 더미 비트선(31)을 통과한 신호(stn)에 기초하여 타이밍 제어 회로(7)는 입출력 래치 회로(6)의 출력 래치부(61)에 입력하는 데이터 래치 신호 OUTPUT_LATCH_ENABLE의 활성화 타이밍을 결정한다. 출력 래치부(61)에서는, 이 결정된 활성화 타이밍에서 메모리 셀 어레이(4)내의 메모리 셀(44)의 데이터 판독이 개시된다. 출력 래치부(61)로부터 출력 데이터 DATA_OUT가 송출된다.
또한, 디코더(51)로부터 선택된 워드선(52)을 따라 송출되고, 제1 더미 셀 어레이(2)의 더미 셀(24)을 통해 더미 비트선(21)을 통과한 신호(stf)에 기초하여 타이밍 제어 회로(7)는 입출력 래치 회로(6)의 출력 래치부(61)에 입력하는 데이터 래치 신호 OUTPUT_LATCH_ENABLE의 비활성화 타이밍을 결정한다. 출력 래치부(61)에서는, 이 결정된 비활성화 타이밍에서 메모리 셀 어레이(4)의 메모리 셀(44)의 데이터 판독이 종료된다.
여기서, 도 6의 타이밍 제어 회로(7)는 클록 펄스 발생 회로(CPG; 71)를 구비하고 있고, 후술하는 바와 같이, 이 클록 펄스 발생 회로(71)에 의해 타이밍 제어 회로(7)의 전술한 기능이 실현된다.
도 7은 도 6의 반도체 기억 장치에 설치되는 더미 셀(24)을 도시한다. 도 7에 도시한 바와 같이, 더미 셀(24)은 워드선(52) 및 더미 비트선 쌍(21, 22)에 접속된다. 제1 더미 셀 어레이(2)는 더미 셀(24)과 동일한 더미 셀을 복수 개, 더미 비트선 쌍(21, 22)에 대하여 일렬로 접속함으로써 구성된다.
마찬가지로, 더미 셀(34)도 도 7의 더미 셀(24)과 동일하게 구성된 것이다. 제2 더미 셀 어레이(3)는 더미 셀(34)과 동일한 더미 셀을 복수 개, 더미 비트선쌍(31, 32)에 대하여 일렬로 접속함으로써 구성된다.
도 8은 도 6의 반도체 기억 장치의 타이밍 제어 회로(7)에 설치되는 클록 펄스 발생 회로(71)를 도시한다.
도 8의 클록 펄스 발생 회로(71)는 신호(stf)가 입력되는 게이트를 갖는 트랜지스터(73)와, 클록 신호 CK가 입력되는 게이트를 갖는 트랜지스터(74)와, 인버터열(72)의 최종단 인버터의 출력이 접속된 게이트를 갖는 트랜지스터(75)와, 트랜지스터(73)와 트랜지스터(74)에 접속된 입력을 갖는 인버터(76)와, 인버터(76)의 출력 신호 및 신호(stn)가 입력되는 NAND 게이트(77)와, NAND 게이트(77)의 출력 신호가 입력되는 인버터(78)로 구성된다. 전술한 데이터 래치 신호 OUTPUT_LATCH _ENABLE는 인버터(78)의 출력 신호로서 클록 펄스 발생 회로(71)로부터 출력 래치부(61)로 송출된다.
도 9는 도 6의 반도체 기억 장치에 있어서의 내부 타이밍 신호의 생성 방법을 설명하기 위한 타이밍도이다.
도 9에 있어서, (1)은 반도체 기억 장치(1)의 각 회로에 송출되는 클록 신호 CK의 상태를 나타내고, (2)는 선택된 워드선의 신호 WL의 상태를 나타내며, (3)은 제2 더미 셀 어레이(3)의 더미 셀(34)로부터 더미 비트선(31)에 송출되는 신호( dbln)의 상태를 나타내고, (4)는 제2 더미 셀 어레이(3)의 더미 셀(34)을 통해 더미 비트선(31)을 통과하여, 인버터(35)로부터 출력되는 신호(stn)의 상태를 나타내며, (5)는 메모리 셀 어레이(4)의 메모리 셀(44)로부터 비트선(41)에 송출되는 데이터 신호(bl)의 상태를 나타내고, (6)은 제1 더미 셀 어레이(2)의 더미 셀(24)로부터 더미 비트선(21)에 송출되는 신호(dblf)의 상태를 나타내며, (7)은 제1 더미 셀 어레이(2)의 더미 셀(24)을 통해 더미 비트선(21)을 통과하여, 인버터 열(25, 26)로부터 출력되는 신호(stf)의 상태를 나타내고, (8)은 클록 펄스 생성 회로(17)로부터 입출력 래치 회로(6)의 출력 래치부(61)에 송출되는 데이터 래치 신호 OUTPUT_LATCH _ENABLE의 상태를 나타낸다.
다음에, 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 구성에 대해서, 도 10을 이용하여 설명한다. 도 10에 있어서, 도 4의 반도체 기억 장치(1)의 구성 요소와 동일한 구성 요소에는 동일한 참조 부호를 붙이고, 해당하는 구성 요소의 구성, 작용, 기능 등은 동일하기 때문에, 중복하는 설명은 생략한다.
도 10의 반도체 기억 장치(1A)는 제1 더미 셀 어레이(2A), 제2 더미 셀 어레이(3), 메모리 셀 어레이(4), 디코더 열(5), 입출력 래치 회로(6) 및 타이밍 제어 회로(7A)를 구비하고 있다. 반도체 기억 장치(1A)는, 예컨대, 감지 증폭기를 갖지 않는 SRAM으로서, 본 발명에 의한 셀프 타임 방식을 적용한 것이다. 제1 더미 셀 어레이(2A)는 메모리 셀 어레이(4)의 거의 중앙 지점에 설치된 더미 비트선 쌍에 접속되어 있다. 제2 더미 셀 어레이(3)는 메모리 셀 어레이(4)에 대하여 디코더 열(5)에 가장 가까운 지점에 설치된 더미 비트선 쌍에 접속되어 있다.
이 실시 형태에 있어서의 데이터 래치 신호의 활성화 타이밍은 다음과 같이 결정된다. 즉, 디코더 열(5)로부터 선택된 워드선을 따라 송출되고, 제2 더미 셀 어레이(3)내의 해당 더미 셀을 통해 더미 비트선을 통과한 신호에 기초하여 타이밍 제어 회로(7A)는 입출력 래치 회로(6)의 해당 출력 래치부에 입력하는 데이터 래치신호의 활성화 타이밍을 결정한다. 해당 출력 래치부에서는, 이 결정된 활성화 타이밍에서 메모리 셀 어레이(4)내의 해당 메모리 셀의 데이터 판독이 개시된다.
이 실시 형태에 있어서의 데이터 래치 신호의 비활성화 타이밍은 다음과 같이 결정된다. 즉, 디코더 열(5)로부터 선택된 워드선을 따라 송출되고, 제1 더미 셀 어레이(2A)내의 해당 더미 셀을 통해 더미 비트선을 통과한 신호에 기초하여 타이밍 제어 회로(7A)는 입출력 래치 회로(6)의 해당 출력 래치부에 입력하는 데이터 래치 신호의 비활성화 타이밍을 결정한다. 해당 출력 래치부에서는, 이 결정된 비활성화 타이밍에서 메모리 셀 어레이(4)내의 해당 메모리 셀의 데이터 판독이 종료된다.
도 10의 실시 형태에 있어서, 메모리 셀 어레이(4)의 거의 중앙 지점에 설치된 제1 더미 셀 어레이(2A)의 해당 더미 셀로부터의 판독 데이터는 입출력 래치 회로(6)의 모든 입출력 블록의 거의 절반에 해당하는 워드선 방향의 길이의 경로를 왕복하기 때문에, 디코더 열(5)로부터 가장 먼 지점의 입출력 블록에 대응하는 위치의 메모리 셀의 판독 타이밍보다도 지연되고 있다. 따라서, 제1 더미 셀 어레이 (2A)의 위치에서도 충분히 타이밍 마진을 확보할 수 있다. 단, 제1 더미 셀 어레이 (2A)는 반드시 메모리 셀 어레이(4)의 중앙에 둘 필요는 없다. 더욱이 디코더 열 (5)로부터 더욱 먼 지점에 제1 더미 셀 어레이(2A)를 배치하면, 보다 큰 타이밍 마진을 얻을 수 있다.
전술한 각 실시 형태에서는, 감지 증폭기를 갖지 않는 반도체 기억 장치 (SRAM 등)의 경우에 있어서의 데이터 래치 신호의 활성화 타이밍 신호를 예로서 설명하였지만, 감지 증폭기를 갖는 반도체 기억 장치의 경우에 있어서의 감지 증폭기 활성화 신호나 그 밖의 신호에 대해서도 본 발명의 셀프 타임 방식은 적용 가능하다.
(부기 1)
메모리 셀 어레이와, 디코더와, 입출력 래치 회로를 갖는 반도체 기억 장치에 있어서, 상기 메모리 셀 어레이에 대하여 상기 디코더로부터 워드선 방향으로 다른 지점에 설치된 복수 쌍의 더미 비트선과, 상기 더미 비트선의 한쪽 쌍에 접속된 제1 더미 셀 어레이와, 상기 더미 비트선의 다른 쪽 쌍에 접속된 제2 더미 셀 어레이와, 상기 디코더로부터 송출되어 상기 제1 더미 셀 어레이의 해당 더미 셀을 통해 상기 더미 비트선을 통과한 제1 신호 및 상기 디코더로부터 송출되어 상기 제2 더미 셀 어레이의 해당 더미 셀을 통해 상기 더미 비트선을 통과한 제2 신호에 기초하여 상기 입출력 래치 회로에 대한 내부 제어 신호의 타이밍을 제어하는 타이밍 제어 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
(부기 2)
상기 제1 더미 셀 어레이를 상기 메모리 셀 어레이의 상기 디코더에 가장 가까운 지점에 설치하고, 상기 제2 더미 셀 어레이를 상기 메모리 셀 어레이의 상기 디코더로부터 가장 먼 지점에 설치한 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 3)
상기 타이밍 제어 회로는 상기 입출력 래치 회로의 해당 출력 래치부에 입력하는 데이터 래치 신호의 활성화 타이밍을 상기 제1 더미 셀 어레이의 해당 더미 셀로부터 송출된 데이터 판독 신호에 기초하여 결정하는 것을 특징으로 하는 부기 2에 기재한 반도체 기억 장치.
(부기 4)
상기 타이밍 제어 회로는 상기 입출력 래치 회로의 해당 출력 래치부에 입력하는 데이터 래치 신호의 비활성화 타이밍을 상기 제2 더미 셀 어레이의 해당 더미 셀로부터 송출된 데이터 판독 신호에 기초하여 결정하는 것을 특징으로 하는 부기 2에 기재한 반도체 기억 장치.
(부기 5)
상기 반도체 기억 장치를 감지 증폭기를 갖지 않는 SRAM으로서 구성한 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 6)
상기 제1 더미 셀 어레이를 상기 메모리 셀 어레이의 상기 디코더에 가장 가까운 지점에 설치하고, 상기 제2 더미 셀 어레이를 상기 메모리 셀 어레이의 거의 중앙 지점에 설치한 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 7)
상기 타이밍 제어 회로는 상기 입출력 래치 회로의 해당 출력 래치부에 입력하는 데이터 래치 신호의 활성화 타이밍을 상기 제1 더미 셀 어레이의 해당 더미 셀로부터 송출된 데이터 판독 신호에 기초하여 결정하는 것을 특징으로 하는 부기 6에 기재한 반도체 기억 장치.
(부기 8)
상기 타이밍 제어 회로는 상기 입출력 래치 회로의 해당 출력 래치부에 입력하는 데이터 래치 신호의 비활성화 타이밍을 상기 제2 더미 셀 어레이의 해당 더미 셀로부터 송출된 데이터 판독 신호에 기초하여 결정하는 것을 특징으로 하는 부기 6에 기재한 반도체 기억 장치.
(부기 9)
상기 제1 더미 셀 어레이가 접속된 더미 비트선 쌍에 짝수개의 인버터를 설치하고, 상기 제2 더미 셀 어레이가 접속된 더미 비트선 쌍에 홀수개의 인버터를 설치한 것을 특징으로 하는 부기 2에 기재한 반도체 기억 장치.
(부기 10)
상기 제1 더미 셀 어레이가 접속된 더미 비트선 쌍에 짝수개의 인버터를 설치하고, 상기 제2 더미 셀 어레이가 접속된 더미 비트선 쌍에 홀수개의 인버터를 설치한 것을 특징으로 하는 부기 6에 기재한 반도체 기억 장치.
이상 설명한 바와 같이, 본 발명의 반도체 기억 장치에 따르면, 내부 제어 신호의 활성화 타이밍을 제1 더미 셀 어레이의 해당 더미 셀을 통해 더미 비트선을 통과한 신호의 타이밍에서 행하고 있기 때문에, 종래예의 과제였던 과대한 타이밍 마진의 설정을 회피할 수 있다. 따라서, 고속화가 가능하다. 내부 제어 신호의 비활성화 타이밍을 제2 더미 셀 어레이의 해당 더미 셀을 통해 더미 비트선을 통과한 신호의 타이밍에서 행하고 있다. 제2 더미 셀 어레이의 해당 더미 셀의 리드 데이터는 모든 메모리 셀보다 느리다. 따라서, 종래예의 과제였던 타이밍 마진이 없어질 위험성이 없다. 또한, 내부 제어 신호의 비활성화 타이밍을 제2 더미 셀 어레이의 해당 더미 셀의 해당 더미 셀을 통해 더미 비트선을 통과한 신호의 타이밍에서 행하고 있기 때문에, 메모리 셀 어레이의 구성이 변화되어도 최적의 타이밍을 결정할 수 있다.

Claims (6)

  1. 메모리 셀 어레이와, 디코더와, 입출력 래치 회로를 갖는 반도체 기억 장치에 있어서,
    상기 메모리 셀 어레이에 대하여 상기 디코더로부터 워드선 방향으로 다른 지점에 설치된 복수 쌍의 더미 비트선과,
    상기 더미 비트선의 한쪽 쌍에 접속된 제1 더미 셀 어레이와,
    상기 더미 비트선의 다른 쪽 쌍에 접속된 제2 더미 셀 어레이와,
    상기 디코더로부터 송출되어 상기 제1 더미 셀 어레이의 해당 더미 셀을 통해 상기 더미 비트선을 통과한 제1 신호 및 상기 디코더로부터 송출되어 상기 제2 더미 셀 어레이의 해당 더미 셀을 통해 상기 더미 비트선을 통과한 제2 신호에 기초하여 상기 입출력 래치 회로에 대한 내부 제어 신호의 타이밍을 제어하는 타이밍 제어 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 더미 셀 어레이를 상기 메모리 셀 어레이의 상기 디코더에 가장 가까운 지점에 설치하고, 상기 제2 더미 셀 어레이를 상기 메모리 셀 어레이의 상기 디코더로부터 가장 먼 지점에 설치한 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 타이밍 제어 회로는 상기 입출력 래치 회로의 해당 출력 래치부에 입력하는 데이터 래치 신호의 활성화 타이밍을 상기 제1 더미 셀 어레이의 해당 더미 셀로부터 송출된 데이터 판독 신호에 기초하여 결정하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서, 상기 타이밍 제어 회로는 상기 입출력 래치 회로의 해당 출력 래치부에 입력하는 데이터 래치 신호의 비활성화 타이밍을 상기 제2 더미 셀 어레이의 해당 더미 셀로부터 송출된 데이터 판독 신호에 기초하여 결정하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 반도체 기억 장치를 감지 증폭기를 갖지 않는 SRAM으로서 구성한 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 제1 더미 셀 어레이를 상기 메모리 셀 어레이의 상기 디코더에 가장 가까운 지점에 설치하고, 상기 제2 더미 셀 어레이를 상기 메모리 셀 어레이의 거의 중앙 지점에 설치한 것을 특징으로 하는 반도체 기억 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472251B2 (en) 2013-12-20 2016-10-18 SK Hynix Inc. Semiconductor device having dummy cell region that are symmetrically disposed about peripheral region

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7400543B2 (en) * 2003-11-12 2008-07-15 Lsi Logic Corporation Metal programmable self-timed memories
KR100684909B1 (ko) * 2006-01-24 2007-02-22 삼성전자주식회사 읽기 에러를 방지할 수 있는 플래시 메모리 장치
US7881147B2 (en) * 2007-05-31 2011-02-01 Qualcomm Incorporated Clock and control signal generation for high performance memory devices
US8344989B2 (en) * 2007-12-31 2013-01-01 Lg Display Co., Ltd. Shift register
KR20160144698A (ko) * 2015-06-09 2016-12-19 에스케이하이닉스 주식회사 메모리 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5430681A (en) * 1989-05-08 1995-07-04 Hitachi Maxell, Ltd. Memory cartridge and its memory control method
JP3220035B2 (ja) * 1997-02-27 2001-10-22 エヌイーシーマイクロシステム株式会社 スタチック型半導体記憶装置
JPH1196768A (ja) 1997-09-17 1999-04-09 Nec Corp 半導体集積回路
JPH11203873A (ja) * 1998-01-16 1999-07-30 Hitachi Ltd 半導体集積回路及びデータ処理システム
JP2004199759A (ja) * 2002-12-17 2004-07-15 Fujitsu Ltd 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472251B2 (en) 2013-12-20 2016-10-18 SK Hynix Inc. Semiconductor device having dummy cell region that are symmetrically disposed about peripheral region

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