JP2004199759A - 半導体記憶装置 - Google Patents
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Abstract
【課題】プロセスばらつきが半導体メモリの動作に及ぼす影響をさらに緩和して、半導体メモリにおける動作タイミングを適切に制御できるようにする。
【解決手段】複数のビット線対ＢＬｎ、／ＢＬｎとともに複数のダミービット線ＤＢＬ、／ＤＢＬをメモリセルアレイ１１に配置し、複数のダミービット線における信号変化に基づいて、タイミング制御回路１６が、ビット線対ＢＬｎ、／ＢＬｎに接続されたメモリセルを選択駆動する際の駆動動作のタイミングを制御するようにして、メモリセルアレイ１１の複数の位置におけるプロセスばらつきの影響を検出し、１つのダミービット線を用いた場合に比べて、プロセスばらつきが半導体記憶装置の動作に及ぼす影響をさらに緩和することができるようにする。
【選択図】 図１
【解決手段】複数のビット線対ＢＬｎ、／ＢＬｎとともに複数のダミービット線ＤＢＬ、／ＤＢＬをメモリセルアレイ１１に配置し、複数のダミービット線における信号変化に基づいて、タイミング制御回路１６が、ビット線対ＢＬｎ、／ＢＬｎに接続されたメモリセルを選択駆動する際の駆動動作のタイミングを制御するようにして、メモリセルアレイ１１の複数の位置におけるプロセスばらつきの影響を検出し、１つのダミービット線を用いた場合に比べて、プロセスばらつきが半導体記憶装置の動作に及ぼす影響をさらに緩和することができるようにする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、動作タイミングの制御を内部で行うセルフタイミング型の半導体記憶装置に用いて好適なものである。
【０００２】
【従来の技術】
従来、ＳＲＡＭ（static random access memory）等の半導体メモリにおいては、製造工程にて生ずるプロセスばらつき（メモリマクロ内のばらつきやトランジスタの隣接ばらつき等）が半導体メモリの動作に影響を及ぼすことがあった。
上記プロセスばらつきが半導体メモリの動作に及ぼす影響を緩和する方法として、充分なタイミングマージンを持たせた固定の動作タイミングで半導体メモリを動作させる方法が考えられるが、半導体メモリの高速動作を阻害してしまう。
【０００３】
そこで、例えば特許文献１、特許文献２に記載されているように、ダミーメモリセルが接続されたダミービット線対を設け、ダミービット線対を用いて動作タイミングを内部制御することにより、上記問題の解決を図った半導体メモリがあった。上記半導体メモリは、「セルフタイミング型メモリ」と呼ばれ、動作速度の低下を抑制しながらも、プロセスばらつきが動作に及ぼす影響を緩和することができた。
【０００４】
図８は、従来のセルフタイミング型メモリの構成を示すブロック図である。図８において、８１は複数のメモリセルで構成されたメモリセルアレイ、８３はデコーダ、８４はリード／ライトアンプ、８５はタイミング制御回路である。メモリセルアレイ８１は、１組のダミービット線（１つのダミービット線対）に接続されたダミーメモリセルからなるダミーメモリセル列８２を端部に有している。
【０００５】
例えば、アドレス信号等を含む入力信号ＩＮＳが外部から入力され、メモリセルに記憶されたデータの読み出しが要求されると、タイミング制御回路８５は、入力信号ＩＮＳに基づいて、メモリセルを選択するためのアドレス情報を含む制御信号ＣＴＬＡをデコーダ８３に出力する。また、タイミング制御回路８５は、センスアンプ活性化信号を含む制御信号ＣＴＬＢをリード／ライトアンプ８４に出力する。
【０００６】
デコーダ８３は、供給される制御信号ＣＴＬＡに従い、ワード線ＷＬｍ（ｍは添え字であり、ｍは自然数）を選択的に活性化する。これにより、活性化されたワード線ＷＬｍにより選択されたメモリセルの作用によりビット線対ＢＬｎ、／ＢＬｎ（ｎは添え字であり、ｎは自然数）の電位が変化する。ここで、ビット線／ＢＬｎは、ビット線ＢＬｎに対して相補のビット線である。
【０００７】
さらに、リード／ライトアンプ８４は、供給される制御信号ＣＴＬＢに従い、内部に備える図示しないセンスアンプを活性化して、ビット線対ＢＬｎ、／ＢＬｎに読み出された電位を増幅しデータＤＴとして外部に出力する。
【０００８】
上述したような動作においてセルフタイミング型メモリでは、ダミーメモリセルが接続された１つのダミービット線対により供給される信号ＤＳに基づいて、ワード線ＷＬｍを駆動するタイミングを制御したり、リード／ライトアンプ８４内のセンスアンプを活性化させるタイミングを制御したりする。
【０００９】
例えば、供給される信号ＤＳによりダミービット線対における電位が所定の電位に達したと判断すると、活性化したセンスアンプ活性化信号を出力しリード／ライトアンプ８４内のセンスアンプを活性化させる。また、例えば、ダミービット線対における電位が所定の電位に達して所定期間が経過した後に、活性化されているワード線ＷＬｍを非活性化し、すべてのワード線ＷＬｍを非活性化状態にする。
【００１０】
【特許文献１】
特開平７−９３９７２号公報
【特許文献２】
特開平１１−３３９４７６号公報
【００１１】
【発明が解決しようとする課題】
ここで、従来のセルフタイミング型メモリにおいては、上記図８に示したようにダミーメモリセルが接続されたダミービット線対は１つのみ設けられていた。また、近年、半導体メモリにおいては、高性能化の要求に応じた記憶容量の大容量化やプロセステクノロジの微細化に伴い、プロセスばらつきが半導体メモリの動作に及ぼす影響が大きくなってきている。
【００１２】
そのため、従来のセルフタイミング型メモリにように１つのダミービット線対を用いて半導体メモリにおける動作タイミングの制御を行うと、半導体メモリ内でのプロセスばらつきが大きいとともに任意（ランダム）に分布するので、プロセスばらつきが動作に及ぼす影響を緩和できず、プロセスばらつきによる影響が大きく現れてしまうおそれがあった。
【００１３】
特に、多数のビット線対を有し、かつ各ビット線対に接続されているメモリセルの数に比べてダミービット線対に対して作用するダミーメモリセルの数が著しく少ない（例えば２つ等）の場合には、１つのダミービット線対のみを用いてプロセスばらつきが動作に及ぼす影響を確実に緩和することは非常に困難である。
【００１４】
本発明は、このような問題に鑑みて成されたものであり、プロセスばらつきが半導体記憶装置の動作に及ぼす影響をさらに緩和して、半導体記憶装置における動作タイミングを適切に制御できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】
本発明の半導体記憶装置は、互いに異なるダミーメモリセルが接続された複数のダミービット線とメモリセルが接続された複数のビット線とを有するメモリセルアレイと、駆動動作のタイミングを制御するタイミング制御回路とを備える。複数のダミービット線より供給される信号に基づいて、タイミング制御回路が駆動動作のタイミングを制御し、上記ビット線に接続されたメモリセルを選択駆動する。これにより、メモリセルアレイ内の複数の位置におけるプロセスばらつきの影響を抽出し、プロセスばらつきが半導体記憶装置の動作に及ぼす影響をさらに緩和することができるようになる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置の一構成例を示すブロック図である。なお、以下の説明では、半導体記憶装置としてＳＲＡＭ（staticrandom access memory）を一例に示し、メモリセルアレイ内にてビット線が延びる方向を「列」とする。また、ビット線（ダミービット線を含む。）の符号にて付す“／”は、相補のビット線（ダミービット線）であることを示す。
【００１７】
図１において、１１は複数のメモリセルを有するメモリセルアレイであり、上記複数のメモリセルは例えばマトリクス状に配置されている。メモリセルアレイ１１は、２つのダミーメモリセル列１２、１３を有している。ダミーメモリセル列１２、１３は、後述するタイミング制御回路１６に対して最も近くなるように隣り合って配置される（以下、隣り合わせて配置することを「併設する」と称す。）。つまり、ダミーメモリセル列１２、１３は、ダミーメモリセル列１２、１３とは異なる他のメモリセル列（以下、単に「メモリセル列」とも称す。）と比較してタイミング制御回路１６に接続するための配線長が短くなるように配置される。
【００１８】
ダミーメモリセル列１２内のダミーメモリセルは、１組のダミービット線（１つのダミービット線対）ＤＢＬ１、／ＤＢＬ１に接続されている。同様に、ダミーメモリセル列１３内のダミーメモリセルは、ダミービット線対ＤＢＬ１、／ＤＢＬ１とは異なる１つのダミービット線対ＤＢＬ２、／ＤＢＬ２に接続されている。すなわち、本実施形態においては、２つのダミービット線対ＤＢＬ１と／ＤＢＬ１、及びＤＢＬ２と／ＤＢＬ２を備えている。
【００１９】
１４はデコーダであり、ダミーワード線ＤＷＬ及びワード線ＷＬｍ（ｍは添え字であり、ｍは自然数）の一端が接続されている。デコーダ１４は、タイミング制御回路１６から供給される制御信号ＣＴＬＡに基づいて、ダミーワード線ＤＷＬを駆動して活性化したり、ワード線ＷＬｍを選択的に駆動して活性化したりする。
【００２０】
１５はリード／ライトアンプであり、複数の図示しないセンスアンプ及びライトアンプを内部に有し、メモリセルが接続されたビット線対ＢＬｎ、／ＢＬｎ（ｎは添え字であり、ｎは自然数）の一端が接続されている。リード／ライトアンプ１５は、タイミング制御回路１６から供給される制御信号ＣＴＬＢに基づいてセンスアンプを活性化させ、ビット線対ＢＬｎ、／ＢＬｎに読み出された電位を増幅して外部にデータＤＴとして出力する。また、リード／ライトアンプ１５は、制御信号ＣＴＬＢに基づいてライトアンプを活性化させ、外部から供給されるデータＤＴに応じた電位をビット線対ＢＬｎ、／ＢＬｎに供給する。
【００２１】
タイミング制御回路１６は、外部から入力される入力信号ＩＮＳ（アドレス信号、アクセス種別（リード／ライト）信号等を含む。）に基づいて制御信号ＣＴＬＡ、ＣＴＬＢを出力し、デコーダ１４及びリード／ライトアンプ１５をそれぞれ制御する。タイミング制御回路１６は、ダミービット線対ＤＢＬ１、／ＤＢＬ１、及びＤＢＬ２、／ＤＢＬ２のそれぞれ一端が接続されており、当該ダミービット線対により供給される信号（ダミービット線対の電位等）に基づいて、上記制御信号ＣＴＬＡ、ＣＴＬＢを適切なタイミングで出力する。
【００２２】
ここで、上記制御信号ＣＴＬＡには、行アドレス信号や、ダミーワード線ＤＷＬ及びワード線ＷＬｍの駆動タイミングを指示する信号等が含まれる。また、上記制御信号ＣＴＬＢには、センスアンプ及びライトアンプをそれぞれ活性化させるセンスアンプ活性化信号（センスアンプイネーブル信号）及びライトアンプ活性化信号（ライトアンプイネーブル信号）等が含まれる。
【００２３】
図２（Ａ）、（Ｂ）は、メモリセルの構成例を示す図であり、（Ａ）はダミーメモリセル列１２での構成例を示し、（Ｂ）はダミーメモリセル列１２、１３とは異なるメモリセル列での構成例を示している。なお、ダミーメモリセル列１３は、ダミーメモリセル列１２と同じ構成である。
【００２４】
図２（Ａ）において、ＤＭＣ１１、ＤＭＣ１２、ＤＭＣ１３、…はダミーメモリセルであり、ダミーメモリセルＤＭＣ１１が上記図１に示したタイミング制御回路１６に対して最も遠い位置にあり、ダミーメモリセルＤＭＣ１１、ＤＭＣ１２、ＤＭＣ１３、…の順にタイミング制御回路１６との間の配線長が短くなる。本実施形態では、タイミング制御回路１６に対する配線長が長い側から（負荷が大きい）順に２つのダミーメモリセルＤＭＣ１１、ＤＭＣ１２のみを使用（駆動）し、他のダミーメモリセルＤＭＣ１３、…は使用しない。なお、ダミーメモリセル列内にて使用（駆動）するダミーメモリセルの数は、予め設計工程でのシミュレーション等により決定される。
【００２５】
ダミーメモリセルＤＭＣ１１、ＤＭＣ１２の構成は同じであるので、以下ではダミーメモリセルＤＭＣ１１について説明する。
Ｑ２、Ｑ４はｐチャネルＭＯＳトランジスタであり、Ｑ３、Ｑ５、Ｑ６、Ｑ７はｎチャネルＭＯＳトランジスタである。
【００２６】
トランジスタＱ２、Ｑ４のソースは電源電圧ＶＤＤにそれぞれ接続され、トランジスタＱ３、Ｑ５のソースはそれぞれ接地（ＧＮＤ）されている。トランジスタＱ２のドレインとトランジスタＱ３のドレインとが接続され、トランジスタＱ４のドレインとトランジスタＱ５のドレインとが接続されている。トランジスタＱ２、Ｑ３のゲートは、トランジスタＱ４、Ｑ５のドレインの相互接続点に接続され、トランジスタＱ４、Ｑ５のゲートは、トランジスタＱ２、Ｑ３のドレインの相互接続点に接続されている。すなわち、トランジスタＱ２、Ｑ３、及びトランジスタＱ４、Ｑ５によりそれぞれインバータが構成され、それぞれのインバータの入力端子と出力端子とがクロスカップリング（交差結合）されている。
【００２７】
また、トランジスタＱ６及びＱ７のソースは、トランジスタＱ２、Ｑ３のドレインの相互接続点及びトランジスタＱ４、Ｑ５のドレインの相互接続点にそれぞれ接続されている。トランジスタＱ６、Ｑ７のゲートは、ダミーワード線ＤＷＬにそれぞれ接続され、トランジスタＱ６、Ｑ７のドレインは、ダミービット線ＤＢＬ１、／ＤＢＬ１にそれぞれ接続されている。
また、トランジスタＱ４、Ｑ５のドレインの相互接続点が電源電圧ＶＤＤに接続されている。
【００２８】
一方、使用しない他のダミーメモリセルＤＭＣ１３、…は、上述したトランジスタＱ６、Ｑ７にそれぞれ対応するｎチャネルＭＯＳトランジスタＱ８、Ｑ９が常にＯＦＦ状態になるように、トランジスタＱ８、Ｑ９のゲートがそれぞれ接地（ＧＮＤ）されていること、及び上述したトランジスタＱ２、Ｑ３にそれぞれ対応するトランジスタのドレインの相互接続点が電源電圧ＶＤＤに接続されていることが異なるだけで、上述したダミーメモリセルＤＭＣ１１と構成は同じである。
【００２９】
なお、ｐチャネルＭＯＳトランジスタＱ１は、ダミービット線ＤＢＬ１、／ＤＢＬ１を等電位にするためのものであり、ゲートがイコライズ信号ＥＱを供給するための信号線に接続され、ソース及びドレインがダミービット線ＤＢＬ１、／ＤＢＬ１にそれぞれ接続されている。
【００３０】
図２（Ｂ）において、ＭＣ１１、ＭＣ１２、ＭＣ１３、…は、データを記憶するためのメモリセルである。メモリセルＭＣ１１、ＭＣ１２、ＭＣ１３、…は、それぞれ接続されるワード線ＷＬ１、ＷＬ２、ＷＬ３、…が異なるだけで、他の構成は同じであるので、以下ではメモリセルＭＣ１１について説明する。
Ｑ１２、Ｑ１４はｐチャネルＭＯＳトランジスタであり、Ｑ１３、Ｑ１５、Ｑ１６、Ｑ１７はｎチャネルＭＯＳトランジスタである。
【００３１】
トランジスタＱ１２、Ｑ１４のソースは電源電圧ＶＤＤにそれぞれ接続され、トランジスタＱ１３、Ｑ１５のソースはそれぞれ接地（ＧＮＤ）されている。
トランジスタＱ１２、Ｑ１３のドレインが接続され、その相互接続点にトランジスタＱ１４、Ｑ１５のゲートがそれぞれ接続されている。同様に、トランジスタＱ１４、Ｑ１５のドレインが接続され、その相互接続点にトランジスタＱ１２、Ｑ１３のゲートがそれぞれ接続されている。すなわち、トランジスタＱ２、Ｑ３、及びトランジスタＱ４、Ｑ５によりそれぞれ構成されるインバータの入力端子と出力端子とがクロスカップリング（交差結合）されている。
【００３２】
また、トランジスタＱ１６及びＱ１７のソースは、トランジスタＱ１２、Ｑ１３のドレインの相互接続点及びトランジスタＱ１４、Ｑ１５のドレインの相互接続点にそれぞれ接続されている。トランジスタＱ１６、Ｑ１７のゲートは、ワード線ＷＬ１にそれぞれ接続され、トランジスタＱ１６、Ｑ１７のドレインは、ビット線ＢＬ１、／ＢＬ１にそれぞれ接続されている。
なお、ｐチャネルＭＯＳトランジスタＱ１１は、ゲートがイコライズ信号ＥＱを供給するための信号線に接続され、ソース及びドレインがビット線ＢＬ１、／ＢＬ１にそれぞれ接続されている。
【００３３】
図３（Ａ）、（Ｂ）は、ダミービット線の接続例を示す図である。この図３（Ａ）、（Ｂ）において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【００３４】
図３（Ａ）は、ダミーメモリセル列１２、１３のダミービット線をタイミング制御回路１６にそれぞれ接続した例を示す図である。
ここで、ＳＲＡＭにおけるダミービット線対を用いた動作タイミングの制御では、一般にダミーメモリセルにて高電位が入力される側のインバータの出力が接続されたダミービット線での電位変化を検出して行う。したがって、ダミービット線対ＤＢＬ１、／ＤＢＬ１及びＤＢＬ２、／ＤＢＬ２は、動作時に電位変化が生ずる少なくとも一方のダミービット線をそれぞれ用いれば良いので、図３（Ａ）においては、ダミービット線ＤＢＬ１、ＤＢＬ２（動作時には電位がハイレベルからロウレベルに変化するものとする。）をタイミング制御回路１６に接続している。
【００３５】
図３（Ａ）において、ＤＭＣ１、ＤＭＣ２はダミーメモリセルであり、ダミービット線対ＤＢＬ１、／ＤＢＬ１及びＤＢＬ２、／ＤＢＬ２にそれぞれ接続されているダミーメモリセルの中からタイミング制御回路１６に対する配線長が長い側から順に選択された所定の数のダミーメモリセルである。
また、３１は否定論理和（ＮＯＲ）回路であり、入力端子にダミービット線ＤＢＬ１、ＤＢＬ２がそれぞれ接続されている。ＮＯＲ回路３１は、演算結果をタイミング生成信号ＴＩＭとして出力する。
【００３６】
図３（Ａ）に示したようにダミービット線を接続した場合には、ダミービット線ＤＢＬ１、ＤＢＬ２の電位がともにロウレベル（ＮＯＲ回路３１の論理閾値電圧以下）に達した後に、タイミング生成信号ＴＩＭがロウレベルからハイレベルに変化する、つまり、すべてのダミービット線ＤＢＬ１、ＤＢＬ２の電位が所定の電位以下になると、タイミング生成信号ＴＩＭの信号レベルが反転する。すなわち、ダミービット線ＤＢＬ１、ＤＢＬ２において、信号（電位）変化が最も遅いダミービット線が選択され、選択されたダミービット線に基づいてタイミング生成信号ＴＩＭが変化するので、動作の安定化を図ることができる。
【００３７】
図３（Ｂ）は、ダミーメモリセル列１２、１３のそれぞれのダミービット線を直列に接続してタイミング制御回路１６に接続した例を示す図である。
図３（Ｂ）に示すようにダミービット線を直列に接続する場合には、ダミーメモリセル列１２、１３のダミービット線対を対応関係（相補の関係）が同じになるように直列に接続し、接続したダミービット線対ＤＢＬ、／ＤＢＬの一端をタイミング制御回路１６に接続する。また、ダミーメモリセルＤＭＣ１、ＤＭＣ２は、ダミービット線対ＤＢＬ、／ＤＢＬにおいてタイミング制御回路１６に対する配線長が長い側から順に所定の数のダミーメモリセルをダミーメモリセル列１２、１３にてそれぞれ選択する。
【００３８】
上記図３（Ｂ）に示したようにダミービット線を接続した場合には、ダミーメモリセル列１２、１３のダミービット線対を対応付けて直列に接続するだけで良いので、図３（Ａ）に示したＮＯＲ回路３１等の回路素子をタイミング制御回路１６内に設ける必要がなく、図３（Ａ）に示した接続例に比べて回路構成を単純化することができる。
【００３９】
次に、動作について説明する。
図４は、本実施形態による半導体記憶装置でのリード動作を示すタイミングチャートである。図４において、ＣＬＫはクロック信号、ＴＩＭはタイミング生成信号、ＳＡＥはセンスアンプ活性化信号、ＤＴはデータ信号である。また、ＤＷＬ、ＤＢＬ（／ＤＢＬ）及びＷＬは、ダミーワード線、ダミービット線及びワード線の電位変化を示す波形である。
【００４０】
まず、メモリセルへのリードアクセスを要求する入力信号ＩＮＳが外部から入力され、クロック信号ＣＬＫが立ち上がると、タイミング制御回路１６は、制御信号ＣＴＬＢ内のプリチャージ信号ＰＲＥを不活性化（ハイレベルに）してリード／ライトアンプ１５に出力する。これにより、ビット線ＢＬｎ、／ＢＬｎがフローティング状態になる。なお、ビット線ＢＬｎ、／ＢＬｎは、プリチャージ信号ＰＲＥが不活性化される前に電源電圧ＶＤＤにプリチャージされているとする。
【００４１】
また、タイミング制御回路１６は、制御信号ＣＴＬＡをデコーダ１４に出力し、ダミーワード線ＤＷＬの活性化を指示する。デコーダ１４は、制御信号ＣＴＬＡに従い、ダミーワード線ＤＷＬを活性化（ハイレベルに）する（時刻Ｔ１）。
【００４２】
これにより、図２（Ａ）に示したダミーメモリセルＤＭＣ１１、ＤＭＣ１２において、トランジスタＱ６、Ｑ７がＯＮ（オン）状態になる。ここで、ダミーメモリセルＤＭＣ１１、ＤＭＣ１２内のトランジスタＱ３、Ｑ４は常にＯＮ状態であるとともに、トランジスタＱ２、Ｑ５は常にＯＦＦ（オフ）状態である。したがって、トランジスタＱ６、Ｑ７がＯＮ状態になることで、図４に示すようにダミービット線ＤＢＬの電位は電源電圧ＶＤＤから時間の経過とともに低くなり（最低電位はＧＮＤ）、ダミービット線／ＤＢＬの電位は電源電圧ＶＤＤを維持する。
そして、ダミービット線ＤＢＬの電位と電源電圧ＶＤＤとの電位差が所定の電位差Ｖａより大きくなると、タイミング生成信号ＴＩＭが活性化（ハイレベルに）される（時刻Ｔ２）。
【００４３】
一方、タイミング制御回路１６は、プリチャージ信号ＰＲＥを不活性化した後、メモリセルを選択するためのアドレス情報（行アドレス）を含む制御信号ＣＴＬＡをデコーダ１４に出力する。デコーダ１４は、供給された制御信号ＣＴＬＡに基づいて、何れか１つのワード線ＷＬを選択的に活性化（ハイレベルに）する。これにより、活性化されたワード線ＷＬに接続されたメモリセルにおいて、図２（Ｂ）に示したトランジスタＱ１６、Ｑ１７に対応するトランジスタがＯＮ状態になり、ビット線対ＢＬｎ、／ＢＬｎに電位（データ）が読み出される。なお、ワード線ＷＬを選択的に活性化する時刻は、ダミーワード線ＤＷＬを選択的に活性化する時刻と同じであっても良いし、異なっていても良い。
【００４４】
タイミング生成信号ＴＩＭが活性化されて所定の時間が経過した後、タイミング制御回路１６は、制御信号ＣＴＬＢ内のセンスアンプ活性化信号ＳＡＥを活性化（ハイレベルに）してリード／ライトアンプ１５に出力する。これにより、リード／ライトアンプ１５内のセンスアンプが活性化され、ビット線対ＢＬｎ、／ＢＬｎに読み出された電位を増幅して外部にデータＤＴとして出力する。
【００４５】
さらに所定の時間が経過した後、タイミング制御回路１６は、センスアンプ活性化信号ＳＡＥを不活性化してリード／ライトアンプ１５に出力し、リード／ライトアンプ１５内のセンスアンプを不活性化させる。また、タイミング制御回路１６は、ワード線ＷＬの不活性化をデコーダ１４に指示し、すべてのワード線ＷＬを不活性化させる。さらに、タイミング制御回路１６は、プリチャージ信号ＰＲＥを活性化してリード／ライトアンプ１５に出力する。その後、タイミング制御回路１６は、ダミーワード線ＤＷＬの不活性化をデコーダ１４に指示し、ダミーワード線ＤＷＬを不活性化させる。
【００４６】
これにより、次の動作のためにビット線ＢＬｎ、／ＢＬｎがともに電源電圧ＶＤＤにプリチャージされる。このとき、ダミービット線ＤＢＬの電位と電源電圧ＶＤＤとの電位差が所定の電位差Ｖａより小さくなり、タイミング生成信号ＴＩＭは不活性化される。以上のようにしてリード動作が行われる。
【００４７】
なお、ライト動作は、タイミング生成信号ＴＩＭに関わらず、制御信号ＣＴＬＢ内のライトアンプ活性化信号ＷＡＥを活性化してリード／ライトアンプ１５内のライトアンプを活性化させ、ビット線対ＢＬｎ、／ＢＬｎに外部から供給されるデータＤＴに応じた電位を供給し、タイミング生成信号ＴＩＭに基づいてライトアンプ活性化信号ＷＡＥを不活性化することが異なるだけで、上述したリード動作と同様に制御されるので説明は省略する。
【００４８】
以上、詳しく説明したように本実施形態によれば、複数のビット線対ＢＬｎ、／ＢＬｎとともに、タイミング制御回路１６に対して最も近接するように２つのダミービット線対ＤＢＬ１と／ＤＢＬ１、ＤＢＬ２と／ＤＢＬ２を隣り合わせてメモリセルアレイ１１に配置する。タイミング制御回路１６は、ダミービット線対ＤＢＬ１、ＤＢＬ２（／ＤＢＬ１、／ＤＢＬ２）の信号変化に基づいて、ビット線対ＢＬｎ、／ＢＬｎに接続されたメモリセルにアクセスするための各信号の駆動タイミングを制御する。
これにより、２つのダミービット線対ＤＢＬ１、ＤＢＬ２（／ＤＢＬ１、／ＤＢＬ２）により、メモリセルアレイ１１内の２つの位置におけるプロセスばらつきの影響を検出してメモリセルの駆動タイミングを制御することができ、ダミービット線対を１つのみ用いた場合と比較して、プロセスばらつきが半導体記憶装置の動作に及ぼす影響を緩和し、駆動タイミングを適切に制御することができる。
【００４９】
また、タイミング制御回路１６に対して最も近接するように２つのダミービット線対ＤＢＬ１と／ＤＢＬ１、ＤＢＬ２と／ＤＢＬ２を配置することにより、ダミービット線対ＤＢＬ１、ＤＢＬ２（／ＤＢＬ１、／ＤＢＬ２）における電位変化のタイミング制御回路１６への伝達が、メモリセルアレイ１１の他の位置に配置したときよりも速くなるので、高速動作に非常に適している。
なお、本実施形態においては、２つのダミービット線対ＤＢＬ１、ＤＢＬ２を用いた場合について説明したが、本発明でのダミービット線対の数は２つに限られず、ダミービット線対の数が３つ以上であっても良い。
【００５０】
図５（Ａ）〜（Ｄ）は、第１の実施形態による半導体記憶装置の他の構成例を示すブロック図である。なお、この図５（Ａ）〜（Ｄ）において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。また、図１に示したブロック等と同一ではないが対応する機能を有するブロック等には、同じ符号に’を付している。また、図５（Ａ）〜（Ｄ）においては、各機能ブロック間にて授受される信号、ワード線（ダミーワード線を含む。）及びビット線（ダミービット線を含む。）は、上記図１に示した半導体記憶装置と同様であるので省略する。
【００５１】
図５（Ａ）において、ダミーメモリセル列５２、５３（ダミービット線対ＤＢＬ１と／ＤＢＬ１、ＤＢＬ２と／ＤＢＬ２）は、タイミング制御回路１６に対する距離が他のメモリセル列よりも大きくなる（配線長が長くなる）ようにメモリセルアレイ５１内に併設される。すなわち、ダミーメモリセル列５２、５３は、タイミング制御回路１６に対して最も遠くなるようにメモリセルアレイ５１に配置される。
【００５２】
図５（Ａ）に示したように、メモリセルアレイ５１において、タイミング制御回路１６に対して最も遠隔な位置に２つのダミーメモリセル列（ダミービット線対）を配置することにより、プロセスばらつきが半導体記憶装置の動作に及ぼす影響を緩和し、駆動タイミングを適切に制御することができるとともに、ダミービット線対における電位変化のタイミング制御回路１６への伝達が、メモリセルアレイ１１の他の位置に配置したときよりも遅くなるので、適切かつ充分なタイミングマージンを設けることができ、より確実なメモリセルの駆動を実現することができる。
【００５３】
図５（Ｂ）において、ダミーメモリセル列５５、５６（ダミービット線対ＤＢＬ１と／ＤＢＬ１、ＤＢＬ２と／ＤＢＬ２）は、距離Ｌ１とＬ２とが略同じになるようにメモリセルアレイ５４の中央部に併設される。
図５（Ｂ）に示したように構成することにより、プロセスばらつきが半導体記憶装置の動作に及ぼす影響を緩和し、駆動タイミングを適切に制御することができるとともに、メモリセルの駆動における高速性及び確実性の双方を備えた半導体記憶装置を構成することができる。
【００５４】
図５（Ｃ）において、ダミーメモリセル列５８（例えば、ダミービット線対ＤＢＬ１と／ＤＢＬ１）は、ダミーメモリセル列５８とは異なる他のメモリセル列と比較してタイミング制御回路１６に対する配線長が短くなるようにメモリセルアレイ５７に配置される。また、ダミーメモリセル列５９（例えば、ダミービット線対ＤＢＬ２と／ＤＢＬ２）は、ダミーメモリセル列５９とは異なる他のメモリセル列と比較してタイミング制御回路１６に対する配線長が長くなるようにメモリセルアレイ５７に配置される。
【００５５】
図５（Ｃ）に示したように、メモリセルアレイ５７の両端の位置に２つのダミーメモリセル列（ダミービット線対）を配置することにより、プロセスばらつきが半導体記憶装置の動作に及ぼす影響を緩和し、駆動タイミングを適切に制御することができるとともに、例えばメモリセル列の数が非常に多く、大きな記憶容量を有するメモリセルアレイにて生じ易いと考えられるメモリセルアレイの両端における素子特性差に対応してメモリセルを選択駆動することができる。
【００５６】
図５（Ｄ）において、ダミーメモリセル列６１、６２、６３、６４（４つのダミービット線対）は、距離Ｌ３、Ｌ４、Ｌ５が略同じになるようにメモリセルアレイ６０に配置される。すなわち、ダミーメモリセル列６１〜６４は、所定の間隔でメモリセルアレイ６０に配置される。
【００５７】
図５（Ｄ）に示したように、ダミーメモリセル列（ダミービット線対）を所定の間隔でメモリセルアレイ６０に配置することにより、上記図１、図５（Ａ）〜（Ｃ）にそれぞれ示した半導体記憶装置よりもメモリセルアレイにおける素子特性差を吸収することができ、プロセスばらつきが半導体記憶装置の動作に及ぼす影響をさらに緩和し、駆動タイミングを適切に制御することができる。
【００５８】
図６は、ダミーメモリセルの他の構成例を示す図である。なお、この図６において、図２（Ａ）に示した構成要素（回路素子）等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図２（Ａ）に示したダミーメモリセルＤＭＣ１１、ＤＭＣ１２においては、トランジスタＱ２、Ｑ３のゲートが、トランジスタＱ４、Ｑ５のドレインの相互接続点に接続され、トランジスタＱ４、Ｑ５のゲートが、トランジスタＱ２、Ｑ３のドレインの相互接続点に接続されている。
【００５９】
それに対して、図６に示すダミーメモリセルＤＭＣ１１’、ＤＭＣ１２’では、トランジスタＱ２、Ｑ３のゲートは、電源電圧ＶＤＤにそれぞれ接続され、同様にトランジスタＱ４、Ｑ５のゲートは、電源電圧ＶＤＤにそれぞれ接続される。つまり、ダミーメモリセルＤＭＣ１１’、ＤＭＣ１２’では、トランジスタＱ２、Ｑ３、及びＱ４、Ｑ５により構成されるインバータの入力端子と出力端子とをクロスカップリングさせずに、それぞれ独立したインバータとして動作させる。
また、ダミーメモリセルＤＭＣ１３’においては、それぞれ２つのトランジスタにより構成されるインバータの入力端子と出力端子とをクロスカップリングさせずに、それぞれの入力端子が接地されている。
【００６０】
上記図６に示したようにダミーメモリセル列を構成することにより、メモリセルにアクセスする際に各信号の駆動タイミングの制御に用いるダミービット線として、ダミービット線対ＤＢＬ１、／ＤＢＬ１の双方のダミービット線を利用して、それらの信号変化に基づいて各信号の駆動タイミングを制御することができる。したがって、２つのダミービット線対を用いた場合と同様の効果が、半分の面積を要する１つのダミービット線対で得られることができ、回路面積を縮小することができる。
【００６１】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
上述した第１の実施形態による半導体記憶装置においては、メモリセルアレイを１つ備えていたが、以下に説明する第２の実施形態による半導体記憶装置は、複数のメモリセルアレイを備える。
【００６２】
図７（Ａ）、（Ｂ）及び（Ｃ）は、本発明の第２の実施形態による半導体記憶装置の構成例を示すブロック図である。なお、この図７（Ａ）〜（Ｃ）において、各機能ブロック間にて授受される信号、ワード線（ダミーワード線を含む。）及びビット線（ダミービット線を含む。）は、上述した第１の実施形態における半導体記憶装置と同様であるので省略する。
【００６３】
図７（Ａ）において、７１Ａ、７１Ｂはメモリセルアレイであり、１４Ａ、１４Ｂはデコーダである。デコーダ１４Ａ、１４Ｂは、メモリセルアレイ７１Ａ、７１Ｂにそれぞれ対応している。また、７４はタイミング制御回路であり、１５はリード／ライトアンプである。
【００６４】
メモリセルアレイ７１Ａは、メモリセルアレイ７１Ａ内の他のメモリセル列よりもタイミング制御回路７４に対する配線長が短くなるようにして併設された２つのダミーメモリセル列７２Ａ、７３Ａを有している。同様に、メモリセルアレイ７１Ｂは、メモリセルアレイ７１Ｂ内の他のメモリセル列よりもタイミング制御回路７４に対する配線長が短くなるようにして併設された２つのダミーメモリセル列７２Ｂ、７３Ｂを有している。
【００６５】
また、タイミング制御回路７４は、ダミーメモリセル列７２Ａ、７３Ａ内のダミーメモリセルが接続されたダミービット線対の一端が接続されているとともに、ダミーメモリセル列７２Ｂ、７３Ｂ内のダミーメモリセルが接続されたダミービット線対の一端が接続されている。
なお、メモリセルアレイ７１Ａ、７１Ｂ、デコーダ１４Ａ、１４Ｂ、リード／ライトアンプ１５及びタイミング制御回路７４は、上述した第１の実施形態におけるメモリセルアレイ１１、デコーダ１４、リード／ライトアンプ１５及びタイミング制御回路１６とそれぞれ同様であるので、各ブロックの機能及び動作等については説明を省略する。
【００６６】
図７（Ｂ）に示す半導体記憶装置は、図７（Ａ）に示した半導体記憶装置とは逆に、他のメモリセル列よりもタイミング制御回路７４との配線長が長くなるようにして、メモリセルアレイ７５Ａ、７５Ｂ内にそれぞれ２つのダミーメモリセル列７６Ａ、７７Ａ及び７６Ｂ、７７Ｂを併設させたものである。
【００６７】
なお、デコーダ１４Ａ、１４Ｂは、メモリセルアレイ７５Ａ、７５Ｂにそれぞれ対応している。また、タイミング制御回路７４は、図７（Ａ）に示したのと同様に、ダミーメモリセル列７６Ａ、７７Ａ内のダミーメモリセルが接続されたダミービット線対の一端が接続されているとともに、ダミーメモリセル列７６Ｂ、７７Ｂ内のダミーメモリセルが接続されたダミービット線対の一端が接続されている。
【００６８】
図７（Ｃ）に示す半導体記憶装置は、２つのダミーメモリセル列７９Ａ、８０Ａをメモリセルアレイ７８Ａの中央部に併設させるとともに、２つのダミーメモリセル列７９Ｂ、８０Ｂをメモリセルアレイ７８Ｂの中央部に併設させたものである。
【００６９】
なお、デコーダ１４Ａ、１４Ｂは、メモリセルアレイ７８Ａ、７８Ｂにそれぞれ対応している。また、タイミング制御回路７４は、ダミーメモリセル列７９Ａ、８０Ａ内のダミーメモリセルが接続されたダミービット線対の一端が接続されているとともに、ダミーメモリセル列７９Ｂ、８０Ｂ内のダミーメモリセルが接続されたダミービット線対の一端が接続されている。
【００７０】
上記図７（Ａ）〜（Ｃ）に示したように構成することにより、上述した第１の実施形態にて図１、図５（Ａ）、図５（Ｂ）にそれぞれ示した半導体記憶装置と同様の効果がそれぞれ得られる。
【００７１】
なお、図示してないが、上記図５（Ｃ）に示したようにそれぞれのメモリセルアレイの両端の位置に２つのダミーメモリセル列（ダミービット線対）を配置するようにしても良いし、上記図５（Ｄ）に示したようにそれぞれのメモリセルアレイに所定の間隔でダミーメモリセル列（ダミービット線対）を配置するようにしても良いことは言うまでもない。このように構成した場合には、上記図５（Ｃ）、図５（Ｄ）にそれぞれ示した半導体記憶装置と同様の効果がそれぞれ得られる。
【００７２】
なお、上述した実施形態においては、メモリセルアレイがそれぞれ有するダミービット線対の数が２つ（図１、図５（Ａ）〜（Ｃ）、図７）、または４つ（図５（Ｄ））の場合について示したが、本発明はこれに限定されず、メモリセルアレイがそれぞれ有するダミービット線対の数は、任意の複数である。
【００７３】
ここで、例えば、上記図５（Ｃ）に示すようにメモリセルアレイの両端にダミービット線対をそれぞれ配置する場合には、複数のダミービット線対を略同数の２組に（一方がｎ個の場合には、他方が（ｎ±１）個となるように）分けて、各組のダミービット線対をメモリセルアレイの両端に配置すれば良い。また、例えば、上記図５（Ｄ）に示すように複数のダミービット線対を所定の間隔でメモリセルアレイに配置する場合には、所定の間隔毎に１つのダミービット線対を配置するようにしても良いし、複数のダミービット線対を１組にして所定の間隔毎に配置するようにしても良い。
【００７４】
また、上述した実施形態では、ＳＲＡＭを一例として説明しているためにメモリセルの駆動タイミングの制御にはダミービット線対を用いている。しかしながら、１つのメモリセルが１つのビット線に接続される場合にはダミービット線を用い、１つのメモリセルが２つのビット線、つまり１つのビット線対に接続される場合にはダミービット線対を用いることで上述した実施形態による効果と同様の効果が得られる。なお、ダミービット線対を用いる場合には、上述したように一方のダミービット線を用いるようにしても良いし、双方のダミービット線を用いるようにしても良い。
【００７５】
また、上述した実施形態では、半導体記憶装置の一例としてＳＲＡＭを用いて説明したが、本発明はこれに限らず、ビット線を有するメモリセルアレイを用いた半導体メモリ（例えば、ＤＲＡＭ（dynamic random access memory））等の任意の半導体記憶装置に適用可能である。
【００７６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００７７】
（付記１）外部から入力される入力信号に応じてメモリセルを選択駆動し、データを出力または入出力する半導体記憶装置であって、
互いに隣り合うように配置された複数のダミービット線及び複数のビット線を有し、上記複数のダミービット線に互いに異なるダミーメモリセルがそれぞれ接続され、上記複数のビット線に互いに異なる上記メモリセルがそれぞれ接続されたメモリセルアレイと、
上記ビット線に接続されたメモリセルを選択して駆動する際、上記複数のダミービット線を介して供給される信号に基づいて駆動動作のタイミングを制御するタイミング制御回路とを備えることを特徴とする半導体記憶装置。
（付記２）上記メモリセルアレイは、任意の上記ビット線よりも上記タイミング制御回路に対して近接する位置に上記複数のダミービット線が隣り合って配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記３）上記メモリセルアレイは、任意の上記ビット線よりも上記タイミング制御回路に対して遠隔な位置に上記複数のダミービット線が隣り合って配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記４）上記メモリセルアレイは、上記複数のダミービット線が隣り合って配置されているとともに、上記隣り合って配置された複数のダミービット線の両側に上記複数のビット線が配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記５）上記メモリセルアレイは、上記複数のダミービット線が２組に分けられ、任意の上記ビット線よりも上記タイミング制御回路に対して近接する位置及び遠隔な位置に、それぞれの組のダミービット線が隣り合って配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記６）上記複数のダミービット線をＮ本（Ｎは自然数）のダミービット線の組とＮ本または（Ｎ＋１）本のダミービット線の組との２組に分けることを特徴とする付記５に記載の半導体記憶装置。
（付記７）上記メモリセルアレイは、所定の間隔で上記ダミービット線が配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記８）上記メモリセルアレイは、上記複数のダミービット線が略同数のダミービット線の複数の組に分けられ、それぞれの組にてダミービット線が隣り合って配置されているとともに、複数のダミービット線の組が所定の間隔で配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記９）上記メモリセルアレイを複数備えることを特徴とする付記１〜８の何れか１項に記載の半導体記憶装置。
（付記１０）上記複数のダミービット線を直列に接続したことを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１１）上記タイミング制御回路は、上記複数のダミービット線の中で信号変化がもっとも遅いダミービット線を介して供給される信号に基づいて駆動動作のタイミングを制御することを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１２）上記タイミング制御回路は、上記複数のダミービット線を介して供給される信号に基づいてタイミング生成信号を生成し、生成したタイミング生成信号に基づいて駆動動作のタイミングを制御することを特徴とする付記１０または１１に記載の半導体記憶装置。
（付記１３）上記タイミング制御回路は、上記複数のダミービット線の一端がそれぞれ入力端子に接続され、上記複数のダミービット線を介して供給される信号の変化に応じて出力信号の信号レベルを反転する論理演算回路を有することを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１４）上記タイミング制御回路は、上記複数のダミービット線の電位と基準電位との電位差に基づいて駆動動作のタイミングを制御することを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１５）上記ダミーメモリセル及び上記メモリセルは、２つのインバータ回路をそれぞれ有し、当該２つのインバータ回路は入力端子と出力端子とがそれぞれ互いに交差結合され、上記ダミーメモリセルが有する２つのインバータ回路の入力端子が所定の電圧を供給する電源に対してさらに接続されていることを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１６）上記ダミーメモリセル及び上記メモリセルは、２つのインバータ回路をそれぞれ有し、上記メモリセルが有する２つのインバータ回路は、入力端子と出力端子とがそれぞれ互いに交差結合され、上記ダミーメモリセルが有する２つのインバータ回路は、入力端子が所定の電圧を供給する電源に対してそれぞれ接続され、出力端子が異なるダミービット線にそれぞれ接続されていることを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１７）上記ダミービット線にそれぞれ接続されたダミーメモリセルの中で、上記タイミング制御回路に対する上記ダミービット線での距離が遠い側から所定の個数のダミーメモリセルを選択して駆動することを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１８）上記複数のダミービット線は、それぞれが２本のダミービット線で構成される複数のダミービット線対であり、上記ビット線は、それぞれが２本のビット線で構成されるビット線対であることを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１９）上記タイミング制御回路は、ダミービット線対における一方のダミービット線を介して供給される信号に基づいて駆動動作のタイミングを制御することを特徴とする付記１８に記載の半導体記憶装置。
（付記２０）上記メモリセルアレイは、上記ダミービット線に接続されたダミーメモリセルを選択して駆動するためのダミーワード線と、上記ビット線に接続されたメモリセルを選択して駆動するためのワード線とを有することを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
【００７８】
【発明の効果】
以上、説明したように本発明によれば、互いに異なるメモリセルが接続された複数のビット線とともに、互いに異なるダミーメモリセルが接続された複数のダミービット線をメモリセルアレイに配置し、タイミング制御回路が、複数のダミービット線を介して供給される信号に基づいて、メモリセルを選択駆動する際の駆動動作のタイミングを制御する。これにより、複数のダミービット線によりメモリセルアレイの複数の位置におけるプロセスばらつきの影響に応じて、メモリセルを選択駆動する駆動動作タイミングを制御することができ、１つのダミービット線を用いた場合と比較して、プロセスばらつきが半導体記憶装置の動作に及ぼす影響をさらに緩和し、動作タイミングを適切に制御することができる。
【図面の簡単な説明】
【図１】第１の実施形態による半導体記憶装置の構成例を示すブロック図である。
【図２】メモリセル（ダミーメモリセル及び通常のメモリセル）の構成例を示す図である。
【図３】複数のダミービット線の接続例を示す図である。
【図４】第１の実施形態による半導体記憶装置での動作の一例を示すタイミングチャートである。
【図５】第１の実施形態による半導体記憶装置の他の構成例を示すブロック図である。
【図６】ダミーメモリセルの他の構成例を示す図である。
【図７】第２の実施形態による半導体記憶装置の構成例を示すブロック図である。
【図８】従来のセルフタイミング型メモリの構成を示すブロック図である。
【符号の説明】
１１ メモリセルアレイ
１２、１３ ダミーメモリセル列
１４ デコーダ
１５ リード／ライトアンプ
１６ タイミング制御回路
ＤＢＬ１、／ＤＢＬ１、ＤＢＬ２、／ＤＢＬ２ ダミービット線
ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２ ビット線
ＤＷＬ ダミーワード線
ＷＬ１、ＷＬ２ ワード線
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、動作タイミングの制御を内部で行うセルフタイミング型の半導体記憶装置に用いて好適なものである。
【０００２】
【従来の技術】
従来、ＳＲＡＭ（static random access memory）等の半導体メモリにおいては、製造工程にて生ずるプロセスばらつき（メモリマクロ内のばらつきやトランジスタの隣接ばらつき等）が半導体メモリの動作に影響を及ぼすことがあった。
上記プロセスばらつきが半導体メモリの動作に及ぼす影響を緩和する方法として、充分なタイミングマージンを持たせた固定の動作タイミングで半導体メモリを動作させる方法が考えられるが、半導体メモリの高速動作を阻害してしまう。
【０００３】
そこで、例えば特許文献１、特許文献２に記載されているように、ダミーメモリセルが接続されたダミービット線対を設け、ダミービット線対を用いて動作タイミングを内部制御することにより、上記問題の解決を図った半導体メモリがあった。上記半導体メモリは、「セルフタイミング型メモリ」と呼ばれ、動作速度の低下を抑制しながらも、プロセスばらつきが動作に及ぼす影響を緩和することができた。
【０００４】
図８は、従来のセルフタイミング型メモリの構成を示すブロック図である。図８において、８１は複数のメモリセルで構成されたメモリセルアレイ、８３はデコーダ、８４はリード／ライトアンプ、８５はタイミング制御回路である。メモリセルアレイ８１は、１組のダミービット線（１つのダミービット線対）に接続されたダミーメモリセルからなるダミーメモリセル列８２を端部に有している。
【０００５】
例えば、アドレス信号等を含む入力信号ＩＮＳが外部から入力され、メモリセルに記憶されたデータの読み出しが要求されると、タイミング制御回路８５は、入力信号ＩＮＳに基づいて、メモリセルを選択するためのアドレス情報を含む制御信号ＣＴＬＡをデコーダ８３に出力する。また、タイミング制御回路８５は、センスアンプ活性化信号を含む制御信号ＣＴＬＢをリード／ライトアンプ８４に出力する。
【０００６】
デコーダ８３は、供給される制御信号ＣＴＬＡに従い、ワード線ＷＬｍ（ｍは添え字であり、ｍは自然数）を選択的に活性化する。これにより、活性化されたワード線ＷＬｍにより選択されたメモリセルの作用によりビット線対ＢＬｎ、／ＢＬｎ（ｎは添え字であり、ｎは自然数）の電位が変化する。ここで、ビット線／ＢＬｎは、ビット線ＢＬｎに対して相補のビット線である。
【０００７】
さらに、リード／ライトアンプ８４は、供給される制御信号ＣＴＬＢに従い、内部に備える図示しないセンスアンプを活性化して、ビット線対ＢＬｎ、／ＢＬｎに読み出された電位を増幅しデータＤＴとして外部に出力する。
【０００８】
上述したような動作においてセルフタイミング型メモリでは、ダミーメモリセルが接続された１つのダミービット線対により供給される信号ＤＳに基づいて、ワード線ＷＬｍを駆動するタイミングを制御したり、リード／ライトアンプ８４内のセンスアンプを活性化させるタイミングを制御したりする。
【０００９】
例えば、供給される信号ＤＳによりダミービット線対における電位が所定の電位に達したと判断すると、活性化したセンスアンプ活性化信号を出力しリード／ライトアンプ８４内のセンスアンプを活性化させる。また、例えば、ダミービット線対における電位が所定の電位に達して所定期間が経過した後に、活性化されているワード線ＷＬｍを非活性化し、すべてのワード線ＷＬｍを非活性化状態にする。
【００１０】
【特許文献１】
特開平７−９３９７２号公報
【特許文献２】
特開平１１−３３９４７６号公報
【００１１】
【発明が解決しようとする課題】
ここで、従来のセルフタイミング型メモリにおいては、上記図８に示したようにダミーメモリセルが接続されたダミービット線対は１つのみ設けられていた。また、近年、半導体メモリにおいては、高性能化の要求に応じた記憶容量の大容量化やプロセステクノロジの微細化に伴い、プロセスばらつきが半導体メモリの動作に及ぼす影響が大きくなってきている。
【００１２】
そのため、従来のセルフタイミング型メモリにように１つのダミービット線対を用いて半導体メモリにおける動作タイミングの制御を行うと、半導体メモリ内でのプロセスばらつきが大きいとともに任意（ランダム）に分布するので、プロセスばらつきが動作に及ぼす影響を緩和できず、プロセスばらつきによる影響が大きく現れてしまうおそれがあった。
【００１３】
特に、多数のビット線対を有し、かつ各ビット線対に接続されているメモリセルの数に比べてダミービット線対に対して作用するダミーメモリセルの数が著しく少ない（例えば２つ等）の場合には、１つのダミービット線対のみを用いてプロセスばらつきが動作に及ぼす影響を確実に緩和することは非常に困難である。
【００１４】
本発明は、このような問題に鑑みて成されたものであり、プロセスばらつきが半導体記憶装置の動作に及ぼす影響をさらに緩和して、半導体記憶装置における動作タイミングを適切に制御できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】
本発明の半導体記憶装置は、互いに異なるダミーメモリセルが接続された複数のダミービット線とメモリセルが接続された複数のビット線とを有するメモリセルアレイと、駆動動作のタイミングを制御するタイミング制御回路とを備える。複数のダミービット線より供給される信号に基づいて、タイミング制御回路が駆動動作のタイミングを制御し、上記ビット線に接続されたメモリセルを選択駆動する。これにより、メモリセルアレイ内の複数の位置におけるプロセスばらつきの影響を抽出し、プロセスばらつきが半導体記憶装置の動作に及ぼす影響をさらに緩和することができるようになる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置の一構成例を示すブロック図である。なお、以下の説明では、半導体記憶装置としてＳＲＡＭ（staticrandom access memory）を一例に示し、メモリセルアレイ内にてビット線が延びる方向を「列」とする。また、ビット線（ダミービット線を含む。）の符号にて付す“／”は、相補のビット線（ダミービット線）であることを示す。
【００１７】
図１において、１１は複数のメモリセルを有するメモリセルアレイであり、上記複数のメモリセルは例えばマトリクス状に配置されている。メモリセルアレイ１１は、２つのダミーメモリセル列１２、１３を有している。ダミーメモリセル列１２、１３は、後述するタイミング制御回路１６に対して最も近くなるように隣り合って配置される（以下、隣り合わせて配置することを「併設する」と称す。）。つまり、ダミーメモリセル列１２、１３は、ダミーメモリセル列１２、１３とは異なる他のメモリセル列（以下、単に「メモリセル列」とも称す。）と比較してタイミング制御回路１６に接続するための配線長が短くなるように配置される。
【００１８】
ダミーメモリセル列１２内のダミーメモリセルは、１組のダミービット線（１つのダミービット線対）ＤＢＬ１、／ＤＢＬ１に接続されている。同様に、ダミーメモリセル列１３内のダミーメモリセルは、ダミービット線対ＤＢＬ１、／ＤＢＬ１とは異なる１つのダミービット線対ＤＢＬ２、／ＤＢＬ２に接続されている。すなわち、本実施形態においては、２つのダミービット線対ＤＢＬ１と／ＤＢＬ１、及びＤＢＬ２と／ＤＢＬ２を備えている。
【００１９】
１４はデコーダであり、ダミーワード線ＤＷＬ及びワード線ＷＬｍ（ｍは添え字であり、ｍは自然数）の一端が接続されている。デコーダ１４は、タイミング制御回路１６から供給される制御信号ＣＴＬＡに基づいて、ダミーワード線ＤＷＬを駆動して活性化したり、ワード線ＷＬｍを選択的に駆動して活性化したりする。
【００２０】
１５はリード／ライトアンプであり、複数の図示しないセンスアンプ及びライトアンプを内部に有し、メモリセルが接続されたビット線対ＢＬｎ、／ＢＬｎ（ｎは添え字であり、ｎは自然数）の一端が接続されている。リード／ライトアンプ１５は、タイミング制御回路１６から供給される制御信号ＣＴＬＢに基づいてセンスアンプを活性化させ、ビット線対ＢＬｎ、／ＢＬｎに読み出された電位を増幅して外部にデータＤＴとして出力する。また、リード／ライトアンプ１５は、制御信号ＣＴＬＢに基づいてライトアンプを活性化させ、外部から供給されるデータＤＴに応じた電位をビット線対ＢＬｎ、／ＢＬｎに供給する。
【００２１】
タイミング制御回路１６は、外部から入力される入力信号ＩＮＳ（アドレス信号、アクセス種別（リード／ライト）信号等を含む。）に基づいて制御信号ＣＴＬＡ、ＣＴＬＢを出力し、デコーダ１４及びリード／ライトアンプ１５をそれぞれ制御する。タイミング制御回路１６は、ダミービット線対ＤＢＬ１、／ＤＢＬ１、及びＤＢＬ２、／ＤＢＬ２のそれぞれ一端が接続されており、当該ダミービット線対により供給される信号（ダミービット線対の電位等）に基づいて、上記制御信号ＣＴＬＡ、ＣＴＬＢを適切なタイミングで出力する。
【００２２】
ここで、上記制御信号ＣＴＬＡには、行アドレス信号や、ダミーワード線ＤＷＬ及びワード線ＷＬｍの駆動タイミングを指示する信号等が含まれる。また、上記制御信号ＣＴＬＢには、センスアンプ及びライトアンプをそれぞれ活性化させるセンスアンプ活性化信号（センスアンプイネーブル信号）及びライトアンプ活性化信号（ライトアンプイネーブル信号）等が含まれる。
【００２３】
図２（Ａ）、（Ｂ）は、メモリセルの構成例を示す図であり、（Ａ）はダミーメモリセル列１２での構成例を示し、（Ｂ）はダミーメモリセル列１２、１３とは異なるメモリセル列での構成例を示している。なお、ダミーメモリセル列１３は、ダミーメモリセル列１２と同じ構成である。
【００２４】
図２（Ａ）において、ＤＭＣ１１、ＤＭＣ１２、ＤＭＣ１３、…はダミーメモリセルであり、ダミーメモリセルＤＭＣ１１が上記図１に示したタイミング制御回路１６に対して最も遠い位置にあり、ダミーメモリセルＤＭＣ１１、ＤＭＣ１２、ＤＭＣ１３、…の順にタイミング制御回路１６との間の配線長が短くなる。本実施形態では、タイミング制御回路１６に対する配線長が長い側から（負荷が大きい）順に２つのダミーメモリセルＤＭＣ１１、ＤＭＣ１２のみを使用（駆動）し、他のダミーメモリセルＤＭＣ１３、…は使用しない。なお、ダミーメモリセル列内にて使用（駆動）するダミーメモリセルの数は、予め設計工程でのシミュレーション等により決定される。
【００２５】
ダミーメモリセルＤＭＣ１１、ＤＭＣ１２の構成は同じであるので、以下ではダミーメモリセルＤＭＣ１１について説明する。
Ｑ２、Ｑ４はｐチャネルＭＯＳトランジスタであり、Ｑ３、Ｑ５、Ｑ６、Ｑ７はｎチャネルＭＯＳトランジスタである。
【００２６】
トランジスタＱ２、Ｑ４のソースは電源電圧ＶＤＤにそれぞれ接続され、トランジスタＱ３、Ｑ５のソースはそれぞれ接地（ＧＮＤ）されている。トランジスタＱ２のドレインとトランジスタＱ３のドレインとが接続され、トランジスタＱ４のドレインとトランジスタＱ５のドレインとが接続されている。トランジスタＱ２、Ｑ３のゲートは、トランジスタＱ４、Ｑ５のドレインの相互接続点に接続され、トランジスタＱ４、Ｑ５のゲートは、トランジスタＱ２、Ｑ３のドレインの相互接続点に接続されている。すなわち、トランジスタＱ２、Ｑ３、及びトランジスタＱ４、Ｑ５によりそれぞれインバータが構成され、それぞれのインバータの入力端子と出力端子とがクロスカップリング（交差結合）されている。
【００２７】
また、トランジスタＱ６及びＱ７のソースは、トランジスタＱ２、Ｑ３のドレインの相互接続点及びトランジスタＱ４、Ｑ５のドレインの相互接続点にそれぞれ接続されている。トランジスタＱ６、Ｑ７のゲートは、ダミーワード線ＤＷＬにそれぞれ接続され、トランジスタＱ６、Ｑ７のドレインは、ダミービット線ＤＢＬ１、／ＤＢＬ１にそれぞれ接続されている。
また、トランジスタＱ４、Ｑ５のドレインの相互接続点が電源電圧ＶＤＤに接続されている。
【００２８】
一方、使用しない他のダミーメモリセルＤＭＣ１３、…は、上述したトランジスタＱ６、Ｑ７にそれぞれ対応するｎチャネルＭＯＳトランジスタＱ８、Ｑ９が常にＯＦＦ状態になるように、トランジスタＱ８、Ｑ９のゲートがそれぞれ接地（ＧＮＤ）されていること、及び上述したトランジスタＱ２、Ｑ３にそれぞれ対応するトランジスタのドレインの相互接続点が電源電圧ＶＤＤに接続されていることが異なるだけで、上述したダミーメモリセルＤＭＣ１１と構成は同じである。
【００２９】
なお、ｐチャネルＭＯＳトランジスタＱ１は、ダミービット線ＤＢＬ１、／ＤＢＬ１を等電位にするためのものであり、ゲートがイコライズ信号ＥＱを供給するための信号線に接続され、ソース及びドレインがダミービット線ＤＢＬ１、／ＤＢＬ１にそれぞれ接続されている。
【００３０】
図２（Ｂ）において、ＭＣ１１、ＭＣ１２、ＭＣ１３、…は、データを記憶するためのメモリセルである。メモリセルＭＣ１１、ＭＣ１２、ＭＣ１３、…は、それぞれ接続されるワード線ＷＬ１、ＷＬ２、ＷＬ３、…が異なるだけで、他の構成は同じであるので、以下ではメモリセルＭＣ１１について説明する。
Ｑ１２、Ｑ１４はｐチャネルＭＯＳトランジスタであり、Ｑ１３、Ｑ１５、Ｑ１６、Ｑ１７はｎチャネルＭＯＳトランジスタである。
【００３１】
トランジスタＱ１２、Ｑ１４のソースは電源電圧ＶＤＤにそれぞれ接続され、トランジスタＱ１３、Ｑ１５のソースはそれぞれ接地（ＧＮＤ）されている。
トランジスタＱ１２、Ｑ１３のドレインが接続され、その相互接続点にトランジスタＱ１４、Ｑ１５のゲートがそれぞれ接続されている。同様に、トランジスタＱ１４、Ｑ１５のドレインが接続され、その相互接続点にトランジスタＱ１２、Ｑ１３のゲートがそれぞれ接続されている。すなわち、トランジスタＱ２、Ｑ３、及びトランジスタＱ４、Ｑ５によりそれぞれ構成されるインバータの入力端子と出力端子とがクロスカップリング（交差結合）されている。
【００３２】
また、トランジスタＱ１６及びＱ１７のソースは、トランジスタＱ１２、Ｑ１３のドレインの相互接続点及びトランジスタＱ１４、Ｑ１５のドレインの相互接続点にそれぞれ接続されている。トランジスタＱ１６、Ｑ１７のゲートは、ワード線ＷＬ１にそれぞれ接続され、トランジスタＱ１６、Ｑ１７のドレインは、ビット線ＢＬ１、／ＢＬ１にそれぞれ接続されている。
なお、ｐチャネルＭＯＳトランジスタＱ１１は、ゲートがイコライズ信号ＥＱを供給するための信号線に接続され、ソース及びドレインがビット線ＢＬ１、／ＢＬ１にそれぞれ接続されている。
【００３３】
図３（Ａ）、（Ｂ）は、ダミービット線の接続例を示す図である。この図３（Ａ）、（Ｂ）において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【００３４】
図３（Ａ）は、ダミーメモリセル列１２、１３のダミービット線をタイミング制御回路１６にそれぞれ接続した例を示す図である。
ここで、ＳＲＡＭにおけるダミービット線対を用いた動作タイミングの制御では、一般にダミーメモリセルにて高電位が入力される側のインバータの出力が接続されたダミービット線での電位変化を検出して行う。したがって、ダミービット線対ＤＢＬ１、／ＤＢＬ１及びＤＢＬ２、／ＤＢＬ２は、動作時に電位変化が生ずる少なくとも一方のダミービット線をそれぞれ用いれば良いので、図３（Ａ）においては、ダミービット線ＤＢＬ１、ＤＢＬ２（動作時には電位がハイレベルからロウレベルに変化するものとする。）をタイミング制御回路１６に接続している。
【００３５】
図３（Ａ）において、ＤＭＣ１、ＤＭＣ２はダミーメモリセルであり、ダミービット線対ＤＢＬ１、／ＤＢＬ１及びＤＢＬ２、／ＤＢＬ２にそれぞれ接続されているダミーメモリセルの中からタイミング制御回路１６に対する配線長が長い側から順に選択された所定の数のダミーメモリセルである。
また、３１は否定論理和（ＮＯＲ）回路であり、入力端子にダミービット線ＤＢＬ１、ＤＢＬ２がそれぞれ接続されている。ＮＯＲ回路３１は、演算結果をタイミング生成信号ＴＩＭとして出力する。
【００３６】
図３（Ａ）に示したようにダミービット線を接続した場合には、ダミービット線ＤＢＬ１、ＤＢＬ２の電位がともにロウレベル（ＮＯＲ回路３１の論理閾値電圧以下）に達した後に、タイミング生成信号ＴＩＭがロウレベルからハイレベルに変化する、つまり、すべてのダミービット線ＤＢＬ１、ＤＢＬ２の電位が所定の電位以下になると、タイミング生成信号ＴＩＭの信号レベルが反転する。すなわち、ダミービット線ＤＢＬ１、ＤＢＬ２において、信号（電位）変化が最も遅いダミービット線が選択され、選択されたダミービット線に基づいてタイミング生成信号ＴＩＭが変化するので、動作の安定化を図ることができる。
【００３７】
図３（Ｂ）は、ダミーメモリセル列１２、１３のそれぞれのダミービット線を直列に接続してタイミング制御回路１６に接続した例を示す図である。
図３（Ｂ）に示すようにダミービット線を直列に接続する場合には、ダミーメモリセル列１２、１３のダミービット線対を対応関係（相補の関係）が同じになるように直列に接続し、接続したダミービット線対ＤＢＬ、／ＤＢＬの一端をタイミング制御回路１６に接続する。また、ダミーメモリセルＤＭＣ１、ＤＭＣ２は、ダミービット線対ＤＢＬ、／ＤＢＬにおいてタイミング制御回路１６に対する配線長が長い側から順に所定の数のダミーメモリセルをダミーメモリセル列１２、１３にてそれぞれ選択する。
【００３８】
上記図３（Ｂ）に示したようにダミービット線を接続した場合には、ダミーメモリセル列１２、１３のダミービット線対を対応付けて直列に接続するだけで良いので、図３（Ａ）に示したＮＯＲ回路３１等の回路素子をタイミング制御回路１６内に設ける必要がなく、図３（Ａ）に示した接続例に比べて回路構成を単純化することができる。
【００３９】
次に、動作について説明する。
図４は、本実施形態による半導体記憶装置でのリード動作を示すタイミングチャートである。図４において、ＣＬＫはクロック信号、ＴＩＭはタイミング生成信号、ＳＡＥはセンスアンプ活性化信号、ＤＴはデータ信号である。また、ＤＷＬ、ＤＢＬ（／ＤＢＬ）及びＷＬは、ダミーワード線、ダミービット線及びワード線の電位変化を示す波形である。
【００４０】
まず、メモリセルへのリードアクセスを要求する入力信号ＩＮＳが外部から入力され、クロック信号ＣＬＫが立ち上がると、タイミング制御回路１６は、制御信号ＣＴＬＢ内のプリチャージ信号ＰＲＥを不活性化（ハイレベルに）してリード／ライトアンプ１５に出力する。これにより、ビット線ＢＬｎ、／ＢＬｎがフローティング状態になる。なお、ビット線ＢＬｎ、／ＢＬｎは、プリチャージ信号ＰＲＥが不活性化される前に電源電圧ＶＤＤにプリチャージされているとする。
【００４１】
また、タイミング制御回路１６は、制御信号ＣＴＬＡをデコーダ１４に出力し、ダミーワード線ＤＷＬの活性化を指示する。デコーダ１４は、制御信号ＣＴＬＡに従い、ダミーワード線ＤＷＬを活性化（ハイレベルに）する（時刻Ｔ１）。
【００４２】
これにより、図２（Ａ）に示したダミーメモリセルＤＭＣ１１、ＤＭＣ１２において、トランジスタＱ６、Ｑ７がＯＮ（オン）状態になる。ここで、ダミーメモリセルＤＭＣ１１、ＤＭＣ１２内のトランジスタＱ３、Ｑ４は常にＯＮ状態であるとともに、トランジスタＱ２、Ｑ５は常にＯＦＦ（オフ）状態である。したがって、トランジスタＱ６、Ｑ７がＯＮ状態になることで、図４に示すようにダミービット線ＤＢＬの電位は電源電圧ＶＤＤから時間の経過とともに低くなり（最低電位はＧＮＤ）、ダミービット線／ＤＢＬの電位は電源電圧ＶＤＤを維持する。
そして、ダミービット線ＤＢＬの電位と電源電圧ＶＤＤとの電位差が所定の電位差Ｖａより大きくなると、タイミング生成信号ＴＩＭが活性化（ハイレベルに）される（時刻Ｔ２）。
【００４３】
一方、タイミング制御回路１６は、プリチャージ信号ＰＲＥを不活性化した後、メモリセルを選択するためのアドレス情報（行アドレス）を含む制御信号ＣＴＬＡをデコーダ１４に出力する。デコーダ１４は、供給された制御信号ＣＴＬＡに基づいて、何れか１つのワード線ＷＬを選択的に活性化（ハイレベルに）する。これにより、活性化されたワード線ＷＬに接続されたメモリセルにおいて、図２（Ｂ）に示したトランジスタＱ１６、Ｑ１７に対応するトランジスタがＯＮ状態になり、ビット線対ＢＬｎ、／ＢＬｎに電位（データ）が読み出される。なお、ワード線ＷＬを選択的に活性化する時刻は、ダミーワード線ＤＷＬを選択的に活性化する時刻と同じであっても良いし、異なっていても良い。
【００４４】
タイミング生成信号ＴＩＭが活性化されて所定の時間が経過した後、タイミング制御回路１６は、制御信号ＣＴＬＢ内のセンスアンプ活性化信号ＳＡＥを活性化（ハイレベルに）してリード／ライトアンプ１５に出力する。これにより、リード／ライトアンプ１５内のセンスアンプが活性化され、ビット線対ＢＬｎ、／ＢＬｎに読み出された電位を増幅して外部にデータＤＴとして出力する。
【００４５】
さらに所定の時間が経過した後、タイミング制御回路１６は、センスアンプ活性化信号ＳＡＥを不活性化してリード／ライトアンプ１５に出力し、リード／ライトアンプ１５内のセンスアンプを不活性化させる。また、タイミング制御回路１６は、ワード線ＷＬの不活性化をデコーダ１４に指示し、すべてのワード線ＷＬを不活性化させる。さらに、タイミング制御回路１６は、プリチャージ信号ＰＲＥを活性化してリード／ライトアンプ１５に出力する。その後、タイミング制御回路１６は、ダミーワード線ＤＷＬの不活性化をデコーダ１４に指示し、ダミーワード線ＤＷＬを不活性化させる。
【００４６】
これにより、次の動作のためにビット線ＢＬｎ、／ＢＬｎがともに電源電圧ＶＤＤにプリチャージされる。このとき、ダミービット線ＤＢＬの電位と電源電圧ＶＤＤとの電位差が所定の電位差Ｖａより小さくなり、タイミング生成信号ＴＩＭは不活性化される。以上のようにしてリード動作が行われる。
【００４７】
なお、ライト動作は、タイミング生成信号ＴＩＭに関わらず、制御信号ＣＴＬＢ内のライトアンプ活性化信号ＷＡＥを活性化してリード／ライトアンプ１５内のライトアンプを活性化させ、ビット線対ＢＬｎ、／ＢＬｎに外部から供給されるデータＤＴに応じた電位を供給し、タイミング生成信号ＴＩＭに基づいてライトアンプ活性化信号ＷＡＥを不活性化することが異なるだけで、上述したリード動作と同様に制御されるので説明は省略する。
【００４８】
以上、詳しく説明したように本実施形態によれば、複数のビット線対ＢＬｎ、／ＢＬｎとともに、タイミング制御回路１６に対して最も近接するように２つのダミービット線対ＤＢＬ１と／ＤＢＬ１、ＤＢＬ２と／ＤＢＬ２を隣り合わせてメモリセルアレイ１１に配置する。タイミング制御回路１６は、ダミービット線対ＤＢＬ１、ＤＢＬ２（／ＤＢＬ１、／ＤＢＬ２）の信号変化に基づいて、ビット線対ＢＬｎ、／ＢＬｎに接続されたメモリセルにアクセスするための各信号の駆動タイミングを制御する。
これにより、２つのダミービット線対ＤＢＬ１、ＤＢＬ２（／ＤＢＬ１、／ＤＢＬ２）により、メモリセルアレイ１１内の２つの位置におけるプロセスばらつきの影響を検出してメモリセルの駆動タイミングを制御することができ、ダミービット線対を１つのみ用いた場合と比較して、プロセスばらつきが半導体記憶装置の動作に及ぼす影響を緩和し、駆動タイミングを適切に制御することができる。
【００４９】
また、タイミング制御回路１６に対して最も近接するように２つのダミービット線対ＤＢＬ１と／ＤＢＬ１、ＤＢＬ２と／ＤＢＬ２を配置することにより、ダミービット線対ＤＢＬ１、ＤＢＬ２（／ＤＢＬ１、／ＤＢＬ２）における電位変化のタイミング制御回路１６への伝達が、メモリセルアレイ１１の他の位置に配置したときよりも速くなるので、高速動作に非常に適している。
なお、本実施形態においては、２つのダミービット線対ＤＢＬ１、ＤＢＬ２を用いた場合について説明したが、本発明でのダミービット線対の数は２つに限られず、ダミービット線対の数が３つ以上であっても良い。
【００５０】
図５（Ａ）〜（Ｄ）は、第１の実施形態による半導体記憶装置の他の構成例を示すブロック図である。なお、この図５（Ａ）〜（Ｄ）において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。また、図１に示したブロック等と同一ではないが対応する機能を有するブロック等には、同じ符号に’を付している。また、図５（Ａ）〜（Ｄ）においては、各機能ブロック間にて授受される信号、ワード線（ダミーワード線を含む。）及びビット線（ダミービット線を含む。）は、上記図１に示した半導体記憶装置と同様であるので省略する。
【００５１】
図５（Ａ）において、ダミーメモリセル列５２、５３（ダミービット線対ＤＢＬ１と／ＤＢＬ１、ＤＢＬ２と／ＤＢＬ２）は、タイミング制御回路１６に対する距離が他のメモリセル列よりも大きくなる（配線長が長くなる）ようにメモリセルアレイ５１内に併設される。すなわち、ダミーメモリセル列５２、５３は、タイミング制御回路１６に対して最も遠くなるようにメモリセルアレイ５１に配置される。
【００５２】
図５（Ａ）に示したように、メモリセルアレイ５１において、タイミング制御回路１６に対して最も遠隔な位置に２つのダミーメモリセル列（ダミービット線対）を配置することにより、プロセスばらつきが半導体記憶装置の動作に及ぼす影響を緩和し、駆動タイミングを適切に制御することができるとともに、ダミービット線対における電位変化のタイミング制御回路１６への伝達が、メモリセルアレイ１１の他の位置に配置したときよりも遅くなるので、適切かつ充分なタイミングマージンを設けることができ、より確実なメモリセルの駆動を実現することができる。
【００５３】
図５（Ｂ）において、ダミーメモリセル列５５、５６（ダミービット線対ＤＢＬ１と／ＤＢＬ１、ＤＢＬ２と／ＤＢＬ２）は、距離Ｌ１とＬ２とが略同じになるようにメモリセルアレイ５４の中央部に併設される。
図５（Ｂ）に示したように構成することにより、プロセスばらつきが半導体記憶装置の動作に及ぼす影響を緩和し、駆動タイミングを適切に制御することができるとともに、メモリセルの駆動における高速性及び確実性の双方を備えた半導体記憶装置を構成することができる。
【００５４】
図５（Ｃ）において、ダミーメモリセル列５８（例えば、ダミービット線対ＤＢＬ１と／ＤＢＬ１）は、ダミーメモリセル列５８とは異なる他のメモリセル列と比較してタイミング制御回路１６に対する配線長が短くなるようにメモリセルアレイ５７に配置される。また、ダミーメモリセル列５９（例えば、ダミービット線対ＤＢＬ２と／ＤＢＬ２）は、ダミーメモリセル列５９とは異なる他のメモリセル列と比較してタイミング制御回路１６に対する配線長が長くなるようにメモリセルアレイ５７に配置される。
【００５５】
図５（Ｃ）に示したように、メモリセルアレイ５７の両端の位置に２つのダミーメモリセル列（ダミービット線対）を配置することにより、プロセスばらつきが半導体記憶装置の動作に及ぼす影響を緩和し、駆動タイミングを適切に制御することができるとともに、例えばメモリセル列の数が非常に多く、大きな記憶容量を有するメモリセルアレイにて生じ易いと考えられるメモリセルアレイの両端における素子特性差に対応してメモリセルを選択駆動することができる。
【００５６】
図５（Ｄ）において、ダミーメモリセル列６１、６２、６３、６４（４つのダミービット線対）は、距離Ｌ３、Ｌ４、Ｌ５が略同じになるようにメモリセルアレイ６０に配置される。すなわち、ダミーメモリセル列６１〜６４は、所定の間隔でメモリセルアレイ６０に配置される。
【００５７】
図５（Ｄ）に示したように、ダミーメモリセル列（ダミービット線対）を所定の間隔でメモリセルアレイ６０に配置することにより、上記図１、図５（Ａ）〜（Ｃ）にそれぞれ示した半導体記憶装置よりもメモリセルアレイにおける素子特性差を吸収することができ、プロセスばらつきが半導体記憶装置の動作に及ぼす影響をさらに緩和し、駆動タイミングを適切に制御することができる。
【００５８】
図６は、ダミーメモリセルの他の構成例を示す図である。なお、この図６において、図２（Ａ）に示した構成要素（回路素子）等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図２（Ａ）に示したダミーメモリセルＤＭＣ１１、ＤＭＣ１２においては、トランジスタＱ２、Ｑ３のゲートが、トランジスタＱ４、Ｑ５のドレインの相互接続点に接続され、トランジスタＱ４、Ｑ５のゲートが、トランジスタＱ２、Ｑ３のドレインの相互接続点に接続されている。
【００５９】
それに対して、図６に示すダミーメモリセルＤＭＣ１１’、ＤＭＣ１２’では、トランジスタＱ２、Ｑ３のゲートは、電源電圧ＶＤＤにそれぞれ接続され、同様にトランジスタＱ４、Ｑ５のゲートは、電源電圧ＶＤＤにそれぞれ接続される。つまり、ダミーメモリセルＤＭＣ１１’、ＤＭＣ１２’では、トランジスタＱ２、Ｑ３、及びＱ４、Ｑ５により構成されるインバータの入力端子と出力端子とをクロスカップリングさせずに、それぞれ独立したインバータとして動作させる。
また、ダミーメモリセルＤＭＣ１３’においては、それぞれ２つのトランジスタにより構成されるインバータの入力端子と出力端子とをクロスカップリングさせずに、それぞれの入力端子が接地されている。
【００６０】
上記図６に示したようにダミーメモリセル列を構成することにより、メモリセルにアクセスする際に各信号の駆動タイミングの制御に用いるダミービット線として、ダミービット線対ＤＢＬ１、／ＤＢＬ１の双方のダミービット線を利用して、それらの信号変化に基づいて各信号の駆動タイミングを制御することができる。したがって、２つのダミービット線対を用いた場合と同様の効果が、半分の面積を要する１つのダミービット線対で得られることができ、回路面積を縮小することができる。
【００６１】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
上述した第１の実施形態による半導体記憶装置においては、メモリセルアレイを１つ備えていたが、以下に説明する第２の実施形態による半導体記憶装置は、複数のメモリセルアレイを備える。
【００６２】
図７（Ａ）、（Ｂ）及び（Ｃ）は、本発明の第２の実施形態による半導体記憶装置の構成例を示すブロック図である。なお、この図７（Ａ）〜（Ｃ）において、各機能ブロック間にて授受される信号、ワード線（ダミーワード線を含む。）及びビット線（ダミービット線を含む。）は、上述した第１の実施形態における半導体記憶装置と同様であるので省略する。
【００６３】
図７（Ａ）において、７１Ａ、７１Ｂはメモリセルアレイであり、１４Ａ、１４Ｂはデコーダである。デコーダ１４Ａ、１４Ｂは、メモリセルアレイ７１Ａ、７１Ｂにそれぞれ対応している。また、７４はタイミング制御回路であり、１５はリード／ライトアンプである。
【００６４】
メモリセルアレイ７１Ａは、メモリセルアレイ７１Ａ内の他のメモリセル列よりもタイミング制御回路７４に対する配線長が短くなるようにして併設された２つのダミーメモリセル列７２Ａ、７３Ａを有している。同様に、メモリセルアレイ７１Ｂは、メモリセルアレイ７１Ｂ内の他のメモリセル列よりもタイミング制御回路７４に対する配線長が短くなるようにして併設された２つのダミーメモリセル列７２Ｂ、７３Ｂを有している。
【００６５】
また、タイミング制御回路７４は、ダミーメモリセル列７２Ａ、７３Ａ内のダミーメモリセルが接続されたダミービット線対の一端が接続されているとともに、ダミーメモリセル列７２Ｂ、７３Ｂ内のダミーメモリセルが接続されたダミービット線対の一端が接続されている。
なお、メモリセルアレイ７１Ａ、７１Ｂ、デコーダ１４Ａ、１４Ｂ、リード／ライトアンプ１５及びタイミング制御回路７４は、上述した第１の実施形態におけるメモリセルアレイ１１、デコーダ１４、リード／ライトアンプ１５及びタイミング制御回路１６とそれぞれ同様であるので、各ブロックの機能及び動作等については説明を省略する。
【００６６】
図７（Ｂ）に示す半導体記憶装置は、図７（Ａ）に示した半導体記憶装置とは逆に、他のメモリセル列よりもタイミング制御回路７４との配線長が長くなるようにして、メモリセルアレイ７５Ａ、７５Ｂ内にそれぞれ２つのダミーメモリセル列７６Ａ、７７Ａ及び７６Ｂ、７７Ｂを併設させたものである。
【００６７】
なお、デコーダ１４Ａ、１４Ｂは、メモリセルアレイ７５Ａ、７５Ｂにそれぞれ対応している。また、タイミング制御回路７４は、図７（Ａ）に示したのと同様に、ダミーメモリセル列７６Ａ、７７Ａ内のダミーメモリセルが接続されたダミービット線対の一端が接続されているとともに、ダミーメモリセル列７６Ｂ、７７Ｂ内のダミーメモリセルが接続されたダミービット線対の一端が接続されている。
【００６８】
図７（Ｃ）に示す半導体記憶装置は、２つのダミーメモリセル列７９Ａ、８０Ａをメモリセルアレイ７８Ａの中央部に併設させるとともに、２つのダミーメモリセル列７９Ｂ、８０Ｂをメモリセルアレイ７８Ｂの中央部に併設させたものである。
【００６９】
なお、デコーダ１４Ａ、１４Ｂは、メモリセルアレイ７８Ａ、７８Ｂにそれぞれ対応している。また、タイミング制御回路７４は、ダミーメモリセル列７９Ａ、８０Ａ内のダミーメモリセルが接続されたダミービット線対の一端が接続されているとともに、ダミーメモリセル列７９Ｂ、８０Ｂ内のダミーメモリセルが接続されたダミービット線対の一端が接続されている。
【００７０】
上記図７（Ａ）〜（Ｃ）に示したように構成することにより、上述した第１の実施形態にて図１、図５（Ａ）、図５（Ｂ）にそれぞれ示した半導体記憶装置と同様の効果がそれぞれ得られる。
【００７１】
なお、図示してないが、上記図５（Ｃ）に示したようにそれぞれのメモリセルアレイの両端の位置に２つのダミーメモリセル列（ダミービット線対）を配置するようにしても良いし、上記図５（Ｄ）に示したようにそれぞれのメモリセルアレイに所定の間隔でダミーメモリセル列（ダミービット線対）を配置するようにしても良いことは言うまでもない。このように構成した場合には、上記図５（Ｃ）、図５（Ｄ）にそれぞれ示した半導体記憶装置と同様の効果がそれぞれ得られる。
【００７２】
なお、上述した実施形態においては、メモリセルアレイがそれぞれ有するダミービット線対の数が２つ（図１、図５（Ａ）〜（Ｃ）、図７）、または４つ（図５（Ｄ））の場合について示したが、本発明はこれに限定されず、メモリセルアレイがそれぞれ有するダミービット線対の数は、任意の複数である。
【００７３】
ここで、例えば、上記図５（Ｃ）に示すようにメモリセルアレイの両端にダミービット線対をそれぞれ配置する場合には、複数のダミービット線対を略同数の２組に（一方がｎ個の場合には、他方が（ｎ±１）個となるように）分けて、各組のダミービット線対をメモリセルアレイの両端に配置すれば良い。また、例えば、上記図５（Ｄ）に示すように複数のダミービット線対を所定の間隔でメモリセルアレイに配置する場合には、所定の間隔毎に１つのダミービット線対を配置するようにしても良いし、複数のダミービット線対を１組にして所定の間隔毎に配置するようにしても良い。
【００７４】
また、上述した実施形態では、ＳＲＡＭを一例として説明しているためにメモリセルの駆動タイミングの制御にはダミービット線対を用いている。しかしながら、１つのメモリセルが１つのビット線に接続される場合にはダミービット線を用い、１つのメモリセルが２つのビット線、つまり１つのビット線対に接続される場合にはダミービット線対を用いることで上述した実施形態による効果と同様の効果が得られる。なお、ダミービット線対を用いる場合には、上述したように一方のダミービット線を用いるようにしても良いし、双方のダミービット線を用いるようにしても良い。
【００７５】
また、上述した実施形態では、半導体記憶装置の一例としてＳＲＡＭを用いて説明したが、本発明はこれに限らず、ビット線を有するメモリセルアレイを用いた半導体メモリ（例えば、ＤＲＡＭ（dynamic random access memory））等の任意の半導体記憶装置に適用可能である。
【００７６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００７７】
（付記１）外部から入力される入力信号に応じてメモリセルを選択駆動し、データを出力または入出力する半導体記憶装置であって、
互いに隣り合うように配置された複数のダミービット線及び複数のビット線を有し、上記複数のダミービット線に互いに異なるダミーメモリセルがそれぞれ接続され、上記複数のビット線に互いに異なる上記メモリセルがそれぞれ接続されたメモリセルアレイと、
上記ビット線に接続されたメモリセルを選択して駆動する際、上記複数のダミービット線を介して供給される信号に基づいて駆動動作のタイミングを制御するタイミング制御回路とを備えることを特徴とする半導体記憶装置。
（付記２）上記メモリセルアレイは、任意の上記ビット線よりも上記タイミング制御回路に対して近接する位置に上記複数のダミービット線が隣り合って配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記３）上記メモリセルアレイは、任意の上記ビット線よりも上記タイミング制御回路に対して遠隔な位置に上記複数のダミービット線が隣り合って配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記４）上記メモリセルアレイは、上記複数のダミービット線が隣り合って配置されているとともに、上記隣り合って配置された複数のダミービット線の両側に上記複数のビット線が配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記５）上記メモリセルアレイは、上記複数のダミービット線が２組に分けられ、任意の上記ビット線よりも上記タイミング制御回路に対して近接する位置及び遠隔な位置に、それぞれの組のダミービット線が隣り合って配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記６）上記複数のダミービット線をＮ本（Ｎは自然数）のダミービット線の組とＮ本または（Ｎ＋１）本のダミービット線の組との２組に分けることを特徴とする付記５に記載の半導体記憶装置。
（付記７）上記メモリセルアレイは、所定の間隔で上記ダミービット線が配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記８）上記メモリセルアレイは、上記複数のダミービット線が略同数のダミービット線の複数の組に分けられ、それぞれの組にてダミービット線が隣り合って配置されているとともに、複数のダミービット線の組が所定の間隔で配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記９）上記メモリセルアレイを複数備えることを特徴とする付記１〜８の何れか１項に記載の半導体記憶装置。
（付記１０）上記複数のダミービット線を直列に接続したことを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１１）上記タイミング制御回路は、上記複数のダミービット線の中で信号変化がもっとも遅いダミービット線を介して供給される信号に基づいて駆動動作のタイミングを制御することを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１２）上記タイミング制御回路は、上記複数のダミービット線を介して供給される信号に基づいてタイミング生成信号を生成し、生成したタイミング生成信号に基づいて駆動動作のタイミングを制御することを特徴とする付記１０または１１に記載の半導体記憶装置。
（付記１３）上記タイミング制御回路は、上記複数のダミービット線の一端がそれぞれ入力端子に接続され、上記複数のダミービット線を介して供給される信号の変化に応じて出力信号の信号レベルを反転する論理演算回路を有することを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１４）上記タイミング制御回路は、上記複数のダミービット線の電位と基準電位との電位差に基づいて駆動動作のタイミングを制御することを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１５）上記ダミーメモリセル及び上記メモリセルは、２つのインバータ回路をそれぞれ有し、当該２つのインバータ回路は入力端子と出力端子とがそれぞれ互いに交差結合され、上記ダミーメモリセルが有する２つのインバータ回路の入力端子が所定の電圧を供給する電源に対してさらに接続されていることを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１６）上記ダミーメモリセル及び上記メモリセルは、２つのインバータ回路をそれぞれ有し、上記メモリセルが有する２つのインバータ回路は、入力端子と出力端子とがそれぞれ互いに交差結合され、上記ダミーメモリセルが有する２つのインバータ回路は、入力端子が所定の電圧を供給する電源に対してそれぞれ接続され、出力端子が異なるダミービット線にそれぞれ接続されていることを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１７）上記ダミービット線にそれぞれ接続されたダミーメモリセルの中で、上記タイミング制御回路に対する上記ダミービット線での距離が遠い側から所定の個数のダミーメモリセルを選択して駆動することを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１８）上記複数のダミービット線は、それぞれが２本のダミービット線で構成される複数のダミービット線対であり、上記ビット線は、それぞれが２本のビット線で構成されるビット線対であることを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
（付記１９）上記タイミング制御回路は、ダミービット線対における一方のダミービット線を介して供給される信号に基づいて駆動動作のタイミングを制御することを特徴とする付記１８に記載の半導体記憶装置。
（付記２０）上記メモリセルアレイは、上記ダミービット線に接続されたダミーメモリセルを選択して駆動するためのダミーワード線と、上記ビット線に接続されたメモリセルを選択して駆動するためのワード線とを有することを特徴とする付記１〜９の何れか１項に記載の半導体記憶装置。
【００７８】
【発明の効果】
以上、説明したように本発明によれば、互いに異なるメモリセルが接続された複数のビット線とともに、互いに異なるダミーメモリセルが接続された複数のダミービット線をメモリセルアレイに配置し、タイミング制御回路が、複数のダミービット線を介して供給される信号に基づいて、メモリセルを選択駆動する際の駆動動作のタイミングを制御する。これにより、複数のダミービット線によりメモリセルアレイの複数の位置におけるプロセスばらつきの影響に応じて、メモリセルを選択駆動する駆動動作タイミングを制御することができ、１つのダミービット線を用いた場合と比較して、プロセスばらつきが半導体記憶装置の動作に及ぼす影響をさらに緩和し、動作タイミングを適切に制御することができる。
【図面の簡単な説明】
【図１】第１の実施形態による半導体記憶装置の構成例を示すブロック図である。
【図２】メモリセル（ダミーメモリセル及び通常のメモリセル）の構成例を示す図である。
【図３】複数のダミービット線の接続例を示す図である。
【図４】第１の実施形態による半導体記憶装置での動作の一例を示すタイミングチャートである。
【図５】第１の実施形態による半導体記憶装置の他の構成例を示すブロック図である。
【図６】ダミーメモリセルの他の構成例を示す図である。
【図７】第２の実施形態による半導体記憶装置の構成例を示すブロック図である。
【図８】従来のセルフタイミング型メモリの構成を示すブロック図である。
【符号の説明】
１１ メモリセルアレイ
１２、１３ ダミーメモリセル列
１４ デコーダ
１５ リード／ライトアンプ
１６ タイミング制御回路
ＤＢＬ１、／ＤＢＬ１、ＤＢＬ２、／ＤＢＬ２ ダミービット線
ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２ ビット線
ＤＷＬ ダミーワード線
ＷＬ１、ＷＬ２ ワード線
Claims (10)
- 外部から入力される入力信号に応じてメモリセルを選択駆動し、データを出力または入出力する半導体記憶装置であって、
互いに隣り合うように配置された複数のダミービット線及び複数のビット線を有し、上記複数のダミービット線に互いに異なるダミーメモリセルがそれぞれ接続され、上記複数のビット線に互いに異なる上記メモリセルがそれぞれ接続されたメモリセルアレイと、
上記ビット線に接続されたメモリセルを選択して駆動する際、上記複数のダミービット線を介して供給される信号に基づいて駆動動作のタイミングを制御するタイミング制御回路とを備えることを特徴とする半導体記憶装置。 - 上記メモリセルアレイは、任意の上記ビット線よりも上記タイミング制御回路に対して近接する位置に上記複数のダミービット線が隣り合って配置されていることを特徴とする請求項１に記載の半導体記憶装置。
- 上記メモリセルアレイは、任意の上記ビット線よりも上記タイミング制御回路に対して遠隔な位置に上記複数のダミービット線が隣り合って配置されていることを特徴とする請求項１に記載の半導体記憶装置。
- 上記メモリセルアレイは、上記複数のダミービット線が隣り合って配置されているとともに、上記隣り合って配置された複数のダミービット線の両側に上記複数のビット線が配置されていることを特徴とする請求項１に記載の半導体記憶装置。
- 上記メモリセルアレイは、上記複数のダミービット線が２組に分けられ、任意の上記ビット線よりも上記タイミング制御回路に対して近接する位置及び遠隔な位置に、それぞれの組のダミービット線が隣り合って配置されていることを特徴とする請求項１に記載の半導体記憶装置。
- 上記メモリセルアレイは、上記複数のダミービット線が略同数のダミービット線の複数の組に分けられ、それぞれの組にてダミービット線が隣り合って配置されているとともに、複数のダミービット線の組が所定の間隔で配置されていることを特徴とする請求項１に記載の半導体記憶装置。
- 上記メモリセルアレイを複数備えることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
- 上記複数のダミービット線を直列に接続したことを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
- 上記タイミング制御回路は、上記複数のダミービット線の一端がそれぞれ入力端子に接続され、上記複数のダミービット線を介して供給される信号の変化に応じて出力信号の信号レベルを反転する論理演算回路を有することを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
- 上記ダミーメモリセル及び上記メモリセルは、２つのインバータ回路をそれぞれ有し、上記メモリセルが有する２つのインバータ回路は、入力端子と出力端子とがそれぞれ互いに交差結合され、上記ダミーメモリセルが有する２つのインバータ回路は、入力端子が所定の電圧を供給する電源に対してそれぞれ接続され、出力端子が異なるダミービット線にそれぞれ接続されていることを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
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