CN102737710A

CN102737710A - 基于自定时的灵敏放大时序控制信号产生电路

Info

Publication number: CN102737710A
Application number: CN2012100084262A
Authority: CN
Inventors: 程旭; 李毅; 张星星; 熊保玉; 韩军; 张跃军; 张章; 虞志益; 曾晓洋
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2012-01-12
Filing date: 2012-01-12
Publication date: 2012-10-17

Abstract

本发明属于集成电路存储单元技术领域，具体为一种基于自定时的灵敏放大时序控制信号产生电路。该电路由两列可配置的存储单元伪阵列、一个两输入或非逻辑以及延时单元构成。伪存储器阵列的位线预充到高电平，工作时，伪阵列的字线WL信号由低电平翻转为高电平时，两列存储单元伪阵列的位线BL开始放电，位线电压降低，并导致或非门翻转，完成时序控制功能。本发明可以有效地减少存储器在制造过程中因工艺偏差造成的功能失效问题，提高存储器的成品率，提升存储器的读取速度。

Description

基于自定时的灵敏放大时序控制信号产生电路

技术领域

本发明属于集成电路存储单元技术领域，具体涉及一种用于静态随机存贮器（Static Random Access Memory, SRAM）或寄存器堆（Register File）的基于自定时的灵敏放大时序控制信号产生电路。

背景技术

集成电路工艺制造已进入深亚微米制造阶段，65nm、45nmCMOS工艺已成为集成电路制造的主流工艺，业内领先的Intel，IBM等公司相继制造出了22nm，18nm的CMOS工艺电路。但是随着工艺的不断进步和最小沟道尺寸的持续下降，工艺制造的偏差对CMOS器件的影响越来越显著。特别是对于数据存储率较高的存储器件，例如静态随机存贮器（Static Random Access Memory, SRAM）或寄存器堆（Register File）影响较大。于是在深亚微米的情况下提高存储器的可靠性和成品率是非常关键和重要的方向。

改进灵敏放大器的时序控制电路是提高存储器可靠性和成品率的关键方法之一。灵敏放大器的时序控制电路主要分为反相器链生成时序和自定时生成时序两种。其中，自定时的方法是模拟存储单元阵列的位线放电时间，这种方法相比反相器链方法的优点在于既满足功能正确，又尽可能减少时间的浪费。

图1是传统的自定时结构。该结构由若干个伪存储单元和一个下拉位线存储单元构成一个阵列。这些单元共享一条位线BL，其中，伪存储单元是对位线BL无任何上拉下拉操作，所以也不需要字线WL来控制它的开启。而下拉位线存储单元当字线WL有效时，会下拉位线的电压。当位线电压降低到某个数值时，造成连接在位线上的缓冲器翻转，信号开始传递。这一过程一般是由延时单元完成的，位线上的信号通过延时单元的传递输送到灵敏放大器的使能端，完成灵敏放大时序控制信号的产生。整个这一工作机制旨在模仿存储单元阵列位线的放电过程，从而让灵敏放大使能信号可以精确的，准确的传送到达灵敏放大器使能处而不浪费一点额外的时间。这样做，既可以大大提高存储器的读取时间，还可以有效地提高存储器的成品率。

但是，传统的结构也有着许多不足的地方。尤其是进入到深亚微米工艺后，工艺偏差给阈值电压带来的影响越来越明显，图2是下拉位线伪存储单元，106是读隔离管，107是开关管，当字线WL有效时，从位线经106，107到地线形成通路。理想状态时，伪存储阵列的106，107的阈值电压和存储阵列中的106，107的阈值电压相同，那么放电时间也相同，灵敏放大时序控制信号产生电路工作正常。但是在真实情况下，伪存储阵列的106，107的阈值电压和存储阵列中的106，107的阈值电压并不完全相同，存储阵列之间106，107的阈值电压也不相同。这样就导致了每列的放电速度和放电时间都不相同，造成伪阵列存储器单元的时间跟随性变差，甚至失效，进而使整个存储器无法工作。

发明内容

本发明目的在于提供一种高可靠性，高速度，用在存储器上的基于自定时结构的灵敏放大的时序控制信号产生电路。

本发明中所提出的存储器的时序控制信号产生电路，大大减少了因深亚微米工艺制造偏差所造成的成品率降低的问题，其内容包括：

两列彼此完全相同的伪单元阵列和一个两输入或非逻辑，其组成了发明的核心部分；还包括一个延时单元；其中，两列伪单元阵列的位线分别与两输入或非逻辑的输入相连；或非逻辑的输出端经过延时单元成为灵敏放大器的使能端。

本发明中，在伪阵列单元的内部有若干个下拉位线的伪存储单元和若干伪存储单元。每一列之间的下拉位线存储单元和伪存储单元的数量是相等的。下拉位线伪存储单元经字线选通只会对位线放电。伪存储单元既不会对位线放电也不会对位线充电。

两输入或非逻辑可以是晶体管直接搭成的两输入或非门，即由两个串联PMOS和两个并联NMOS构成，也可以是具有两输入或非逻辑的其他任何电路结构。

本发明中，所述延时单元可以由一串反相器链构成，或是由其他若干任何形式的调整延时的器件构成。

附图说明

图1 传统的自定时结构示意图。

图2 下拉位线伪存储单元示意图。

图3 伪存储单元示意图。

图4 或非逻辑单元示意图。

图5 延时单元示意图。

图6高可靠性高速度自定时结构示意图A。

图7高可靠性高速度自定时结构示意图B。

具体实施方式

本发明描述了一种高可靠性，高速度的基于自定时结构的灵敏放大时序控制信号产生电路。以下阐述了相关的各种实例及其中的设计思想。

图2示例性的表示了下拉位线伪存储单元。其中，200，201为上拉PMOS管，它们的源端接电源电压，202，203是下拉NMOS管，它们的源端接地电压。204，205是NMOS管，在这个结构里栅端接地，无实际作用。201，203构成第一反相器，200，202构成第二反相器。第一反相器和第二反相器构成了下拉位线伪存储单元的核心部分。由于第一反相器的输入端固定接地电压，所以反相器输出电压为电源电压。206为NMOS管，作用为隔离位线对核心部分的影响。207是NMOS管，起到开关管的作用，栅极接字线WL，负责控制是否下拉位线电压。

图3示例性的表示了伪存储单元。其中，300，301为上拉PMOS管，源端接电源电压，302，303是下拉NMOS管，源端接地电压。304，305是NMOS管，在这个结构里晶体管栅极接地，无实际作用。301，303构成第一反相器，300，302构成第二反相器。第一反相器和第二反相器构成了伪存储单元的核心部分。由于第一反相器的输入端固定接电源电压，所以反相器输出电压为地电压。306为NMOS管，作用为隔离位线对核心部分的影响。307是NMOS管，起到开关管的作用，栅极接地电压，则为存储单元内部与位线无通路，即不对位线做放电和充电操作。

图4 示例性的表示了或非逻辑单元。其中400，401为PMOS管串联而成，栅极分别接BL_A，BL_B两个输入端，402，403为NMOS管并联而成，栅极分别接BL_A，BL_B两个输入端，四个管子构成一个或非门，输出端为BL_OR_bar。

图5 示例性的表示了延时单元。延时单元由反相器链或缓冲器构成，目的为调整时序匹配。

图6示例性的表示了一种本发明建议的灵敏放大时序控制结构。600，601，602，603为伪存储单元，604，605，606，607是下拉位线伪存储单元。608是两输入或非逻辑，609是延时单元。600，602，604，606接在同一条位线上，构成一个伪阵列；601，603，605，607接在同一条位线上，构成一个伪阵列。当字线信号WL开启时，下拉位线伪存储单元下拉位线电压。当两列位线都达到低电平时，或非门输出拉高为电源电压，即输出使能信号，使能信号经过延时单元的时序调整，形成灵敏放大的使能信号，并到达灵敏放大器的使能端。

图7示例性的表示了一种本发明建议的灵敏放大时序控制结构。700，701为伪存储单元，702，703，704，705，706，707是下拉位线伪存储单元。708是两输入或非逻辑，709是延时单元。700，702，704，706接在同一条位线上，构成一个伪阵列；701，703，705，707接在同一条位线上，构成一个伪阵列。当字线信号WL开启时，下拉位线伪存储单元下拉位线电压。当两列位线都达到低电平时，或非门输出拉高为电源电压，即输出使能信号，使能信号经过延时单元的时序调整，形成灵敏放大的使能信号，并到达灵敏放大器的使能端。

Claims

1.一种基于自定时的灵敏放大时序控制信号产生电路，其特征在于包括：两列彼此完全相同的伪单元阵列和一个两输入或非逻辑，以及一个延时单元；其中，两列伪单元阵列的位线分别与两输入或非逻辑的输入相连；或非逻辑的输出端经过延时单元成为灵敏放大器的使能端。

2.根据权利要求1所述的基于自定时的灵敏放大时序控制信号产生电路，其特征在于所述伪单元阵列，其内部有若干下拉位线的伪存储单元和若干伪存储单元；每列之间的下拉位线存储单元和伪存储单元的数量相等；下拉位线伪存储单元经字线WL选通后对位线BL放电；伪存储单元既不会对位线BL放电也不会对位线BL充电。

3.根据权利要求1所述的基于自定时的灵敏放大时序控制信号产生电路，其特征在于所述的或非逻辑是晶体管直接搭成的或非门逻辑,即由两个串联PMOS和两个并联NMOS构成。

4.根据权利要求1所述的基于自定时的灵敏放大时序控制信号产生电路，其特征在于所述的延时单元由一串反相器链构成。