CN116434794A - 基于下交叉耦合的自适应关断型sram灵敏放大器电路、模块 - Google Patents

基于下交叉耦合的自适应关断型sram灵敏放大器电路、模块 Download PDF

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Abstract

本发明涉及集成电路技术领域，更具体的，涉及基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，以及基于该电路设计的灵敏放大器模块。本发明提供了基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，结构简洁明了，方便实现。本发明采用下交叉耦合部与输入电路部并联的结构，避免了VDD到地串联过多MOS管导致输出电压余量较小的问题，同时实现了核心的数据放大功能。本发明采用自关断位线部来根据输出节点A0、A1电压变化，自适应地切断非目标位线与相应输入电路部中间节点的连接，断开非目标位线对输出节点的影响，从而降低失调电压和放大延时。

Description

基于下交叉耦合的自适应关断型SRAM灵敏放大器电路、模块
技术领域
本发明涉及集成电路技术领域，更具体的，涉及基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，以及基于该电路设计的灵敏放大器模块。
背景技术
CMOS工艺尺寸的不断缩小使得大尺寸高密度存储成为可能，然而大尺寸高密度存储使得同一条位线上挂载的存储单元数目剧增。位线电容越来越大，进而导致位线全摆幅放电所需的时间变长、功耗变大。为解决这一问题，在SRAM中通常采用灵敏放大器来感知位线两端微弱的电压差，进而实现数据的快速放大读取。目前被业内广泛使用的锁存器型差分灵敏放大器，具有结构简单、正反馈结构使位线间的压差被快速放大的优点。
锁存器型差分灵敏放大器的输入输出节点共用，核心结构为交叉耦合的反相器，起到数据锁存和快速放大的作用；供电用的电流源由单级NMOS管实现；通过增加一组共栅PMOS管，可以将内部节点置位至供电电位。由于差分结构的原因，不可避免的引入输入失调电压，而且随着工艺节点越小，电路失调越严重。因此，降低灵敏放大器的失调电压是新型灵敏放大器的重要设计指标。
目前对于降低灵敏放大器的失调电压，常用手段有以下几种：
第一种方法利用热载流子注入校准手段，通过调节某个晶体管的阈值电压，使相邻的差分对管匹配；但是芯片测试成本较高、不稳定性因素偏多，而且电路可能出现电学特性退化的现象。
第二种方法利用内建自测原理，内置多组相同尺寸的灵敏放大器，分别对各组进行测试，测试完成后仅有其中一组工作，缺点是外围控制电路较为复杂。
第三种方法利用衬底电压偏置调制效应的原理，通过调节衬底电平值来减小阈值电压的失配，但该方法提高了灵敏放大器电路对衬底偏置电压的精度要求，使电路的实现难度提高。
也就是说，上面三种方法的电路实现难度都比较高。
还有第四种方法是，引入失调自调整控制电路，根据失调信息产生对应的调整控制信号，实现灵敏放大过程中两个内部节点放电速度的平衡，来降低失调电压。虽然降低了失调电压，提高了灵敏度；但是引入的失调自调整控制电路检测失调的时间较长，实际上并没有在数据读出速度上做出大幅的改善，即放大延时较长，而且灵敏放大电路电源到地之间MOS管级数太多，输出电压余量较小。
发明内容
基于此，有必要针对现有技术中前三种方法的电路实现难度较高、第四种方法放大延时较长的问题，提供基于下交叉耦合的自适应关断型SRAM灵敏放大器电路、模块。
本发明采用以下技术方案实现：
第一方面，本发明提供了基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，包括使能电路部、输入电路部、下交叉耦合部、自关断位线部、预充电路部。
使能电路部用于控制所述SRAM灵敏放大器电路工作与否。输入电路部用于将位线BL、BLB电压输入所述SRAM灵敏放大器电路。下交叉耦合部与输入电路部并联，用于快速放大输出节点A0、A1的电压差。自关断位线部用于根据输出节点A0、A1的电压变化自适应关断输入电路部与BL或BLB的连接。预充电路部用于在所述SRAM灵敏放大器电路不工作时将输出节点A0、A1通过VDD预充到高电平。
其中，输入电路部包括2个PMOS管、2个NMOS管，记为P1、P2、N1、N2。P1、P2的源极连接BL，P1的栅极连接N1的栅极、并设有中间节点B，P1的漏极连接N1的漏极、并设有输出节点A0，P2的栅极连接N2的栅极、并设有中间节点A，P2的漏极连接N2的漏极、并设有输出节点A1，N1的源极与N2的源极相连、并均连接使能电路部。下交叉耦合部包括2个NMOS管，记为N7、N8。N7的栅极连接输出节点A1，N7的漏极连接出输出节点A0，N8的栅极连接输出节点A0，N8的漏极连接出输出节点A1，N7的源极与N8的源极相连、并均连接使能电路部。
该种基于下交叉耦合的自适应关断型SRAM灵敏放大器电路的实现根据本公开的实施例的方法或过程。
第二方面，本发明公开了一种灵敏放大器模块，采用了如第一方面所述的基于下交叉耦合的自适应关断型SRAM灵敏放大器电路的电路布局。
该种灵敏放大器模块的实现根据本公开的实施例的方法或过程。
与现有技术相比，本发明具备如下有益效果：
本发明提供了基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，是对基于电路结构层面的直接改进，结构简洁明了，方便实现；本发明采用下交叉耦合部与输入电路部并联的结构，避免了VDD到地串联过多MOS管导致输出电压余量较小的问题，同时实现了核心的数据放大功能；本发明采用自关断位线部来根据输出节点A0、A1电压变化，自适应地切断非目标位线与相应输入电路部中间节点的连接，断开非目标位线对输出节点的影响，从而降低失调电压和放大延时。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例1所提供的基于下交叉耦合的自适应关断型SRAM灵敏放大器电路的电路结构图；
图2为图1的SRAM灵敏放大器电路的工作波形图；
图3为本发明实施例1的灵敏放大器模块的引脚分布图。
图4为本发明实施例2中传统SA放大器电路的电路结构图；
图5为本发明实施例2中在55nm CMOS工艺下采用图3电路和图1电路在不同工艺角下的失调电压对比图；
图6为本发明实施例2中在55nm CMOS工艺下采用图3电路和图1电路在不同工艺角下的工作良率对比图；
图7为本发明实施例2中在55nm CMOS工艺下采用图3电路和图1电路在不同工艺角下的放大延迟对比图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。
实施例1
参看图1，为本实施例1所提供的基于下交叉耦合的自适应关断型SRAM灵敏放大器电路的电路结构图。
从部件上分，本SRAM灵敏放大器电路包括9个NMOS晶体管和8个PMOS晶体管组成，9个NMOS晶体管记为N1～N9；8个PMOS晶体管记为P1～P8。
如图1所示，P1的源极连接到位线BL，漏极连接到输出节点A0。P2的源极连接到位线BLB，漏极连接到输出节点A1。N1、N7的源极连接到N9的漏极，漏极连接到输出节点A0。N2、N8的源极连接到N9的漏极，漏极连接到输出节点A1。P1、N1的栅极连接到中间节点B。P2、N2的栅极连接到输出节点A1。N7的栅极连接到输出节点A1。N8的栅极连接到输出节点A0。P7的源极连接到VDD，漏极连接到输出节点A0。P8的源极连接到VDD，漏极连接到输出节点A1。P7、P8的栅极连接使能信号SAE。P3的源极连接到VDD，漏极连接到N3的漏极。N3的源极连接到VSS。P3、N3的栅极连接到输出节点A0。P4的源极连接到VDD，漏极连接到N4的漏极。N4的源极连接到VSS，P4、N4的栅极连接到输出节点A1。P5的源极连接到位线BL，漏极连接到N5的漏极。N5的源极连接到VSS。P5、N5的栅极连接到N3的漏极。P6的源极连接到位线BLB，漏极连接到N6的漏极。N6的源极连接到VSS，P6、N6的栅极连接到N4的漏极。N9的源极连接到VSS，栅极连接到使能信号SAE。
从功能上分，本SRAM灵敏放大器电路包括：使能电路部、输入电路部、下交叉耦合部、自关断位线部、预充电路部。
其中，使能电路部用于控制所述SRAM灵敏放大器电路工作与否。输入电路部用于将位线BL、BLB电压输入所述SRAM灵敏放大器电路。下交叉耦合部与输入电路部并联，用于快速放大输出节点A0、A1的电压差。自关断位线部用于根据输出节点A0、A1的电压变化自适应关断输入电路部与BL或BLB的连接。预充电路部用于在所述SRAM灵敏放大器电路不工作时将输出节点A0、A1通过VDD预充到高电平。
参看图1，具体说明各功能部的组成：
对于使能电路部，其包括N9。N9的漏极与N1的源极、N2的源极、N7的源极、N8的源极均连接，N9的栅极连接使能信号SAE，N9的源极连接VSS。其中，SAE为低电平时，N9关断；SAE为高电平时，N9导通。
对于输入电路部，其包括P1、P2、N1、N2。P1、P2的源极连接BL。P1的栅极连接N1的栅极、并设有中间节点B。P1的漏极连接N1的漏极、并设置有输出节点A0。P2的栅极连接N2的栅极、并设有中间节点A。P2的漏极连接N2的漏极、并设有输出节点A1。N1的源极与N2的源极相连、并均连接使能电路部(即均连接N9的漏极)。
对于下交叉耦合部，其包括N7、N8。N7的栅极连接输出节点A1。N7的栅极连接输出节点A1，N7的漏极连接出输出节点A0。N8的栅极连接输出节点A0，N8的漏极连接出输出节点A1。N7的源极与N8的源极相连、并均连接使能电路部(即均连接N9的漏极)。
对于自关断位线部，其包括P3、P4、P5、P6、N3、N4、N5、N6。P3的源极连接VDD，P3的栅极与N3的栅极相连、并均连接输出节点A0，P3的漏极连接N3的漏极、并设有中间节点C，N3的源极连接VSS，P5的源极连接BL，P5的栅极与N5的栅极相连、并均连接中间节点C，N5的源极连接VSS。P4的源极连接VDD，P4的栅极与N4的栅极相连、并均连接输出节点A1，P4的漏极连接N4的漏极、并设有中间节点D，N4的源极连接VSS，P6的源极连接BLB，P6的栅极与N6的栅极相连、并均连接中间节点D，N6的源极连接VSS。
对于预充电路部，其包括P7、P8。P7、P8的源极均连接VDD。P7、P8的栅极均连接使能信号SAE。P7的漏极连接输出节点A0，P8的漏极连接输出节点A1。其中，SAE为低电平时，P7、P8导通；SAE为高电平时，P7、P8关断。
具体实现时，基于上述SRAM灵敏放大器电路的电路结构，工作方式如下：
在SRAM灵敏放大器电路未工作时，SAE处于低电平，P7、P8导通，VDD将输出节点A0、A1预充至高电平。由于输出节点A0、A1被预充至高电平，N3、N4导通，中间节点C、D放电至低电平，使P5、P6导通。P5、P6处于导通状态，BL将其位线电压传至中间节点A，BLB将其位线电压传至中间节点B。
在SRAM灵敏放大器电路工作时，SAE处于高电平，P7、P8关断，N9导通。由于在此之前的灵敏放大器未工作时，中间节点A、B分别被BL、BLB充电，这样，中间节点A、B的电压就是BL、BLB的电压。而且输出节点A0、A1会被VDD充到高电平，避免了在此之前的上一次放大结果对输出节点A0、A1的影响，消除掉电荷残留。
若BL的位线电压大于BLB的位线电压，即中间节点A的电压大于中间节点B的电压(VA>VB)，N1、N2都导通。但是由于中间节点A、B电压差会导致两者所控制的N1、N2的导通电流不同：N1的导通电流小于N2的导通电流(IN1<IN2)，此时输出节点A0、A1节点放电(A0通过N1、N9向VSS放电，A1通过N2、N9向VSS放电)。由于N2导通电流更大，即输出节点A1的电压下降速度比输出节点A0的电压下降速度快，因此输出节点A1的电压小于输出节点A0的电压(VA0>VA1)。而下交叉耦合部放大输出节点A0、A1节点电压差：输出节点A0控制的N8导通，输出节点A1继续放电(A1通过N8、N9向VSS放电)，输出节点A1控制的N7随着电压降低逐渐关断，而输出节点A1控制的P4导通，中间节点D被充电至VDD(VDD通过P4向中间节点D充电)，中间节点D控制的P6断开，BLB(即此情况下的非目标位线)不再对中间节点B进行充电。同时中间节点D控制的N6导通，中间节点B放电(中间节点B通过N6向VSS放电)，中间节点B控制的N1关断、P1导通，BL对输出节点A0持续充电。
此情况下，上述结构可以达到自适应关断的效果，即中间节点B所控制的N1关断(A0的下拉路径关断)，中间节点A所控制的N2导通(A1下拉路径持续放电)，并完成快速放大。
结合图2的工作波形图，图中的SAE表示使能信号，A0、A1表示输出信号。400ps之前，SAE置于低电平，即SRAM灵敏放大器电路未工作，A0、A1被VDD预充到高电平。400ps时，SAE置为高电平，由于A0放电速度小于A1，A1的电压快速下降至0，而A0在短暂时间内先下降再上升、并输出为1，从而产生输出信号，完成数据放大。
类似的，若BLB的位线电压大于BL的位线电压，即中间节点B的电压大于中间节点A的电压(VB>VA)，N1、N2都导通。但是由于中间节点A、B电压差会导致两者所控制的N1、N2的导通电流不同：N2的导通电流小于N1的导通电流(IN2<IN1)，此时输出节点A0、A1节点放电(A0通过N1、N9向VSS放电，A1通过N2、N9向VSS放电)。由于N1导通电流更大，即输出节点A0的电压下降速度比输出节点A1的电压下降速度快，因此输出节点A0的电压小于输出节点A1的电压(VA1>VA0)。而下交叉耦合部放大输出节点A0、A1节点电压差：输出节点A1控制的N7导通，输出节点A0继续放电(A0通过N7、N9向VSS放电)，输出节点A0控制的N8随着电压降低逐渐关断，而输出节点A0控制的P3导通，中间节点C被充电至VDD(VDD通过P3向中间节点C充电)，中间节点C控制的P5断开，BL(即此情况下的非目标位线)不再对中间节点A进行充电。同时中间节点A控制的N5导通，中间节点A放电(中间节点A通过N5向VSS放电)，中间节点A控制的N2关断、P2导通，BLB对输出节点A1持续充电。
此情况下，上述结构也可达到自适应关断的效果，即中间节点A所控制的N2关断(A1的下拉路径关断)，中间节点B所控制的N1导通(A0下拉路径持续放电)，并完成快速放大。
本实施例1还同步公开了一种灵敏放大器模块，采用了上述的基于下交叉耦合的自适应关断型SRAM灵敏放大器电路的电路布局。封装成模块的模式，更易于上述SRAM灵敏放大器电路的推广与应用。
参看图3，该种触发模块的引脚包括7个引脚。其中，第一引脚用于将P3、P4、P7、P8的源极连接VDD。第二引脚用于将N3、N4、N5、N6、N9的源极连接VSS。第三引脚用于将P7、P8、N9的栅极连接SAE。第四引脚用于将P1、P5的源极连接BL。第五引脚用于将P2、P6的源极连接BLB。第六引脚用于连接输出节点A0。第七引脚用于连接输出节点A1。
实施例2
本实施例2为了更加清晰地展现出实施例1所提供的技术方案以及所产生的技术效果，引入了图4所示的传统SA放大器电路(简称为CLSA)，与实施例1的基于下交叉耦合的自适应关断型SRAM灵敏放大器电路(简称为The proposed SA)进行了性能对比。
参看图5，为在55nm CMOS工艺下CLSA和The proposed SA在不同工艺角下的失调电压对比图。仿真条件为VDD＝1.2V、温度＝25℃。由图5可知，CLSA的失调电压在5个工艺角下都要比The proposed SA的失调电压大30％以上。这是因为，导致CLSA放大错误的两个重要原因包括交叉耦合结构下拉N管尺寸失配以及输入N管尺寸失配。尺寸失配影响是指原本尺寸相同的对管，由于工艺影响使得实际对管尺寸不同，从而影响整体电路的正常工作。CLSA由于串联的关系导致两种失配互相也存在影响。而The proposed SA的电路下拉N管尺寸失配与输入N管尺寸失配是并联的关系，相互不影响，即下拉管尺寸失配与输入管尺寸失配不会存在叠加影响的情况。同时The proposed SA在放大过程中，通过对应的位线电压对输出节点A0、A1进行充电，达到了正反馈的效果，从而进一步降低了失调电压。
参看图6，为在55nm CMOS工艺下CLSA和The proposed SA在不同工艺角下的工作良率对比图。仿真条件为VDD＝1.2V、温度＝25℃。由图6可知，TT工艺角下，CLSA的良率是85％；FF工艺角下，CLSA的良率是84.5％；SS工艺角下，CLSA的良率是88.5％；FS工艺角下，CLSA的良率是84.5％；SF工艺角下，CLSA的良率是88％。而The proposed SA在上述5种工艺角下的良率均为100％。总结来说，The proposed SA相比于CLSA，在良率方面皆得到提高。
参看图7，为在55nm CMOS工艺下CLSA和The proposed SA在不同工艺角下的放大延迟对比图。仿真条件为VDD＝1.2V、温度＝25℃、位线电容＝50fF、位线差＝50mV。由图7可知，在不同工艺角下，The proposed SA的放大延迟比CLSA均得到降低，延迟最大降低了40％。这是因为，The proposed SA在放大过程中，通过对应的位线电压对输出节点A0、A1进行充电，达到了正反馈的效果，也进一步降低了放大延迟。
总的来说，The proposed SA在上述性能指标上都有显著的提升。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，其特征在于，包括：
使能电路部，其用于控制所述SRAM灵敏放大器电路工作与否；
输入电路部，其用于将位线BL、BLB电压输入所述SRAM灵敏放大器电路；所述输入电路部包括2个PMOS管、2个NMOS管，记为P1、P2、N1、N2；P1、P2的源极连接BL，P1的栅极连接N1的栅极、并设有中间节点B，P1的漏极连接N1的漏极、并设有输出节点A0，P2的栅极连接N2的栅极、并设有中间节点A，P2的漏极连接N2的漏极、并设有输出节点A1，N1的源极与N2的源极相连、并均连接使能电路部；
下交叉耦合部，其与输入电路部并联，用于快速放大输出节点A0、A1的电压差；所述下交叉耦合部包括2个NMOS管，记为N7、N8；N7的栅极连接输出节点A1，N7的漏极连接出输出节点A0，N8的栅极连接输出节点A0，N8的漏极连接出输出节点A1，N7的源极与N8的源极相连、并均连接使能电路部；
自关断位线部，其用于根据输出节点A0、A1的电压变化自适应关断输入电路部与BL或BLB的连接；以及
预充电路部，其用于在所述SRAM灵敏放大器电路不工作时将输出节点A0、A1通过VDD预充到高电平。
2.根据权利要求1所述的基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，其特征在于，所述使能电路部包括1个NMOS管，记为N9；N9的漏极与N1的源极、N2的源极、N7的源极、N8的源极均连接，N9的栅极连接使能信号SAE，N9的源极连接VSS。
3.根据权利要求2所述的基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，其特征在于，SAE为低电平时，所述SRAM灵敏放大器电路未工作；SAE为高电平时，所述SRAM灵敏放大器电路工作。
4.根据权利要求2所述的基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，其特征在于，所述自关断位线部包括4个PMOS管、4个NMOS管，记为P3、P4、P5、P6、N3、N4、N5、N6；
P3的源极连接VDD，P3的栅极与N3的栅极相连、并均连接输出节点A0，P3的漏极连接N3的漏极、并设有中间节点C，N3的源极连接VSS，P5的源极连接BL，P5的栅极与N5的栅极相连、并均连接中间节点C，N5的源极连接VSS；
P4的源极连接VDD，P4的栅极与N4的栅极相连、并均连接输出节点A1，P4的漏极连接N4的漏极、并设有中间节点D，N4的源极连接VSS，P6的源极连接BLB，P6的栅极与N6的栅极相连、并均连接中间节点D，N6的源极连接VSS。
5.根据权利要求4所述的基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，其特征在于，所述预充电路部包括2个PMOS管，记为P7、P8；P7、P8的源极均连接VDD，P7、P8的栅极均连接使能信号SAE，P7的漏极连接输出节点A0，P8的漏极连接输出节点A1。
6.根据权利要求5所述的基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，其特征在于，所述SRAM灵敏放大器电路未工作时，P7、P8导通，VDD将输出节点A0、A1预充至高电平，N3、N4导通，中间节点C、D放电至低电平，P5、P6导通，BL将其位线电压传至中间节点A，BLB将其位线电压传至中间节点B。
7.根据权利要求5所述的基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，其特征在于，所述SRAM灵敏放大器电路工作时，P7、P8关断，N9导通；
若中间节点A的电压大于中间节点B的电压，N1、N2都导通、且N1的导通电流小于N2的导通电流，输出节点A0、A1放电，输出节点A0的电压大于输出节点A1的电压；N8导通，输出节点A1继续放电，N7逐渐关断；P4导通，中间节点D被充电至VDD，P6关断，BLB不再对中间节点B充电；N6导通，中间节点B放电，N1关断，P1导通，BL对输出节点A0持续充电。
8.根据权利要求5所述的基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，其特征在于，所述SRAM灵敏放大器电路工作时，P7、P8关断，N9导通；
若中间节点B的电压大于中间节点A的电压，N1、N2都导通、且N2的导通电流小于N1的导通电流，输出节点A0、A1放电，输出节点A1的电压大于输出节点A0的电压；N7导通，输出节点A0继续放电，N8逐渐关断；P3导通，中间节点C被充电至VDD，P5关断，BL不再对中间节点A充电；N5导通，中间节点A放电，N2关断，P2导通，BLB对输出节点A1持续充电。
9.一种灵敏放大器模块，其特征在于，采用了如权利要求1-8任一所述的基于下交叉耦合的自适应关断型SRAM灵敏放大器电路的电路布局。
10.根据权利要求9所述的灵敏放大器模块，其特征在于，所述灵敏放大器模块的引脚包括：
第一引脚，其用于将P3、P4、P7、P8的源极连接VDD；
第二引脚，其用于将N3、N4、N5、N6、N9的源极连接VSS；
第三引脚，其用于将P7、P8、N9的栅极连接SAE；
第四引脚，其用于将P1、P5的源极连接BL；
第五引脚，其用于将P2、P6的源极连接BLB；
第六引脚，其用于连接输出节点A0；以及
第七引脚，其用于连接输出节点A1。
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