CN101567679A - 具有全摆幅的差分压控可调延时单元 - Google Patents

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乔飞
杨华中
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Abstract

具有全摆幅的差分压控可调延时单元属于片上环形振荡器领域，其特征在于，一方面，电路使用对称负载，以两个交叉耦合后接地的NMOS管作为差分输入端；另一方面，又对对称负载进行分别控制，通过调节控制电压来调节两个对称负载输入漏极电流的比例，这样，在保持较大摆幅的情况下，控制电压和频率都有较大的调节范围，同时又保持了较小的上升下降时间，用于代替片上振荡器中的LC振荡电路，使振荡器易于集成，增大了频率可调范围，同时又可产生不同相位的输出电压。

Description

具有全摆幅的差分压控可调延时单元
技术领域
“具有全摆幅的压控可调延时单元”直接用于片上环形振荡器的设计，所提出的单元是一种具有全摆幅、延时可调的延时单元。
背景技术
在消费电子通信领域，数据速率较慢、但是要求带宽较宽。应用环形振荡器比较合适。因为对于LC振荡电路，频率可调整范围小、片上电感占用面积大、同时品质因数较大的电感不易制造。相比之下环形振荡器易于集成、占用面积小、频率可调范围较大，同时可以产生不同相位的输出。
环振的压控延时单元分为单端结构和差分结构。单端结构的延时单元基本组成是一个CMOS反相器。差分结构的基本电路如图1.其基本原理都是CMOS管电路等效为RC延时电路，通过改变控制电压来改变等效电阻或等效电容从而改变延时时间。但是在控制电压改变的过程中，流过负载的电流改变，同时流过输入管的漏源电流也改变，造成负载和输入管分压改变，从而输出摆幅变化。图2电路使用对称负载，同时两个NMOS管交叉耦合接地，以两个NMOS管作为差分输入端(见文献Luciano Severino de Paula，Eric Fabris，Sergio Bampi，Altamiro Amadeu Susin“A HIGH SWING LOW POWER CMOS DIFFERENTIALVOLTAGE-CONTROLLED RING OSCILLATOR”_Proceedings of the IEEEComputer Society Annual Symposium on VLSI Pages 467-470 Year ofPublication：2007ISBN：0-7695-2896-1)这种电路在VC较小时，P2、P3饱和，流过负载管P2、P3的电流都比较大，输出高电位接近VDD；MN1和MN2交叉耦合接地，使得输出低电位很接近于0.当VC增大时，负载等效电阻明显加大使得输出高电位急剧下降。这就严重限制了保持较大摆幅时的可调范围。图3电路采用对对称负载分开来控制的方法克服了这个缺点。(见文献：William ShingTak Yan and Howard Cam Luong“A 900-MHz CMOS Low-Phase-noiseVoltage-Controlled Ring Oscillator”，IEEE Trans.Circuits and Systems-II：Analog and Digital Signal Processing，Vol.48，No.2，pp.216-221，February 2001)通过调节控制电压VC，可以调节MP1和MP2对输入管漏极电流的贡献比例。VC较低时，MP1的电流较小，显然分压较小，输出高电位接近VDD，当VC升高时，MB1被截止，相当于只有两个MP1交叉耦合作为负载接入，输出高电位接近VDD。但是由于输入端只有两个普通NMOS管，所以输出低电位较高。
发明内容
本发明根据以上两种电路进行设计，具有比二者更优越的性能。目的在于保持较大摆幅的情况下，使得控制电压和频率都有较大的调整范围，同时保持较小的上升下降时间。
本发明的特征在于：包含：
五个PMOS管：第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5，四个NMOS管：第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4，其中：
第一PMOS管MP1，源级和衬底相连后接电源电压VDD，栅极接控制电压VC；
第四PMOS管MP4，衬底和源级相连后接所述第一PMOS管MP1的漏级，该第四PMOS管MP4的栅极和漏级相连后构成第一个电压输出端VOUT1；
第五PMOS管MP5，衬底和源级相连后接所述第一PMOS管MP1的漏级，该第五PMOS管MP5的栅极和漏级相连后构成第二个电压输出端VOUT2；
第二PMOS管MP2，衬底和源级相连后接所述电源电压VDD，该第二PMOS管MP2的漏级接所述第一个电压输出端VOUT1，该第二PMOS管MP2的栅极接所述第二个电压输出端VOUT2；
第三PMOS管MP3，衬底和源级相连后接所述电源电压VDD，该第三PMOS管MP3的漏级接所述第二个电压输出端VOUT2，该第三PMOS管MP3的栅极接所述第一个电压输出端VOUT1；
第一NMOS管MN1，漏级接所述第二个电压输出端VOUT2，而衬底和源级相连后接地，栅极接第一个电压输出端VOUT1；
第二NMOS管MN2，漏级接所述第一个电压输出端VOUT1，而衬底和源级相连后接地，栅极接第二个电压输出端VOUT2；
第三NMOS管MN3，漏级接所述第一NMOS管MN1的栅极，该第三NMOS管MN3的衬底和源级相连后接地，而栅极则接第一输入电压VIN1；
第四NMOS管MN4，漏级接所述第二NMOS管MN2的栅极，该第四NMOS管MN4的衬底和源级相连后接地，而栅极则接第二输入电压VIN2。
本发明的优点在于：在控制电压可调范围内，输出电压一直有较大摆幅。这样对加性噪声的抑制比较强，可用于驱动较大的输出级；同时，可确定出固定的阈值来实现方波，简化了后面缓冲级的设计。
附图说明
图1.差分机构的基本形式，用PMOS管做负载。其中IN1、IN2为差分输入端，OUT1、OUT2为差分输出端，VB可调负载电流从而改变延时。VG可调作为电流源的NMOS管栅极电压，从而改变延时。
图2.采用对称负载、同时交叉耦合接地的延时单元。P1、P2、P3、P4作为对称负载，N1、N2交叉耦合接地，N3、N4作为输入管从栅极输入，N5为尾电流源。通过VC、VG可对延时进行控制。
图3.将负载管分开控制，同时交叉耦合接至输出端的差分单元。从MN1、MN2的栅极输入，通过调整VC可以调整延时。
图4.本发明所述的延时单元电路。
图5.本发明观察波形测试所用环形振荡器结构。
图6.环形振荡器输出波形。
具体实施方式
本发明解决问题的方案是：本延时单元(如图4所示)，具有在可调谐范围内全摆幅的特性。
图4中所示延时单元。工作原理如下：当VIN1输入为低电平，VIN2输入为高电平时，MN3管截止，MN4管导通。于是VOUT1输出为高电平，VOUT2输出为低电平；由于VOUT1为高电平，MN1导通，对输出低电平起加强作用促使VOUT2为低电平。VOUT2为低电平，MN2截止同时MP2导通，对VOUT1输出高电平起促进作用。VC调整过程中，流过MP4、MP5的电流改变。在负载不变的情况下，等效电容、电阻充放电时间改变，于是延时改变。但是由于输出高电位和低电位的值主要由MP2、MP3和MN1、MN2控制与电流关系很小所以输出电压摆幅不会变化。
为了比较本发明所提出的延时单元相对于改进前的两种延时单元的性能特点，我们采用Versilicon 1.8-V 0.18μm工艺，使用电路仿真工具HSPICE对三种电路结构进行了仿真比较分析。记图2延时单元为延时单元1、图3延时单元为延时单元2.
表一：在VC可调范围内输出摆幅变化
  高电位/低电位值(V)   VC＝0.6V   VC＝1.0V   VC＝1.6V
  延时单元1   1.8/0.2   1.6/0.2   1.2/0.2
  延时单元2   1.6/0.35   1.7/0.15   1.7/0.1
  本发明延时单元   1.7/0.1   1.7/0   1.7/0
表一为在控制电压各个值时，输出摆幅的变化。延时单元1在VC较大时，输出高点位明显下降；延时单元2在VC较低时输出低电位较高。而本发明的延时单元在VC可调范围内都能保持高电位约为1.7V，低电位接近0V。
表二：各种延时单元上升下降时间
  延时单元1   延时单元2   本发明延时单元
  上升/下降时间(ns)   0.15/0.09   0.13/0.08   0.16/0.08
表二是对输出波形上升下降时间的比较。由于都在延时单元中采用交叉耦合，上升下降时间基本相同，本延时单元并没有导致上升下降时间的明显增加。

Claims (1)

1、具有全摆幅的差分压控可调延时单元，其特征在于，包含：
五个PMOS管：第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)和第五PMOS管(MP5)，四个NMOS管：第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)和第四NMOS管(MN4)，其中：
第一PMOS管(MP1)，源级和衬底相连后接电源电压(VDD)，栅极接控制电压(VC)；
第四PMOS管(MP4)，衬底和源级相连后接所述第一PMOS管(MP1)的漏级，该第四PMOS管(MP4)的栅极和漏级相连后构成第一个电压输出端(VOUT1)；
第五PMOS管(MP5)，衬底和源级相连后接所述第一PMOS管(MP1)的漏级，该第五PMOS管(MP5)的栅极和漏级相连后构成第二个电压输出端(VOUT2)；
第二PMOS管(MP2)，衬底和源级相连后接所述电源电压(VDD)，该第二PMOS管(MP2)的漏级接所述第一个电压输出端(VOUT1)，该第二PMOS管(MP2)的栅极接所述第二个电压输出端(VOUT2)；
第三PMOS管(MP3)，衬底和源级相连后接所述电源电压(VDD)，该第三PMOS管(MP3)的漏级接所述第二个电压输出端(VOUT2)，该第三PMOS管(MP3)的栅极接所述第一个电压输出端(VOUT1)；
第一NMOS管(MN1)，漏级接所述第二个电压输出端(VOUT2)，而衬底和源级相连后接地，栅极接第一个电压输出端(VOUT1)；
第二NMOS管(MN2)，漏级接所述第一个电压输出端(VOUT1)，而衬底和源级相连后接地，栅极接第二个电压输出端(VOUT2)；
第三NMOS管(MN3)，漏级接所述第一NMOS管(MN1)的栅极，该第三NMOS管(MN3)的衬底和源级相连后接地，而栅极则接第一输入电压(VIN1)；
第四NMOS管(MN4)，漏级接所述第二NMOS管(MN2)的栅极，该第四NMOS管(MN4)的衬底和源级相连后接地，而栅极则接第二输入电压(VIN2)。
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