CN110797066B - 一种cam匹配线的电压摆幅控制电路 - Google Patents

一种cam匹配线的电压摆幅控制电路 Download PDF

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Abstract

本公开提供一种CAM匹配线的电压摆幅控制电路，包括反相电路和控制电路；反相电路一端与CAM匹配线相连，另一端与控制电路连接，用于对CAM匹配线的电压进行反相得到第一电压信号，并输出给控制电路；控制电路用于依据第一电压信号确定是否控制CAM匹配线与地之间的下拉通道断开。本公开可以在CAM的数据不匹配时，在CAM匹配线的电压降低到反相电路对应的转换点电压时，通过反相电路反相得到高电位的第一电压信号，然后输入至控制电路以使CAM匹配线和地之间的通道断开，将CAM匹配线的电压维持在目标电压，所述目标电压是在转换点电压与0之间的高电位。本公开可以避免CAM匹配线的电压降到0，从而可以减小CAM匹配线的电压摆幅，降低CAM匹配线的功耗。

Description

一种CAM匹配线的电压摆幅控制电路
技术领域
本公开涉及半导体领域，尤其涉及一种CAM匹配线的电压摆幅控制电路。
背景技术
CAM(content addressable memory，内容寻址存储器)是以内容进行寻址的存储器，是一种特殊的存储阵列RAM(Random Access Memory，随机存取存储器)。它的主要工作机制是将输入的待查找数据与CAM中的存储数据并行比较，判别该待查找数据与CAM中的存储数据是否相匹配，并在匹配时输出与该待查找数据相对应的存储数据的存储地址，然后再根据该存储地址读出相应的存储数据。
相关技术中，当所述CAM匹配线连接的CAM单元确定待查找数据与存储数据不匹配时，所述CAM匹配线会通过与地之间的通道进行放电以降低电压，因此CAM匹配线的电压会从高电位降低到0，从而产生较大的电压摆幅，进而导致CAM匹配线的功耗较高。
发明内容
有鉴于此，本公开提供一种CAM匹配线的电压摆幅控制电路，来解决CAM匹配线的高功耗问题。
具体地，本公开是通过如下技术方案实现的：
本公开提供一种CAM匹配线的电压摆幅控制电路，所述电压摆幅控制电路包括：反相电路和控制电路；
所述反相电路，一端与CAM匹配线相连，另一端与所述控制电路连接，用于对所述CAM匹配线的电压进行反相得到第一电压信号，并输出给所述控制电路；
所述控制电路，与所述反相电路连接，用于依据所述第一电压信号确定是否控制所述CAM匹配线与地之间的通道断开；
其中，当所述CAM匹配线连接的CAM单元确定待查找数据与存储数据不匹配时，所述CAM匹配线通过与地之间的通道进行放电以降低电压，当所述CAM匹配线的电压在放电过程中降至反相电路对应的转换点电压时，所述反相电路对所述CAM匹配线当前的电压进行反相得到的所述第一电压信号为高电平电压信号；所述控制电路在所述第一电压信号为所述高电平电压信号时，控制所述CAM匹配线与地之间的通道断开，以使所述CAM匹配线的电压维持在目标电压，所述目标电压是在转换点电压与0之间的高电位，所述第一电压信号用于表示CAM单元的待查找数据与存储数据的数据匹配结果。
作为一个实施例，所述反相电路包括：第一子电路、第一反相器和第一NMOS晶体管；
所述第一子电路的输入端与所述CAM匹配线相连，输出端分别与第一反相器的输入端和所述控制电路的输入端连接，上拉网络连接电源电压VDD，下拉网络与所述第一NMOS晶体管的漏极连接；
所述第一NMOS晶体管的栅极连接所述第一反相器的输出端，源极接地；
所述第一子电路对所述CAM匹配线的电压进行反相得到所述第一电压信号，并通过输出端输出给所述第一反相器和所述控制电路。
所述第一子电路包括：第一PMOS晶体管和第二NMOS晶体管；
所述第一PMOS晶体管的栅极和所述第二NMOS晶体管的栅极相连并与所述CAM匹配线连接，所述第一PMOS晶体管的漏极和所述第二NMOS晶体管的漏极相连并与所述控制电路的输入端和所述第一反相器的输入端连接，所述第一PMOS晶体管的源极连接电源电压VDD，所述第二NMOS晶体管的源极与所述第一NMOS晶体管的漏极连接。
所述控制电路包括第二反相器和第三NMOS晶体管；
所述第二反相器的输入端，连接所述反相电路的输出端，所述第二反相器的输出端连接所述第三NMOS晶体管的栅极；所述第三NMOS晶体管的源极接地，漏极连接第四NMOS晶体管的源极，所述CAM匹配线与地之间的通道至少由所述第三NMOS晶体管、第四NMOS晶体管控制；所述第四NMOS晶体管是所述CAM单元内的待查找数据和/或存储数据控制的晶体管；
所述第二反相器用于对所述反相电路输出的所述第一电压信号进行反相得到第三电压信号；其中，当所述第三电压信号为低电平电压信号时，所述第三NMOS晶体管关闭，所述CAM匹配线与地之间的通道断开。
所述控制电路包括：第三反相器、或非门和第五NMOS晶体管；
所述第三反相器的输入端连接预充信号，输出端连接所述或非门的第一输入端；所述或非门的第二输入端连接所述反相电路的输出端；所述或非门的输出端连接所述第五NMOS晶体管的栅极；
所述第五NMOS晶体管的源极接地，漏极连接第四NMOS晶体管的源极；所述CAM匹配线与地之间的通道至少由所述第四NMOS晶体管、第五NMOS晶体管控制；所述第四NMOS晶体管是所述CAM单元内的待查找数据和/或存储数据控制的晶体管；
当所述或非门依据输入的所述第一电压信号为高电平时或所述预充信号为低电平电压信号时，所述第五NMOS晶体管关闭，所述CAM匹配线与地之间的通道断开。
所述电压摆幅控制电路还包括第六NMOS晶体管；
所述第六NMOS晶体管的漏极与所述反相电路的输出端连接，源极接地，栅极与所述第三反相器的输出端连接。
基于相同的构思，本公开还提供一种CAM电路，所述CAM电路包括n行、m列的CAM单元，每一行的CAM单元连接的CAM匹配线与上述的CAM匹配线的电压摆幅控制电路连接。
由此可见，本公开提供一种CAM匹配线的电压摆幅控制电路，包括反相电路和控制电路；所述反相电路一端与CAM匹配线相连，另一端与控制电路连接，用于对CAM匹配线的电压进行反相得到第一电压信号，并输出给控制电路；控制电路用于依据第一电压信号确定是否控制CAM匹配线与地之间的下拉通道断开。本公开可以在CAM的数据不匹配时，在CAM匹配线的电压降低到反相电路对应的转换点电压时通过反相电路反相，得到高电位的第一电压信号，然后输入至控制电路以使CAM匹配线和地之间的通道断开，从而将CAM匹配线的电压维持在目标电压，所述目标电压是在转换点电压与0之间高电位。相比于相关技术中是CAM匹配线的电压会从高电压VDD降到0，本公开可以将CAM匹配线的电压维持在在转换点电压和0之间的高电位，避免CAM匹配线的电压降到0，从而可以减小CAM匹配线的电压摆幅，降低CAM匹配线的功耗。
附图说明
图1是相关技术中的一种典型的CAM电路的示例图；
图2是本公开一种示例性实施方式中的CAM匹配线的电压摆幅控制电路的示例图；
图3-1、3-2是本公开一种示例性实施方式中的反相电路的示例图；
图4-1、4-2是本公开一种示例性实施方式中的控制电路的示例图；
图5是本公开一种示例性实施方式中的CAM电路的示例图；
图6是相关技术一种示例性实施方式中的CAM电路的仿真测试结果；
图7是本公开一种示例性实施方式中的CAM电路的仿真测试结果。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
在本公开使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本公开。在本公开和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本公开可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本公开范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
请参考图1，是相关技术中的一种典型CAM电路的示例图，该CAM电路可包括n行(深度)、m列(宽度)的CAM单元，为了方便说明，图1仅示例性的画出了其中一行CAM单元，其中，每个CAM单元11中均包括存储单元111，该存储单元111可以是六管SRAM(Static Random-Access Memory，静态随机存取存储器)存储单元。CAM单元11中的两个NMOS(N-Metal-Oxide-Semiconductor，N型金属氧化物半导体)晶体管串联，这两个NMOS晶体管中，其中一个NMOS晶体管MN1/MN2的漏极与CAM匹配线12相连接，栅极与存储单元111相连接，另一个NMOS晶体管MN3/MN4的源极接地，栅极连接数据查找线(SL/SLB，search line/search linebar)，例如，NMOS晶体管MN3的栅极连接查找线SL0，NMOS晶体管MN4的栅极连接查找线SLB0，其中SL0/SLB0为一对差分查找线，对应一个查找数据上述两个串联的NMOS晶体管的栅极分别由查找线和存储单元控制，因此查找线输入的待查找数据与存储单元中的存储数据的数据匹配结果可以控制CAM匹配线与地线之间的通道开关。
图1所示的一行中的所有CAM单元都并联在一条CAM匹配线12上，CAM匹配线12上的电压通过半锁存电路(half latch)13转换成输出电压信号，用于表示CAM单元的数据匹配结果。下面对上述CAM电路的处理流程进行具体说明：
CAM的处理流程包括预充阶段和比较阶段。
在预充阶段，首先所有的查找线SL/SLB都被下拉到地，然后通过处于低电平的预充信号prc预充PMOS晶体管MP1，将CAM匹配线预充到VDD(电源电压)；
在比较阶段，首先将待查找数据通过查找线SL/SLB输入到CAM单元11，当待查找数据与存储单元111中的存储数据相匹配时，两个串联的NMOS晶体管会将CAM匹配线和地之间的下拉通道关闭，因此CAM匹配线仍保持在VDD；当待查找数据与存储数据不匹配时，两个串联的NMOS晶体管会将CAM匹配线和地线之间的下拉通道打开，CAM匹配线电压由VDD下拉到地，输出电压信号经过半锁存电路13输出。
单根CAM匹配线mln上的功耗的计算公式为：
Psml＝Cml*VDD*Vmlswing*f；
其中，Cml为单根CAM匹配线上的寄生电容，主要包括匹配线的线电容、与CAM单元相连的NMOS晶体管的扩散电容等，CAM匹配线上并联的CAM单元的个数越多，Cml越大；Vmlswing为CAM匹配线的电压摆幅，CAM匹配线的功耗与其成正比关系，因此电压摆幅越大，CAM匹配线的功耗越大；f为比较操作的频率。另外，由于CAM阵列中绝大多数行的匹配结果都处于不匹配状态，因此CAM电路中的CAM匹配线上的功耗Pml基本为n(深度)*Psml。
图1所示的CAM电路中，当CAM数据匹配结果为不匹配时，匹配线的电压摆幅会从VDD到0，会造成CAM匹配线的电压摆幅较大，从而导致CAM电路中CAM匹配线具有很大的功耗。
为了解决相关技术中CAM匹配线功耗大的问题，本公开可以提供一种CAM匹配线的电压摆幅控制电路，包括反相电路和控制电路；所述反相电路一端与CAM匹配线相连，另一端与控制电路连接，用于对CAM匹配线的电压进行反相得到第一电压信号，并输出给控制电路；控制电路用于依据第一电压信号确定是否控制CAM匹配线与地之间的下拉通道断开。本公开可以在CAM的数据不匹配时，在CAM匹配线的电压降低到反相电路对应的转换点电压时通过反相电路反相，得到高电位的第一电压信号，然后输入至控制电路以使CAM匹配线和地之间的通道断开，从而将CAM匹配线的电压维持在目标电压，所述目标电压是在转换点电压与0之间高电位。由于CAM匹配线的电压在下降到转换点电压时会经过控制电路22关闭CAM匹配线到地之间的下拉通道，但是考虑到控制电路存在逻辑时延，因此在CAM匹配线到地之间的下拉通道断开时，CAM匹配线上的目标电压略低于转换点电压，但是该目标电压是一个接近转换点电压的高电位。相比于相关技术中的CAM匹配线的电压会从高电压VDD降到0，本公开可以避免CAM匹配线的电压降到0，将匹配线的电压维持在转换点电压与0之间的高电位，从而可以减小CAM匹配线的电压摆幅，降低CAM匹配线的功耗。
请参考图2是本公开一种示例性实施方式中的一种CAM匹配线的电压摆幅控制电路的示例图，其中，该CAM匹配线的电压摆幅控制电路20可以应用在CAM电路中，所述电压摆幅控制电路20包括反相电路和控制电路；
所述反相电路21，一端与CAM匹配线相连，另一端与所述控制电路22连接，用于对所述CAM匹配线的电压进行反相得到第一电压信号，并输出给所述控制电路22；
所述控制电路22，与所述反相电路21连接，用于依据所述第一电压信号确定是否控制所述CAM匹配线与地之间的通道断开；控制电路22的另外两个连接端一端接CAM单元中的虚拟地线Vgnd，另一端接地线GND，例如连接在CAM单元中连接虚拟地线Vgnd的NMOS晶体管的源极和地线GND之间，该CAM单元的NMOS晶体管的栅极可以受CAM单元中的待查找数据和/或存储数据的控制。需要说明的是，本公开的示例图中仅示例性的表示了一个CAM单元中的部分结构与CAM匹配线的电压摆幅控制电路的连接关系，并且该CAM单元中的查找线为差分查找线，本实施例中仅示例性的画出一条查找线与控制电路22的连接关系，另一条查找线的连接方式相同，此处不再赘述。此外，该CAM匹配线上的其他CAM单元与CAM匹配线的电压摆幅控制电路的连接关系与之相同，此处不一一画出。
其中，当所述CAM匹配线连接的CAM单元23确定待查找数据与存储数据不匹配时，所述CAM匹配线通过与地之间的下拉通道进行放电以降低电压，当所述CAM匹配线的电压在放电过程中降至反相电路对应的转换点电压时，所述反相电路21对所述CAM匹配线当前的电压进行反相得到的所述第一电压信号为高电平电压信号；所述控制电路22在所述第一电压信号为所述高电平电压信号时，控制所述CAM匹配线与地之间的通道断开，以使所述CAM匹配线的电压维持在转换点电压与0之间的高电位。所述第一电压信号用于表示CAM单元的待查找数据与存储数据的数据匹配结果。
由于在相关技术中，当CAM数据匹配结果为不匹配时，CAM匹配线的电压会从VDD降到0，该过程中的电压摆幅会导致CAM匹配线产生较大的功耗。而本公开可以在CAM数据匹配结果为不匹配时，通过反相电路21对CAM匹配线的电压进行反相得到第一电压信号，再经过控制电路22将CAM匹配线与地之间的下拉通道断开，从而使CAM匹配线的电压可以维持在转换点电压与0之间的高电位，而避免CAM匹配线的电压降到0，因此减少了CAM匹配线上电压的摆幅，进而可以降低CAM匹配线的功耗。
在一个实施例中，所述反相电路21的结构如图3-1所示，其中包括：第一子电路211、第一反相器I1和第一NMOS晶体管MN1。所述第一子电路211的输入端与所述CAM匹配线相连，输出端分别与第一反相器I1的输入端和所述控制电路22的输入端连接，上拉网络连接电源电压VDD，下拉网络与所述第一NMOS晶体管MN1的漏极连接；所述第一反相器I1的输入端与所述第一子电路211的输出端连接，第一反相器I1的输出端与所述第一NMOS晶体管MN1的栅极连接；所述第一NMOS晶体管MN1的源极接地；所述第一子电路211对所述CAM匹配线的电压进行反相得到所述第一电压信号，并输出给第一反相器I1和所述控制电路22；所述第一反相器对第一电压信号进行反相得到第二电压信号；其中，当所述第二电压信号为低电平电压信号时，所述第一NMOS晶体管MN1关闭，从而使所述第一子电路211与地之间的通道断开。
在一个实施例中，所述反相电路21中的第一子电路211可以是一个用于反相的电路结构，例如是一个反相器的电路结构。如图3-2所示的反相电路的示例图，其中所述第一子电路211包括：第一PMOS晶体管MP1和第二NMOS晶体管MN2。所述第一PMOS晶体管MP1的栅极和所述第二NMOS晶体管MN2的栅极相连并与所述CAM匹配线连接，所述第一PMOS晶体管MP1的漏极和所述第二NMOS晶体管MN2的漏极相连并与所述控制电路22的输入端和所述第一反相器I1的输入端连接，所述第一PMOS晶体管MP1的源极连接电源电压VDD，所述第二NMOS晶体管MN2的源极与所述第一NMOS晶体管MN1的漏极连接。
在一个实施例中，所述转换点电压可以为预先针对所述反相电路21设置的电压，该转换点电压可以通过反相电路中的第一PMOS晶体管MP1、第二NMOS晶体管MN2、以及第一NMOS晶体管MN1中的开启电压Vth、尺寸等参数来调节。该转换点电压可记为Vsp，在本实施例中，所述转换点电压Vsp大于等于二分之一的电源电压VDD，即Vsp≥VDD/2。该转换点电压还可以根据实际应用场景进行调整。
本公开的反相电路21除了上述将CAM匹配线的电压反相的功能之外，还可以通过第一反相器I1将第一子电路211输出的第一电压信号进行反相后输入到第一NMOS晶体管MN1的栅极，从而使该反相电路21实现自反馈。具体来讲，当CAM数据的匹配结果为不匹配时，由于CAM匹配线的电压维持在转换点电压附近，使得第一PMOS晶体管MP1和第二NMOS晶体管MN2同时导通，形成直流通路，而处于高电平的第一电压信号经过反相器I1后得到第二电压信号，则该第二电压信号为低电平电压信号，将第二电压信号输入到所述第一NMOS晶体管MN1的栅极，导致所述第一NMOS晶体管MN1关闭，从而使所述第一子电路211与地之间的通道断开，可以避免第一子电路211带来额外功耗。
在一个实施例中，如图4-1所示的控制电路示例图，其中所述控制电路22包括第二反相器I2和第三NMOS晶体管MN3。所述第二反相器MN2的输入端，连接所述反相电路21的输出端，用于接收反相电路21输出的第一电压信号，所述第二反相器I2的输出端连接所述第三NMOS晶体管MN3的栅极；所述第三NMOS晶体管MN3的源极接地，漏极连接第四NMOS晶体管MN4的源极，所述CAM匹配线与地之间的通道至少由所述第三NMOS晶体管MN3、第四NMOS晶体管MN4控制；所述第四NMOS晶体管MN4是所述CAM单元23内的待查找数据和/或存储数据控制的晶体管。所述第二反相器I2用于对所述反相电路21输出的所述第一电压信号进行反相得到第三电压信号；其中，当CAM的数据匹配结果为不匹配时，CAM匹配线的电压下降到反相电路对应的转换点电压后，经过反相电路21将匹配线的电压反相得到高电平的第一电压信号，然后第一电压信号经过反相器I2得到低电平的第三电压信号，所述第三NMOS晶体管MN3的栅极输入低电平的第三电压信号会导致第三NMOS晶体管MN3关闭，从而可使所述CAM匹配线与地之间的通道断开，停止CAM匹配线继续放电。
在另一个实施例中，如图4-2所示的控制电路示例图，所述控制电路22包括：第三反相器I3、或非门和第五NMOS晶体管MN5。所述第三反相器I3的输入端连接预充信号prc，输出端连接所述或非门的第一输入端；所述或非门的第二输入端连接所述反相电路21的输出端，用于接收反相电路21输出的第一电压信号；所述或非门的输出端连接所述第五NMOS晶体管MN5的栅极；所述第五NMOS晶体管MN5的源极接地，漏极连接第四NMOS晶体管MN4的源极；所述CAM匹配线与地之间的通道至少由所述第四NMOS晶体管MN4、第五NMOS晶体管MN5控制；所述第四NMOS晶体管MN4是所述CAM单元内的待查找数据和/或存储数据控制的晶体管。当所述或非门依据输入的所述第一电压信号为高电平时或所述预充信号为低电平电压信号时，所述第五NMOS晶体管MN5关闭，所述CAM匹配线与地之间的通道断开，因此在匹配线预充阶段，查找线不需要提前预充到0，然后再给定查找信号，查找线可以直接给定查找信号，进一步降低了查找线上的功耗。
基于上述的控制电路22，所述电压摆幅控制电路还包括：第六NMOS晶体管MN6。所述第六NMOS晶体管MN6的漏极与所述反相电路531的输出端连接，所述第六NMOS晶体管MN6的源极接地，所述第六NMOS晶体管MN6的栅极与所述第三反相器I2的输出端连接。在预充阶段，处于低电平的预充信号prc经过第三反相器I2得到高电平的电压信号，第六NMOS晶体管将第一电压信号预充到地。
在一个实施例中，本公开还提供一种CAM电路，所述CAM电路包括n行、m列的CAM单元，每一行的CAM单元连接的CAM匹配线与上述的CAM匹配线的电压摆幅控制电路连接。
请参考图5是本公开一种示例性实施方式中的CAM电路的示例图，其中包括，CAM单元51、CAM匹配线52，每行中所有的CAM单元并联在所述CAM匹配线52上，所述CAM匹配线52连接本公开提供的CAM匹配线的电压摆幅控制电路53。该电压摆幅控制电路53包括：
反相电路531，该反相电路531包括：PMOS晶体管MP1、NMOS晶体管MN1、NMOS晶体管MN2和反相器I1。其中所述PMOS晶体管MP1的栅极和NMOS晶体管MN2的栅极均连接所述匹配线52，所述PMOS晶体管MP1的漏极和NMOS晶体管MN2的漏极相连接，用于将CAM匹配线52的电压反相得到第一电压信号，该NMOS晶体管MN1的源极接地，该NMOS晶体管MN1的栅极连接反相器I1的输出端，反相器I1的输入端为第一电压信号。
控制电路532，该控制电路532包括：NMOS晶体管MN5和或非门；所述或非门的两个输入端分别连接反相器I2的输出端和所述反相电路531的输出端，所述或非门的输出端连接NMOS晶体管MN5的栅极，该NMOS晶体管MN5的源极连接GND，漏极连接在CAM单元中的NMOS晶体管MN4的源极。需要说明的是，本实施例中只示例性的说明了一个CAM单元与本公开的电压摆幅控制电路的连接关系，实际上在该CAM电路中，CAM匹配线上的每个CAM单元都与本公开的电压摆幅控制电路相连接，连接方式与上述CAM单元51相同，此处不做赘述。
此外，该反相电路531输出的第一电压信号还与NMOS晶体管MN6的漏极连接，该NMOS晶体管MN6的栅极连接反相器I2的输出端，该NMOS晶体管MN6的源极连接地线，该反相器I2的输入端连接预充信号prc，所述预充信号prc在预充阶段为低电平，在比较阶段为高电平。
本公开的CAM电路的具体匹配过程如下：
(1)预充阶段，
处于低电平的预充信号prc通过预充PMOS晶体管MP2将匹配线mln的电压预充到电压VDD，然后低电平的预充信号prc通过预充NMOS晶体管MN6将CAM匹配线的电压下拉到地，使得反相电路531中的NMOS晶体管MN1处于开启状态；处于低电平的预充信号prc通过反相器I2后得到高电平的信号，该高电平的信号经过或非门后，使得NMOS晶体管MN5的栅极en处于低电平，使得NMOS晶体管MN5关闭，从而使CAM匹配线52到地之间的下拉通道被关闭。当预充信号prc由低变高时，预充阶段结束，进入比较阶段。
(2)比较阶段，
比较阶段，预充信号prc处于高电平，经过或非门使得NMOS晶体管MN5的栅极处于高电平，使NMOS晶体管MN5打开；并且使反相电路531中NMOS晶体管MN2和NMOS晶体管MN1打开。
对于CAM的数据匹配结果为匹配时，CAM匹配线52保持在VDD，CAM匹配线的电压将保持在低电位。
对于CAM的数据匹配结果为不匹配时，CAM匹配线52通过至少一个下拉通道放电，当CAM匹配线52电压低于反相电路531的转换点电压Vsp后，CAM匹配线52电压被反相，得到高电平的第一电压信号；第一电压信号经过或非门后，使得NMOS晶体管MN5的栅极输入为低电平，则导致NMOS晶体管MN5截止，从而使CAM匹配线52到地的下拉通道被关闭，因此CAM匹配线52的电压仍维持在高电位Vsp附近。
举例来讲，图6和7分别为相关技术中的CAM电路和本公开提出的CAM电路的仿真测试结果，其中VDD为800mV。在比较阶段，当CAM的数据匹配结果为不匹配，图6所示相关技术中的CAM电路中的CAM匹配线检测时间(查找线sl/slb上升沿到匹配结果信号mlnb上升沿的延时)为407pS；而在图7中本公开提出的CAM电路中的匹配线检测时间为388pS。而对比图6和图7中，同一时刻(7.0ns)时的CAM匹配线的电压可知，图6所示的相关技术中的CAM电路的CAM匹配线的电压(图6中M2点的电压)为2.8mV附近，而本公开在7.0ns时刻的电压(图7中M1点的电压)维持在高电位441.4mV，因此本公开的CAM电路可以在CAM的数据匹配结果为不匹配时，使CAM匹配线的电压维持在高电位。对比上述两图的CAM匹配线的电压可以发现，本公开提出的方案在不影响检测速度的情况下，可以使CAM匹配线的电压摆幅减小55％，从而证明本公开的电路可以有效的降低CAM匹配线的功耗。
综上所述，本公开提供一种CAM匹配线的电压摆幅控制电路，包括反相电路和控制电路；所述反相电路一端与CAM匹配线相连，另一端与控制电路连接，用于对CAM匹配线的电压进行反相得到第一电压信号，并输出给控制电路；控制电路用于依据第一电压信号确定是否控制CAM匹配线与地之间的下拉通道断开。本公开可以在CAM的数据不匹配时，在CAM匹配线的电压降低到反相电路对应的转换点电压时通过反相电路反相，得到高电位的第一电压信号，然后输入至控制电路以使CAM匹配线和地之间的通道断开，从而将CAM匹配线的电压维持在转换点电压与0之间的高电位。相比于相关技术中的CAM匹配线的电压会从高电压VDD降到0，本公开可以避免CAM匹配线的电压降到0，从而可以减小CAM匹配线的电压摆幅，降低CAM匹配线的功耗。
以上所述仅为本公开的较佳实施例而已，并不用以限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开保护的范围之内。

Claims (7)

1.一种CAM匹配线的电压摆幅控制电路，其特征在于，所述电压摆幅控制电路包括：反相电路和控制电路；
所述反相电路，一端与CAM匹配线相连，另一端与所述控制电路连接，用于对所述CAM匹配线的电压进行反相得到第一电压信号，并输出给所述控制电路；
所述控制电路，与所述反相电路连接，用于依据所述第一电压信号确定是否控制所述CAM匹配线与地之间的通道断开；
其中，当所述CAM匹配线连接的CAM单元确定待查找数据与存储数据不匹配时，所述CAM匹配线通过与地之间的下拉通道进行放电以降低电压，当所述CAM匹配线的电压在放电过程中降至反相电路对应的转换点电压时，所述反相电路对所述CAM匹配线当前的电压进行反相得到的所述第一电压信号为高电平电压信号；所述控制电路在所述第一电压信号为所述高电平电压信号时，控制所述CAM匹配线与地之间的通道断开，以使所述CAM匹配线的电压维持在目标电压，所述目标电压是在转换点电压与0之间的高电位，所述第一电压信号用于表示CAM单元的待查找数据与存储数据的数据匹配结果。
2.根据权利要求1所述的电压摆幅控制电路，其特征在于，所述反相电路包括：第一子电路、第一反相器和第一NMOS晶体管；
所述第一子电路的输入端与所述CAM匹配线相连，输出端分别与第一反相器的输入端和所述控制电路的输入端连接，上拉网络连接电源电压VDD，下拉网络与所述第一NMOS晶体管的漏极连接；
所述第一NMOS晶体管的栅极连接所述第一反相器的输出端，源极接地；
所述第一子电路对所述CAM匹配线的电压进行反相得到所述第一电压信号，并通过输出端输出给所述第一反相器和所述控制电路。
3.根据权利要求2所述的电压摆幅控制电路，其特征在于，所述第一子电路包括：第一PMOS晶体管和第二NMOS晶体管；
所述第一PMOS晶体管的栅极和所述第二NMOS晶体管的栅极相连并与所述CAM匹配线连接，所述第一PMOS晶体管的漏极和所述第二NMOS晶体管的漏极相连并与所述控制电路的输入端和所述第一反相器的输入端连接，所述第一PMOS晶体管的源极连接电源电压VDD，所述第二NMOS晶体管的源极与所述第一NMOS晶体管的漏极连接。
4.根据权利要求1所述的电压摆幅控制电路，其特征在于，所述控制电路包括第二反相器和第三NMOS晶体管；
所述第二反相器的输入端，连接所述反相电路的输出端，所述第二反相器的输出端连接所述第三NMOS晶体管的栅极；所述第三NMOS晶体管的源极接地，漏极连接第四NMOS晶体管的源极，所述CAM匹配线与地之间的通道至少由所述第三NMOS晶体管、第四NMOS晶体管控制；所述第四NMOS晶体管是所述CAM单元内的晶体管，所述第四NMOS晶体管由待查找数据和/或存储数据控制；
所述第二反相器用于对所述反相电路输出的所述第一电压信号进行反相得到第三电压信号；其中，当所述第三电压信号为低电平电压信号时，所述第三NMOS晶体管关闭，所述CAM匹配线与地之间的通道断开。
5.根据权利要求1所述的电压摆幅控制电路，其特征在于，所述控制电路包括：第三反相器、或非门和第五NMOS晶体管；
所述第三反相器的输入端连接预充信号，输出端连接所述或非门的第一输入端；所述或非门的第二输入端连接所述反相电路的输出端；所述或非门的输出端连接所述第五NMOS晶体管的栅极；
所述第五NMOS晶体管的源极接地，漏极连接第四NMOS晶体管的源极；所述CAM匹配线与地之间的通道至少由所述第四NMOS晶体管、第五NMOS晶体管控制；所述第四NMOS晶体管是所述CAM单元内的晶体管，所述第四NMOS晶体管由待查找数据和/或存储数据控制；
当所述或非门依据输入的所述第一电压信号为高电平时或所述预充信号为低电平电压信号时，所述第五NMOS晶体管关闭，所述CAM匹配线与地之间的通道断开。
6.根据权利要求5所述的电压摆幅控制电路，其特征在于，所述电压摆幅控制电路还包括第六NMOS晶体管；
所述第六NMOS晶体管的漏极与所述反相电路的输出端连接，源极接地，栅极与所述第三反相器的输出端连接。
7.一种CAM电路，其特征在于，所述CAM电路包括n行、m列的CAM单元，每一行的CAM单元连接的CAM匹配线与所述权利要求1-6任一项所述的CAM匹配线的电压摆幅控制电路连接。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113075B (zh) * 2021-06-11 2021-08-27 新华三半导体技术有限公司 芯片测试方法、装置、控制电路和芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1605993A (zh) * 2004-10-28 2005-04-13 复旦大学 采用两级内容寻址寄存器比较的低功耗快表
CN101567679A (zh) * 2009-05-22 2009-10-28 清华大学 具有全摆幅的差分压控可调延时单元
CN103684393A (zh) * 2012-09-19 2014-03-26 美国博通公司 低摆幅动态电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040170041A1 (en) * 2002-10-15 2004-09-02 Xiaohua Huang CAM cells for high speed and lower power content addressable memory (CAM) and ternary content addressable memory (TCAM)
US7209384B1 (en) * 2005-12-08 2007-04-24 Juhan Kim Planar capacitor memory cell and its applications
US20070247885A1 (en) * 2006-04-25 2007-10-25 Renesas Technology Corp. Content addressable memory
US7692941B2 (en) * 2008-08-25 2010-04-06 Netlogic Microsystems, Inc. Separate CAM core power supply for power saving
US20160358654A1 (en) * 2015-06-02 2016-12-08 Cisco Technology, Inc. Low-power ternary content addressable memory
KR102501695B1 (ko) * 2018-01-15 2023-02-21 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1605993A (zh) * 2004-10-28 2005-04-13 复旦大学 采用两级内容寻址寄存器比较的低功耗快表
CN101567679A (zh) * 2009-05-22 2009-10-28 清华大学 具有全摆幅的差分压控可调延时单元
CN103684393A (zh) * 2012-09-19 2014-03-26 美国博通公司 低摆幅动态电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
High-speed and low-energy Ternary content addressable memory using two-step comparison and feedback sense amplifier;Syed Iftekhar Ali;《 International Conference on Electrical & Computer Engineering (ICECE 2010)》;20110131;93-96 *

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