CN106997776A - 感测放大器电路 - Google Patents

Abstract

本发明提供一种感测放大器电路，包含：单端感测放大器；以及隔离开关，耦接在偏置节点与存储器设备的第一线之间，接收单端感测放大器的输出并选择性隔离该偏置节点与该第一线，以回应该单端感测放大器的该输出，其中该第一线耦接到该存储器设备的多个存储器单元。本发明所提出的感测放大器电路能够大幅降低搜索操作时的电路功耗。

Description

感测放大器电路

技术领域

本发明有关于一种感测放大器电路，更具体地，关于一种低功耗的感测放大器电路，其适用于三态内容寻址存储器(ternary content addressable memory，TCAM)设备或单端比特线(single-end bit line)随机存取存储器(random access memory，RAM)设备。

背景技术

传统的内容寻址存储器(content addressable memories，CAMs)能提供接收数据比特间特定模式的快速匹配，通常被称为搜索钥匙(search key)或者比较字符(comparand)，数据值储存在CAM阵列中。在CAM设备中，CAM阵列能被并行搜索。如果储存的数据值的每个比特与一个采用的比较字符(applied comparand)的对应比特发生匹配，就会通过匹配线(匹配线)产生一个匹配指示，来指示采用的比较字符是储存在CAM中。与该匹配CAM位置对应的数据就能被返回。因此，在一个CAM设备中，结果可从找到匹配值(内容)来确定，而非如一般的RAM那样从一个值的地址来确定。

可是，因为所有匹配线需要被启用来完成搜索操作，与RAM设备的读/写操作相比，搜索操作的功耗非常巨大。

因此，业界需要一种新的感测放大器电路来减低功耗。

发明内容

因此，为了降低感测放大器电路的搜索功耗，本发明特提供一种新型感测放大器电路。

本发明的一方面提供一种感测放大器电路，包含：单端感测放大器；以及隔离开关，耦接在偏置节点与存储器设备的第一线之间，接收单端感测放大器的输出并选择性隔离该偏置节点与该第一线，以回应该单端感测放大器的该输出，其中该第一线耦接到该存储器设备的多个存储器单元。

本发明另一方面提供一种感测放大器电路，包含：单端感测放大器，包含第一输入端，接收第一预充电信号，第二输入端耦接到存储器设备的第一线以及输出端耦接到隔离开关；以及该隔离开关，耦接在偏置节点与该第一线之间，接收该单端感测放大器的输出并选择性隔离该偏置节点与该第一线，以回应该单端感测放大器的该输出，其中该第一线耦接到该存储器设备的多个存储器单元。

本发明所提出的感测放大器电路能够大幅降低搜索操作时的电路功耗。

本发明的这些及其他的目的对于本领域的技术人员来说，在阅读了下述优选实施例的详细说明以后是很容易理解和明白的，所述优选实施例通过多幅图予以揭示。

附图说明

图1显示根据本发明一实施例的存储器设备的结构示意图。

图2显示本发明另一实施例的存储器设备的结构示意图。

图3显示根据本发明一实施例的感测放大器电路300的机构示意图。

图4显示根据本发明一实施例的感测放大器电路的信号波形图。

图5显示根据本发明一实施例的仿真结果。

图6显示根据本发明一实施例的仿真结果。

具体实施方式

本说明书及权利要求书使用了某些词语代指特定的组件。本领域的技术人员可理解的是，制造商可能使用不同的名称代指同一组件。本文件不通过名字的差别，而通过功能的差别来区分组件。在以下的说明书和权利要求书中，词语“包括”是开放式的，因此其应理解为“包括，但不限于...”。

图1显示根据本发明一实施例的存储器设备的结构示意图。存储器设备100可以是一个三态内容寻址存储器(ternary content addressable memory，TCAM)且可包含多个搜索线(search lines)，例如搜索线SL(0)，SLB(0)，SL(1)，SLB(1)，…SL(n)及SLB(n)，多个匹配线，例如匹配线ML(0)，ML(1)，…及ML(m)，多个感测放大器耦接到匹配线，例如感测放大器SA(0)，SA(1)，…及SA(m)，以及多个存储器单元(图中以“cell”表示)，每个都位于搜索线与匹配线的交叉上，其中n与m都是正整数。存储器设备100可进一步包含多个比特线与多个字线(图未示)，比特线与搜索线是并行的，字线与匹配线是并行的。

请注意，图1展示了一个简化的结构示意图，其中仅显示了本发明相关的元件。可是，本发明并不限于图1所示的情形。

在一个搜索操作中，搜索数据提供给搜索线且所有的匹配线都启用。储存在存储器单元的数据与该搜索数据比较。当有任何比特错失(bit miss)，就是，储存在存储器单元的匹配线上的数据不匹配搜索数据，对应匹配线上的电压会通过存储器单元以箭头所示的方向放电。因此，耦接到对应匹配线的感测放大器的数据是0。

当存在0-比特错失，就是储存在存储器单元的匹配线上的数据匹配搜索数据，匹配线上的电压会保持且不会放电。因此，耦接到对应匹配线的感测放大器的输出是1。

图2显示本发明另一实施例的存储器设备的结构示意图。存储器设备200可以是具有单端(single-ended)比特线的任何类型的随即存取存储器(RAM)设备，且可包含多个比特线，例如比特线BL(0)，BL(1)，…及BL(n)，多个字线，例如字线WL(0)，WL(1)，…及WL(m)，多个耦接到字线的感测放大器，例如感测放大器SA(0)，SA(1)，…及SA(m)，以及多个存储器单元(图中以“cell”表示)，每个都位于比特线与字线的交叉，其中n与m为正整数。

请注意，图2展示了一个简化的结构示意图，其中仅显示了本发明相关的元件。可是，本发明并不限于图2所示的情形。

在本发明的实施例中，提出了一种新的低功耗感测放大器电路的结构。提出的感测放大器电路的功耗与传统设计相比得到极大降低。另外，提出的感测放大器电路可不仅使用于TCAM设备中，例如图1中的存储器设备100，也可使用于任何单端比特线存储器设备，例如图2中的存储器设备200。另外，提出的感测放大器电路也可用于各种单比特线半导体存储器设计，例如内容寻址存储器(content addressable memory，CAM)，ROM，单端寄存器，以及SRAM。提出的感测放大器电路的结构在下文详述。

图3显示根据本发明一实施例的感测放大器电路300的机构示意图。感测放大器电路300可为图1中显示的存储器设备100的任一感测放大器，也可为图2中显示的存储器设备200的任一感测放大器。感测放大器电路300可包含单端感测放大器301与隔离开关(isolation switch)302。隔离开关302耦接在偏置节点BIAS与存储器设备的第一线L1之间。隔离开关302接收单端感测放大器301的输出并选择性地隔离偏置节点BIAS与第一线L1处的电压，以回应单端感测放大器301的输出。这里，隔离意思是电气隔离。

第一线L1耦接到存储器设备的多个存储器单元。根据本发明一实施例，第一线L1可以为存储器设备的匹配线或比特线。

根据本发明一实施例，单端感测放大器301可以是NOR门NR0，可包含第一输入端，接收第一预充电信号DLPRE，第二输入端，耦接到第一线L1，以及输出端HOLD耦接到隔离开关302。

根据本发明一实施例，隔离开关302可为晶体管MNISO包含第一电极耦接到偏置节点BIAS，第二电极耦接到第一线L1，以及控制电极耦接到单端感测放大器301的输出端HOLD。

根据本发明一实施例，感测放大器电路300可更包含晶体管M1耦接到第一线L1，且选择性地开启来对第一线L1充电，以回应第二预充电信号PRE。晶体管M1可包含第一电极耦接到第一线L1，第二电极耦接到地节点来接收供电电压GND(其具有地电压)，以及控制电极接收第二预充电信号PRE。

根据本发明一实施例，感测放大器电路300可更包含晶体管M2耦接到偏置节点BIAS且选择性开启来对偏置节点BIAS的电压充电，以回应第一预充电信号DLPRE。晶体管M2可包含第一电极耦接到供电电压来接收该供电电压VDD(其具有高电压)，第二电极耦接到偏置节点BIAS，以及控制电极接收第一预充电信号DLPRE。

根据本发明一实施例，感测放大器电路300可更包含晶体管M3耦接到隔离开关302与偏置节点BIAS。晶体管M3与隔离开关302可组成反馈回路303以保持单端感测放大器301的输出端HOLD的电压。晶体管M3可包含第一电极耦接到供电电压来接收供电电压VDD，第二电极耦接到单端感测放大器301的输出端HOLD以及控制电极耦接到偏置节点BIAS。

根据本发明一实施例，感测放大器电路300可更包含保持电路(keeper circuit)304耦接在偏置节点BIAS与供电电压之间，且选择性保持偏置节点BIAS的电压。保持电路304可包含晶体管M4与反相器INV1。晶体管M4包含第一电极耦接到供电电压来接收供电电压VDD，第二电极耦接到偏置节点BIAS与控制电极。反相器INV1包含输入端耦接到偏置节点BIAS与输出端耦接到晶体管M4的控制电极。

根据本发明一实施例，感测放大器电路300可更包含锁存电路305耦接到偏置节点BIAS并输出偏置节点BIAS的电压作为感测放大器电路300的输出信号HIT，以回应控制信号MSAE。

根据本发明一实施例，感测放大器电路300可更包含充电电路306。充电电路306耦接到供电电压与第一线L1，并对第一线L1充电，以回应第三预充电信号MLPREB。

图4显示根据本发明一实施例的感测放大器电路的信号波形图。请一并参考图3与图4，感测放大器电路的操作将在下文更详细地描述。

在待机阶段(standby phase)，第二预充电信号PRE的电平被设置为高，且第一预充电信号DLPRE的电平被设置为高。如此，晶体管M1被开启，以回应第二预充电信号PRE来拉低第一线L1的电压，且晶体管M2被开启，以回应第一预充电信号DLPRE来拉高偏置节点BIAS的电压。因为第一线L1的电压原来是设置为(或接近)地电压GND，所以采用了一个地感测机制。另外，因为偏置节点BIAS的电平原来设置为高电压(例如接近供电电压VDD)，保持电路304的晶体管M4被开启来保持偏置节点BIAS的电压在高电平。另外，在待机阶段，因为第一预充电信号DLPRE的电平为高，隔离开关302中的晶体管MNISO被关闭来隔离偏置节点BIAS的电压与第一线L1的电压。

在第一阶段Phase 1，第三预充电信号MLPREB的电平降低来使能充电电路306以对第一线L1充电。第一线L1被充电到等于或超过NOR门NR0的输入高电压VIH的电平。请注意，因为在实施中第一线L1被充电至NOR门NR0的输入高电压VIH，而非供电电压VDD的电压，第一线L1被锁定在一个小幅电压范围内(toggled in a small swing)，而非如传统设计那样锁定在一个全幅电压范围内(full swing)。另外，在第一阶段Phase 1，因为第一预充电信号DLPRE的电平为高，隔离开关302中的晶体管MNISO被关闭来隔离偏置节点BIAS的电压与第一线L1的电压。

在第二阶段Phase 2，这是一个评估阶段，第一预充电信号DLPRE降低，而存储器单元内储存的数据与提供到搜索线的搜索数据比较。在评估阶段，第一线L1的电平可保持为高或拉低，这取决于评估结果。

举例来说，当第一线L1为匹配线且存在0-比特错失(即，储存在存储器单元内的匹配线上的数据匹配搜索数据)，第一线L1的电平会保持高且不会被放电。因为第一线L1的电平仍然为高，隔离开关302中的晶体管MNISO被关闭。另外，偏置节点BIAS的电平保持高。当偏置节点BIAS的电平为高，保持电路304中的晶体管M4被开启来保持偏置节点BIAS的电压。

当存在任何比特错失(即，储存在存储器单元内匹配线上的数据不匹配搜索数据)，对应匹配线的电压会被放电。因此，第一线L1的电平会如图4所示被拉低。因为第一预充电信号DLPRE的电平与第一线L1的电平都为低，单端感测放大器的输出端HOLD的输出升高，且隔离开关302中的晶体管MNISO被开启来来低图4所示的偏置节点BIAS的电平。

偏置节点BIAS的低电平更开启晶体管M3。晶体管M3与隔离开关302来组成反馈回路303来保持单端感测放大器301的输出端HOLD的电压为高电平。

在第三阶段Phase 3，这是一个输出阶段，控制信号MSAE被配置来使能锁存电路305以输出偏置节点BIAS的电压作为感测放大器电路300的输出信号HIT。举例来说，当第一线L1是匹配线且存在0-比特错失，输出信号HIT的电平为高。当存在任何比特错失，输出信号HIT的电平为低。

图5显示根据本发明一实施例的仿真结果，其显示0-比特错失情形下的搜索线SL的电平，匹配线ML的电平，输出端HOLD的电平，偏置节点BIAS的电平以及控制信号MSAE的电平与输出信号HIT的电平。

图6显示根据本发明一实施例的仿真结果，其显示1-比特错失情形下的搜索线SL的电平，匹配线ML的电平，输出端HOLD的电平，偏置节点BIAS的电平以及控制信号MSAE的电平与输出信号HIT的电平。

如图5与图6所示，与搜索线SL的电平相比，其锁定于一个全幅电压范围内，且匹配线ML锁定于小幅电压范围内。因此，提出的感测放大器电路的功耗可大幅降低。另外，因为第一线L1被预充电到地电压GND，能够避免传统设计中的VDD感测机制的漏电问题，且可节约漏电功耗。另外，因为采用晶体管MNISO来隔离偏置节点BIAS的电压与第一线L1的电压，可提高输出信号HIT的噪声容限(noise margin)。另外，因为当晶体管M3被开启时，反馈回路303形成，输出端HOLD的噪声敏感度(noise susceptibility)可被降低，特别当仅存在1-比特错失(1-比特不匹配)情形时。另外，保持电路304在晶体管M4开启时保持偏置节点BIAS的电平，防止偏置节点BIAS的电压在输出端HOLD的电平为低时被放电。另外，如上所述，提出的感测放大器电路不仅可采用于TCAM设备中，例如图1中的存储器设备100，也可采用于任何单端比特线存储器设备，例如图2中的存储器设备200。另外，提出的感测放大器电路也可采用于各种单比特线半导体存储器设计中，例如CAM、ROM、单端寄存器及SRAM中。

本领域的技术人员将注意到，在获得本发明的指导之后，可对所述装置和方法进行大量的修改和变换。相应地，上述公开内容应该理解为，仅通过所附加的权利要求的界限来限定。

Claims (20)

1.一种感测放大器电路，包含：

单端感测放大器；以及

隔离开关，耦接在偏置节点与存储器设备的第一线之间，接收该单端感测放大器的输出并选择性隔离该偏置节点与该第一线，以回应该单端感测放大器的该输出，其中该第一线耦接到该存储器设备的多个存储器单元。

2.如权利要求1所述的感测放大器电路，其特征在于，该单端感测放大器为NOR门，包含第一输入端，接收第一预充电信号，第二输入端耦接到该第一线以及输出端耦接到该隔离开关。

3.如权利要求1所述的感测放大器电路，其特征在于，该隔离开关为晶体管包含第一电极耦接到该偏置节点，第二电极耦接到该第一线与控制电极耦接到该单端感测放大器的输出端。

4.如权利要求1所述的感测放大器电路，其特征在于，该第一线为匹配线或该存储器设备的比特线。

5.如权利要求1所述的感测放大器电路，其特征在于，更包含：

第一晶体管，耦接到该第一线且选择性被开启来充电该第一线，以回应于第二预充电信号。

6.如权利要求1所述的感测放大器电路，其特征在于，更包含：

第二晶体管，耦接到该偏置节点并选择性被开启来对该偏置节点的电压充电，以回应第一预充电信号。

7.如权利要求1所述的感测放大器电路，其特征在于，更包含：

第三晶体管，耦接到该隔离开关与该偏置节点，

其中该第三晶体管与该隔离开关组成反馈回路，以保持该单端感测放大器的输出端的电压。

8.如权利要求7所述的感测放大器电路，其特征在于，该第三晶体管包含第一电极耦接到第一供电电压，第二电极耦接到该单端感测放大器的该输出端以及控制电极耦接到该偏置节点。

9.如权利要求1所述的感测放大器电路，其特征在于，更包含：

保持电路，耦接在该偏置节点与第一供电电压之间，并选择性保持该偏置节点的电压。

10.如权利要求9所述感测放大器电路，其特征在于，该保持电路包含：

第四晶体管，包含第一电极耦接到该第一供电电压，第二电极耦接到该偏置节点以及控制电极；以及

反相器，包含输入端耦接到该偏置节点与输出端耦接到该第四晶体管的该控制电极。

11.如权利要求1所述的感测放大器电路，其特征在于，更包含：

锁存电路，耦接到该偏置节点并在该偏置节点输出电压作为输出信号，以回应控制信号。

12.如权利要求1所述的感测放大器电路，其特征在于，该存储器设备为单比特线半导体存储器设备。

13.一种感测放大器电路，包含：

单端感测放大器，包含第一输入端，接收第一预充电信号，第二输入端耦接到存储器设备的第一线以及输出端耦接到隔离开关；以及

该隔离开关，耦接在偏置节点与该第一线之间，接收该单端感测放大器的输出并选择性隔离该偏置节点与该第一线，以回应该单端感测放大器的该输出，其中该第一线耦接到该存储器设备的多个存储器单元。

14.如权利要求13所述的感测放大器电路，其特征在于，该第一线为该存储器设备的匹配线或比特线。

15.如权利要求13所述的感测放大器电路，其特征在于，更包含：

第一晶体管，耦接到该第一线并选择性开启来充电该第一线，以回应第二预充电信号。

16.如权利要求13所述的感测放大器电路，其特征在于，更包含：

第二晶体管，耦接到该偏置节点并选择性开启来对该偏置节点的电压充电，以回应该第一预充电信号。.

17.如权利要求13所述的感测放大器电路，其特征在于，更包含：

第三晶体管，耦接到该隔离开关与该偏置节点，

其中该第三晶体管与该隔离开关组成反馈回路来保持该单端感测放大器该输出端的电压。

18.如权利要求17所述的感测放大器电路，其特征在于，该第三晶体管包含第一电极耦接到第一供电电压，第二电极耦接到该单端感测放大器的该输出端以及控制电极耦接到该偏置节点。

19.如权利要求13所述的感测放大器电路，其特征在于，更包含：保持电路，耦接在该偏置节点与第一供电电压之间，并保持该偏置节点的电压。

20.如权利要求13所述的感测放大器电路，其特征在于，更包含：

锁存电路，耦接到该偏置节点并在该偏置节点输出电压作为输出信号，以回应控制信号。