KR100810778B1 - 다중매치검출회로 및 방법 - Google Patents
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Abstract
Description
또한, 본 발명의 다른 일측면에 의하면, 다중매치검출회로가 제공된다. 다중매치검출회로는, 감지 라인의 전압을 미스(miss) 전압 레벨로부터 히트(hit) 전압레벨로 변경하기 위한 전류원 및 상기 감지라인의 전압을 검출하고 상기 전류원의 동작에 따라 매치의 수에 대응하는 가변 지연 시간에서의 다중 매치 신호를 생성하는 감지 회로를 가지는 다중매치 검출회로에 있어서,
전류원의 동작에 따라 고정된 지연 시간에서 하나의 매치에 대응하는기준 매치 신호를 생성하는 기준회로; 및
다중 매치 신호의 상기 가변 지연 시간과 상기 기준 매치 신호의 상기 고정된 지연 시간 사이의 차에 대응하는 출력을 제공하는 검출 회로를 포함하는 것을 특징으로 한다.
Claims (57)
- 감지라인과;상기 감지라인에 기능적으로 접속하고, 감지라인전압을 제1 전압레벨로부터 제2 전압레벨까지 변경하기 위해 오프상태와 온상태를 스위칭하는 전류원과;상기 감지라인전압이 제2 전압레벨로 변하는 것을 감지하고, 이에 대응하는 증폭된 신호를 제공하기 위한 증폭기 및;상기 제1 전압레벨로부터 상기 제2 전압레벨로 변하는 상기 증폭된 신호와, 상기 제1 전압레벨로부터 상기 제2 전압레벨로 변하는 기준신호 사이의 지연차에 근거하여 다중비트출력을 제공하기 위한 검출회로를 포함하는, 전압을 검출하기 위한 감지회로.
- 제 1 항에 있어서, 상기 감지라인은 프리챠지(precharge)회로에 의해 상기 제1 전압레벨로 프리챠지되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
- 제 1 항에 있어서, 상기 감지라인과 접지전압 사이에 병렬로 결합된 상기 다중방전트랜지스터를 더 포함하고, 상기 각각의 다중방전트랜지스터의 게이트가 각각의 매치라인감지회로로부터의 출력과 결합되는 것을 특징으로 하는, 전압을 검출하기 위한 감지회로.
- 제 1 항에 있어서, 상기 감지라인은 상기 전류원이 오프상태일 때, 상기 제 1 전압레벨로 프리챠지되는 것을 특징으로 하는, 전압을 검출하기 위한 감지회로.
- 제 1 항에 있어서, 상기 제1 전압레벨이 논리 로우(low) 전압레벨인 것을 특징으로 하는, 전압을 검출하기 위한 감지회로.
- 제 1 항에 있어서, 상기 제1 전압레벨이 논리 하이(high) 전압레벨인 것을 특징으로 하는, 전압을 검출하기 위한 감지회로.
- 제 1 항에 있어서, 상기 전류원은 공급전압과 상기 감지라인 사이에 직렬로 연결된 적어도 하나의 p-채널 트랜지스터를 포함하는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
- 제 1 항에 있어서, 상기 전류원은 공급전압과 상기 감지라인 사이에 직렬로 연결된 적어도 하나의 n-채널 트랜지스터를 포함하는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
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- 제 1 항에 있어서, 상기 제2 전압은 n-채널 트랜지스터 문턱(threshold)전압인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
- 제 1 항에 있어서, 상기 제2 전압은 p-채널 트랜지스터 문턱전압인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
- 제 1 항에 있어서, 상기 기준신호는 기준감지회로로부터 생성되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
- 제 13 항에 있어서, 상기 기준감지회로는:더미감지라인과;상기 더미감지라인에 기능적으로 접속되고, 더미감지라인전압을 상기 제1 전압레벨로부터 상기 제2 전압레벨로 변경하기 위해 온상태와 오프상태를 스위칭하는 더미전류원과;상기 제2 전압레벨을 검출하고, 상기 기준신호를 제공하는 더미증폭기로 구성된 것을 특징으로 하는, 전압을 검출하기 위한 감지회로.
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- 제 1 항에 있어서, 상기 검출회로는:제어신호를 제공하기 위해 상기 증폭된 신호 및 상기 기준신호를 수신하기 위한 논리게이트와;제1 데이터신호를 제공하기 위해 상기 증폭된 신호와 상기 제어신호를 수신하기 위한 제1 플립플롭회로 및;제2 데이터신호를 제공하기 위해 상기 기준신호와 상기 제어신호를 수신하기 위한 제2 플립플롭회로를 포함하는 것을 특징으로 하는, 전압을 검출하기 위한 감지회로.
- 제 1 항에 있어서, 상기 다중비트출력은 래칭 회로에 의해 유지되는 것을 특징으로 하는, 전압을 검출하기 위한 감지회로.
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- 제 30 항에 있어서 상기 제1 및 제2 플립플롭회로는 상기 제어신호의 전압레벨에서의 전이에 대응하여 상기 제1 및 제2 데이터신호를 래치(Latch)하는 것을 특징으로 하는, 전압을 검출하기 위한 감지회로.
- 제 30 항에 있어서, 비매치조건은, 상기 제1 데이터신호가 하이논리레벨에 있고, 상기 제2 데이터신호가 로우논리레벨에 있을 때, 결정되는 것을 특징으로 하는, 전압을 검출하기 위한 감지회로.
- 제 30 항에 있어서, 하나의 매치조건은, 상기 제1 데이터신호가 하이논리레벨에 있고, 상기 제2 데이터신호가 하이논리레벨에 있을 때, 결정되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
- 제 30 항에 있어서, 다중매치조건은, 상기 제1 데이터신호가 로우논리레벨에 있고, 상기 제2 데이터신호가 하이논리레벨에 있을 때, 결정되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
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- 감지라인과 더미감지라인전압을 제1 전압레벨로부터 제2 전압레벨로 변경하기 위해 감지라인과 더미감지라인에 전류를 공급하는 단계와;상기 제1 전압레벨로부터 상기 제2 전압레벨로 상기 감지라인과 상기 더미감지라인의 전이를 검출하는 단계와;상기 감지라인 또는 상기 더미감지라인 중 어느 하나가 상기 제2 전압레벨에 도달할 때, 전류를 상기 감지라인과 상기 더미감지라인으로부터 차단하는 단계 및;상기 제1 전압레벨로부터 상기 제2 전압레벨로 변경하는 상기 감지라인과 상기 제1 전압레벨로부터 상기 제2 전압레벨로 변경하는 기준신호 사이의 지연차에 근거하여 다중비트 출력을 제공하는 단계로 구성된 전압레벨 검출방법.
- 행과 열로 배열된 내용참조가능메모리의 배열;어드레스디코더;데이터엑세스회로소자;다중매치라인을 가지는 감지회로;상기 다중매치라인에 기능적으로 결합되고, 상기 다중매치라인을 제1 전압레벨로부터 제2 전압레벨로 변경하기 위해 오프상태와 온상태를 스위칭하는 전류원;상기 제2 전압레벨을 검출하여 그에 대응하는 증폭된 신호를 제공하기 위한 증폭기; 및상기 제1 전압레벨로부터 상기 제2 전압레벨로 변하는 상기 감지라인과 상기 제1 전압레벨로부터 상기 제2 전압레벨로 변하는 기준신호 사이의 지연에 대응하는 출력을 제공하기 위한 검출회로로 구성된 것을 특징으로 하는, 내용참조가능메모리.
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- 감지 라인의 전압을 미스(miss) 전압 레벨로부터 히트(hit) 전압레벨로 변경하기 위한 전류원 및 상기 감지라인의 전압을 검출하고 상기 전류원의 동작에 따라 매치의 수에 대응하는 가변 지연 시간에서의 다중 매치 신호를 생성하기 위한 감지 회로를 가지는 다중매치 검출회로에 있어서,상기 전류원의 동작에 따라 고정된 지연 시간에서 하나의 매치에 대응하는 기준 매치 신호를 생성하는 기준회로; 및상기 다중 매치 신호의 상기 가변 지연 시간과 상기 기준 매치 신호의 상기 고정된 지연 시간 사이의 차에 대응하는 출력을 제공하는 검출 회로를 포함하는 것을 특징으로 하는, 다중매치 검출회로.
- 제 46 항에 있어서, 상기 출력은 2비트의 데이터로 나타내는 것을 특징으로 하는, 다중매치 검출회로.
- 제 47 항에 있어서, 상기 출력은 하나의 매치, 비매치, 또는 2개 이상의 매치를 나타내는 것을 특징으로 하는, 다중매치 검출회로.
- 제 46 항에 있어서, 다중 방전 트랜지스터들이 상기 감지라인과 접지 사이에 병렬로 연결되고, 상기 다중 방전 트랜지스터들의 게이트가 각 매치라인 감지 회로로부터의 출력에 결합된 것을 특징으로 하는, 다중매치 검출회로.
- 제 49 항에 있어서, 상기 기준 회로는 기준 감지 라인의 전압을 미스 전압 레벨로부터 히트 전압 레벨로 변경시키기 위한 기준 전류원 및 상기 기준 감지라인의 전압을 검출하기 위한 기준 감지 회로를 포함하는 것을 특징으로 하는, 다중매치 검출회로.
- 제 50 항에 있어서, 상기 기준 전류원, 상기 기준 감지 라인 및 상기 기준 감지 회로는 상기 전류원, 상기 감지 라인 및 상기 감지 회로의 구성과 동일한 것을 특징으로 하는, 다중매치 검출회로.
- 제 51 항에 있어서, 다중 기준 방전 트랜지스터들은 상기 기준 감지 라인과 접지 사이에 병렬로 연결되고, 상기 다중 기준 방전 트랜지스터들 각각의 게이트는 VDD에 연결된 게이트를 가지는 하나의 트랜지스터를 제외하고, 접지에 연결된 것을 특징으로 하는, 다중매치 검출회로.
- 제 46 항에 있어서, 상기 검출 회로는,제어 신호를 제공하기 위해 상기 다중 매치 신호 및 상기 기준 매치 신호를 수신하기 위한 논리 게이트;상기 다중 매치 신호 및 상기 제어 신호를 수신하기 위한 제1 플립플랍회로; 및제2 데이터 신호를 제공하기 위해, 상기 기준 매치 신호 및 상기 제어 신호를 수신하기 위한 제2 플립플랍회로를 포함하는 것을 특징으로 하는, 다중매치 검출회로.
- 제 53 항에 있어서, 상기 제어 신호는 상기 전류원을 인에이블(enable) 및 디스에이블(disable) 시키는 것을 특징으로 하는, 다중매치 검출회로.
- 제 54 항에 있어서, 상기 제1 및 제2 플립플랍회로는 상기 제어 신호의 전압 레벨의 전이에 대응하여 상기 제1 및 제2 데이터 신호를 래치하는 것을 특징으로 하는, 다중매치 검출회로.
- 제 53 항에 있어서, 상기 기준 회로는 기준 감지 라인의 전압을 미스 전압 레벨에서 히트 전압 레벨로 변환하기 위한 기준 전류원 및 상기 기준 감지 라인의 전압을 검출하기 위한 기준 감지회로를 포함하고, 상기 제어 신호는 상기 전류원 및 상기 기준 전류원을 인에이블시키거나 디스에이블 시키는 것을 특징으로 하는, 다중매치 검출회로.
- 제 56 항에 있어서, 상기 감지라인 및 상기 기준 감지 라인은 상기 전류원 및 상기 기준전류원이 디스에이블될 때, 상기 미스 전압 레벨로 프리챠지되는 것을 특징으로 하는, 다중매치 검출회로.
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