CN104464806A - 一种适用于eeprom和flash的灵敏放大器 - Google Patents

Abstract

本发明公开了一种适用于EEPROM和FLASH的灵敏放大器，包括基准电流模块、预充电模块、电流比较模块、判决模块、数据锁存模块、数据输出模块、上电复位模块七部分。本发明与传统技术相比，采用了直接的电流比较模式，增加了预充电支路和反馈机制，使得存储器的读功耗得到进一步的降低，非常适用于便携式电子产品、射频识别电子标签、双界面智能卡等领域。

Description

一种适用于EEPROM和FLASH的灵敏放大器

技术领域

本发明属于非易失性存储器技术领域，具体涉及一种适用于EEPROM和FLASH的灵敏放大器模块，它尤其适合在嵌入式存储器中应用。

背景技术

半导体存储器可以分为两大类：易失性存储器和非易失性存储器。易失性存储器在系统断电之后，所存储的数据丢失，例如SRAM和DRAM。非易失性存储器在系统断电之后，仍然可以很好地保存数据，例如EEPROM和FLASH。

作为目前商业应用最为广泛的两种非易失性存储器，EEPROM和FLASH各有其优缺点：前者工艺非常成熟，器件的可靠性也较好，但是存储单元采用2T结构，导致存储单元的有效面积较大；后者在存储阵列的可靠性方面要稍逊于EEPROM，但是采用1T结构的存储单元，使得存储密度更高，在大容量存储器的使用中很有优势。此外，EEPROM的擦除、编程机制都使用FN隧道效应，而FLASH多采用CHEI效应进行编程，比较而言，EEPROM的写操作功耗更小，更加适合于低功耗、超低功耗的应用场合。

EEPROM和FLASH的系统架构类似，包括存储阵列和外围电路两部分。外围电路一般包括列译码器、行译码器、高压产生电路、灵敏放大器、逻辑控制电路、数据锁存器等模块。在进行写操作时，上述存储器的功耗主要来源于高压产生电路；而在读操作时，重点来源于灵敏放大器，并且正比于读操作的位宽，即灵敏放大器的个数。可见针对便携式电子产品、射频识别电子标签、双界面智能卡等应用领域，需要在保证读取速率满足相关产品协议的基础上，尽可能低的减小灵敏放大器的功耗，否则上述嵌入式存储器将成为整个芯片设计的瓶颈。

图1是传统灵敏放大器的技术实现方案，它的具体电路可以分为两部分：第一部分是左右两侧(左侧是参考存储单元支路，右侧是主存储单元支路，两者呈对称结构)的电流-电压转换模块，它的主要功能是将存储单元提供的电流信号转换为电压信号；第二部分是电压比较器，它的主要功能是将第一部分产生的两个电压信号进行比较，最终分辨出存储单元内的信息是逻辑0还是逻辑1。

下面以左侧的参考存储单元支路为例，介绍电流-电压转换模块。参考存储单元的源极接gnd，栅极接WLR，漏极接BLR，在进行读操作时，它们需要按照Foundry提供的操作条件施加和主存储单元相同的电压激励，从而使得参考存储单元提供准确的参考电流。第五NMOS管和第六NMOS管是由列译码器控制的MOS开关，在参考存储单元一侧，主要是为了和主存储单元支路保持匹配，在读操作时它们处于常通状态。第四NMOS管和第二与非门构成一个负反馈环路，目的是稳定参考存储单元的漏极电压。第二电阻作为一个无源负载，是电流-电压转换模块的关键器件，当然也可以使用有源负载来实现。

传统灵敏放大器的工作原理比较简单，但目前也面临着两大困境：一是随着电源电压的降低(≤1.0V)，电流-电压转换模块难以兼顾“稳定存储单元的漏极电压”和“放大位线电压的微小变化”两种功能；二是在便携式电子产品、射频识别电子标签、双界面智能卡等领域，系统对存储器的功耗越来越敏感，传统灵敏放大器的功耗比较大，显然已经无法胜任。

发明内容

针对传统灵敏放大器的技术特点和市场需求的发展趋势，本发明提供了一种同时适用于EEPROM和FLASH的新型灵敏放大器。

为了实现上述目的，本发明是通过如下的技术方案来实现的：

本发明包括基准电流模块、预充电模块、电流比较模块、判决模块、数据锁存模块、数据输出模块、上电复位模块共七部分。

所述基准电流模块由第一PMOS管构成，它的源极接电源电压，漏极和栅极相连，并同时连接灵敏放大器的参考电流输入端口Iref，目的是为预充电模块和电流比较模块提供偏置电压。

所述预充电模块包括第二PMOS管和第四PMOS管。第二PMOS管的源极接电源电压，第二PMOS管的栅极接基准电流模块中第一PMOS管的栅极，第二PMOS管的漏极接第四PMOS管的源极，第四PMOS管的漏极接全局位线GBL，第四PMOS管的栅极接灵敏放大器的输入控制信号prec。当prec信号为低电平时，预充电模块对全局位线GBL进行预充电，使其电压达到预定值。

所述电流比较模块包括第三PMOS管和第五PMOS管。第三PMOS管的源极接电源电压，第三PMOS管的栅极接基准电流模块中第一PMOS管的栅极，第三PMOS管的漏极接第五PMOS管的源极，第五PMOS管的漏极接全局位线GBL，第五PMOS管的栅极接判决模块的输出信号。电流比较模块主要完成参考电流和存储单元电流的比较功能。

所述判决模块包括第六PMOS管、第七PMOS管、第一NMOS管和第二NMOS管。第六PMOS管的源极接电源电压，第六PMOS管的栅极接灵敏放大器的输入控制信号rdsyn，第六PMOS管的漏极接第七PMOS管的源极，第七PMOS管的漏极接第二NMOS管的漏极(作为判决模块的输出信号)，第七PMOS管的栅极接第二NMOS管的栅极(作为判决模块的输入信号)，并同时接全局位线GBL，第二NMOS管的源极接第一NMOS管的漏极，第一NMOS管的源极接地，第一NMOS管的栅极接rdsynb，rdsynb与rdsyn相位相反。当rdsyn信号为低电平，rdsynb信号为高电平时，判决模块通过检测全局位线GBL的电压变化，来分辨存储单元的信息是逻辑0还是逻辑1。

所述数据锁存模块包括第二反相器、第五传输门和第六或非门。第二反相器的输入端连接第五传输门的一端，同时作为数据锁存模块的输入信号，它们连接判决模块的输出信号。第二反相器的输出端连接第六或非门的一个输入端，同时作为数据锁存模块的输出信号。第六或非门的另一端接灵敏放大器的输入控制信号sarst，第六或非门的输出信号接第五传输门的另一端。当rdsyn信号为高电平，rdsynb信号为低电平时，数据锁存模块用于暂时保存判决模块的输出数据。

所述数据输出模块包括第三反相器和第四反相器。第三反相器的输入端连接数据锁存模块的输出信号，第三反相器的输出端接第四反相器的输入端，第四反相器的输出端作为灵敏放大器的最终数据输出端口。数据输出模块的主要功能是增大灵敏放大器的输出驱动能力。

所述上电复位模块由第八PMOS管构成。第八PMOS管的源极接电源电压，第八PMOS管的漏极接判决模块的输出信号和数据锁存模块的输入信号，第八PMOS管的栅极接灵敏放大器的输入控制信号resetb。当resetb信号为低电平时，对数据锁存模块进行复位操作。

本发明与传统技术相比，结构简单新颖，工作原理易于实现。首先，它采用了直接的电流比较模式，因此无需电流-电压转换模块和电压比较器；其次，参考电流可以共用系统模拟部分产生的基准电流，省去了参考存储单元；第三，增加了预充电支路，可以显著加快读取速率；最后，电流比较模块增加了反馈控制机制，可以进一步降低系统读取功耗。

附图说明

图1是传统灵敏放大器的结构示意图。

图2为本发明灵敏放大器的第一个实施例。

图3为本发明灵敏放大器的第二个实施例。

图4为本发明灵敏放大器的输入控制信号sarst的产生电路。

图5是本发明灵敏放大器的电路工作时序图。

具体实施方式

为使本发明实现的技术手段、创作特征、达成目的与功效易于理解，下面结合附图和实施例，进一步阐述本发明。

如图2所示，本发明应用于EEPROM和FLASH的灵敏放大器，包括基准电流模块201、预充电模块202、电流比较模块203、判决模块204、数据锁存模块206、数据输出模块207、上电复位模块205共七部分。基准电流模块201给预充电模块202和电流比较模块203提供偏置电压。判决模块204的输入端接全局位线GBL，判决模块204的输出端连接数据锁存模块206的输入端，数据锁存模块206的输出端连接数据输出模块207的输入端，数据输出模块207的输出端是本发明灵敏放大器的最终输出端。上电复位模块205的输入端接电源电压，上电复位模块205的输出端接数据锁存模块206的输入端。

基准电流模块201由第一PMOS管构成。它的源极接电源电压，漏极和栅极相连，并同时连接灵敏放大器的参考电流输入端口Iref，目的是为预充电模块202和电流比较模块203提供偏置电压。

预充电模块202包括第二PMOS管和第四PMOS管。第二PMOS管的源极接电源电压，第二PMOS管的栅极接基准电流模块201第一PMOS管的栅极，第二PMOS管的漏极接第四PMOS管的源极，第四PMOS管的漏极接全局位线GBL，第四PMOS管的栅极接灵敏放大器的输入控制信号prec。当prec信号为低电平时，预充电模块对全局位线GBL进行预充电，使其电压达到预定值。预充电电流的大小由第一PMOS管和第二PMOS管的(W/L)比值来决定。

电流比较模块203包括第三PMOS管和第五PMOS管。第三PMOS管的源极接电源电压，第三PMOS管的栅极接基准电流模块201第一PMOS管的栅极，第三PMOS管的漏极接第五PMOS管的源极，第五PMOS管的漏极接全局位线GBL，第五PMOS管的栅极接判决模块的输出信号。电流比较模块主要是完成参考电流和存储单元电流的比较功能。参考电流的大小由第一PMOS管和第三PMOS管的(W/L)比值来决定。

判决模块204包括第六PMOS管、第七PMOS管、第一NMOS管和第二NMOS管。第六PMOS管的源极接电源电压，第六PMOS管的栅极接灵敏放大器的输入控制信号rdsyn，第六PMOS管的漏极接第七PMOS管的源极，第七PMOS管的漏极接第二NMOS管的漏极(作为判决模块204的输出信号)，第七PMOS管的栅极接第二NMOS管的栅极(作为判决模块204的输入信号)，并同时接全局位线GBL，第二NMOS管的源极接第一NMOS管的漏极，第一NMOS管的源极接地，第一NMOS管的栅极接rdsynb，rdsynb与rdsyn的相位相反。当rdsyn信号为低电平，rdsynb信号为高电平时，判决模块204通过检测全局位线GBL的电压变化，来分辨存储单元的信息是逻辑O还是逻辑1。

数据锁存模块206包括第二反相器、第五传输门和第六或非门。第二反相器的输入端连接第五传输门的一端，同时作为数据锁存模块206的输入信号，它们连接判决模块204的输出信号。第二反相器的输出端连接第六或非门的一个输入端，同时作为数据锁存模块206的输出信号。第六或非门的另一端接灵敏放大器的输入控制信号sarst，第六或非门的输出信号接第五传输门的另一端。当rdsyn信号为高电平，rdsynb信号为低电平时，数据锁存模块206用于暂时保存判决模块204的输出数据。

数据输出模块207包括第三反相器和第四反相器。第三反相器的输入端连接数据锁存模块206的输出信号，第三反相器的输出端接第四反相器的输入端，第四反相器的输出端作为灵敏放大器的最终数据输出端口。数据输出模块207的主要功能是增大灵敏放大器的输出驱动能力。

上电复位模块205由第八PMOS管构成。第八PMOS管的源极接电源电压，第八PMOS管的漏极接判决模块204的输出信号和数据锁存模块206的输入信号，第八PMOS管的栅极接灵敏放大器的输入控制信号resetb。当resetb信号为低电平时，对数据锁存模块206进行复位操作。

电流比较模块203中第五PMOS管的栅极由判决模块204的输出信号控制，这组成了一个反馈环。在电流比较阶段，如果被选中的存储单元是已编程单元(阈值电压较大)，则对应的漏电流小于等于10nA，该值远小于参考电流，则全局位线被上拉至高电位，判决模块204输出信号为低电平，第五PMOS管始终导通；相反，如果被选中的存储单元是已擦除单元(阈值电压较小)，则对应的漏电流大于等于5uA，该值远大于参考电流，则全局位线被下拉至低电位，判决模块204输出信号为高电平，第五PMOS管由导通变为截止，达到降低读功耗的目的。

第一PMOS管、第二PMOS管和第三PMOS管组成了电流镜电路，通过调节这三个PMOS管的(W/L)的比值，可以改变预充电电流的大小和参考电流的大小，进而精确控制灵敏放大器的功耗，并保证所设计存储器的可靠性。

为了保证灵敏放大器的正常工作，在每次读操作周期之前，需要对数据锁存器206进行复位操作，该复位操作不同于系统的上电复位。具体工作过程是，当prec由高电平变为低电平时，灵敏放大器进入到预充电阶段，同时会产生一个正的窄脉冲信号sarst，对数据锁存器206进行复位，确保第五PMOS管的栅极为低电平，处于导通状态。需要说明的是，在预充电期间，rdsyn信号始终为高电平，rdsynb信号始终为低电平。

另外，需要谨慎设计判决模块204的翻转阈值，判决模块204实际上是一个钟控反相器，如果它的翻转阈值设计不当，很可能导致灵敏放大器工作异常。采用钟控反相器，而不是普通的反相器，也是为了进一步减小灵敏放大器的功耗。

图3是本发明灵敏放大器的又一个具体实施例。它的电路结构、模块划分以及设计注意事项都与图2的实施例相同。唯一的区别在于：在图3中，电流比较模块303第五PMOS管的栅极，连接的是数据输出模块307的中间节点，即第三反相器的输出端，而不是判决模块304的输出信号，但反馈机制与图2实施例完全相同。

图4给出了图2实施例和图3实施例中信号sarst的产生电路。它实际上是一个窄脉冲产生电路，只有在prec的下降沿时，才会触发生成一个具有固定延迟时间的正脉冲，延迟单元由具有特定(W/L)参数的反相器级联构成。图4给出了这些反相器参数的其中一种例子，但实际设计时并不局限于此。prec和sarst的对应波形可以参见图5所示。

图5给出了本发明灵敏放大器的工作时序图。首先，在系统上电时，会对数据锁存器进行一次复位操作，防止不确定态的出现；当rdsyn由低电平变为高电平时，判决模块停止工作，起到节省功耗的作用，同时prec变为低电平，对选中存储单元的位线进行预充电操作，待确定充电至预定电压后，prec变为高电平，预充电结束；在预充电操作期间，如上所述，由prec信号的下降沿触发产生一个正脉冲信号，对数据锁存器进行一次复位操作，保证第五PMOS管的栅极是低电平；预充电结束之后，通过对被选中存储单元的字线施加Foundry提供的读电压激励，进入到电流比较阶段，此刻rdsyn仍为高电平，判决模块不工作，待延迟Δt后，即电流比较模块已经工作Δt时间后，rdsyn变为低电平，判决模块开始工作，并同步输出比较结果。至此完成了一个读操作周期，之后的读操作周期与此完全相同。

以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所述的权利要求书及其等效物界定。

Claims (10)

1.一种适用于EEPROM和FLASH的灵敏放大器，其特征在于，该电路包括基准电流模块201、预充电模块202、电流比较模块203、判决模块204、数据锁存模块206、数据输出模块207、上电复位模块205共七部分，其中：

基准电流模块201给预充电模块202和电流比较模块203提供偏置电压；判决模块204的输入端接全局位线GBL，判决模块204的输出端连接数据锁存模块206的输入端，数据锁存模块206的输出端连接数据输出模块207的输入端，数据输出模块207的输出端是灵敏放大器的最终输出端；上电复位模块205的输入端接电源电压，上电复位模块205的输出端连接数据锁存模块206的输入端。

2.根据权利要求1所述的电路，其特征在于，所述基准电流模块201由第一PMOS管构成，第一PMOS管的源极接电源电压，漏极和栅极相连，并同时连接灵敏放大器的参考电流输入端口Iref，为预充电模块202和电流比较模块203提供偏置电压。

3.根据权利要求1所述的电路，其特征在于，所述预充电模块202包括第二PMOS管和第四PMOS管；第二PMOS管的源极接电源电压，第二PMOS管的栅极接基准电流模块201中第一PMOS管的栅极，第二PMOS管的漏极接第四PMOS管的源极，第四PMOS管的漏极接全局位线GBL，第四PMOS管的栅极接灵敏放大器的输入控制信号prec。

4.根据权利要求1所述的电路，其特征在于，所述电流比较模块203包括第三PMOS管和第五PMOS管；第三PMOS管的源极接电源电压，第三PMOS管的栅极接基准电流模块201中第一PMOS管的栅极，第三PMOS管的漏极接第五PMOS管的源极，第五PMOS管的漏极接全局位线GBL，第五PMOS管的栅极接判决模块的输出信号。

5.根据权利要求1所述的电路，其特征在于，所述判决模块204包括第六PMOS管、第七PMOS管、第一NMOS管和第二NMOS管；第六PMOS管的源极接电源电压，第六PMOS管的栅极接灵敏放大器的输入控制信号rdsyn，第六PMOS管的漏极接第七PMOS管的源极，第七PMOS管的漏极接第二NMOS管的漏极，第七PMOS管的栅极接第二NMOS管的栅极，并同时接全局位线GBL，第二NMOS管的源极接第一NMOS管的漏极，第一NMOS管的源极接地，第一NMOS管的栅极接rdsynb，rdsynb与rdsyn的相位相反。

6.根据权利要求1所述的电路，其特征在于，所述数据锁存模块206包括第二反相器、第五传输门和第六或非门；第二反相器的输入端连接第五传输门的一端，并共同连接判决模块204的输出信号，作为数据锁存模块206的输入信号；第二反相器的输出端连接第六或非门的一个输入端，同时作为数据锁存模块206的输出信号；第六或非门的另一端接灵敏放大器的输入控制信号sarst，第六或非门的输出信号接第五传输门的另一端。

7.根据权利要求1所述的电路，其特征在于，所述数据输出模块207包括第三反相器和第四反相器；第三反相器的输入端连接数据锁存模块206的输出信号，第三反相器的输出端接第四反相器的输入端，第四反相器的输出端作为灵敏放大器的最终数据输出端口。

8.根据权利要求1所述的电路，其特征在于，所述上电复位模块205由第八PMOS管构成；第八PMOS管的源极接电源电压，第八PMOS管的漏极接判决模块204的输出信号和数据锁存模块206的输入信号，第八PMOS管的栅极接灵敏放大器的输入控制信号resetb。

9.根据权利要求6所述的电路，其特征在于，在每次读操作周期之前，需要对数据锁存器206进行复位操作，确保第五PMOS管的栅极为低电平，处于导通状态。

10.根据权利要求4所述的电路，其特征在于，所述第五PMOS管栅极，可由数据输出模块207中第三反向器的输出节点控制。