CN102081959A - 一种存储器读出电路以及存储器 - Google Patents
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Abstract
本发明涉及一种存储器读出电路以及存储器，属于集成电路设计技术领域。所述读出电路包括电流镜，与电流镜并联相连的预充电路，与并联相连的电流镜和预充电路串联相连的钳位电路，与钳位电路串联相连的Y译码通道，与Y译码通道串联相连的存储阵列，第一读取支路和第二读取支路；第一读取支路和第二读取支路并联连接后，与电流镜串联连接形成节点；第一读取支路包括电容、反相器、开关管和锁存电路，反相器和开关管并联相连后，与电容、锁存电路串联相连；第二读取支路包括串联相连的参考电路和钳位/导通控制电路。使用本发明存储器读出电路可以在读取存储器中所存储的数据时，达到高速、访问时间短及低功耗读取的目的。
Description
技术领域
本发明涉及一种存储器读出电路以及存储器，尤其涉及一种从存储器的漏端感应电流以进行读取操作的存储器读出电路以及存储器，属于集成电路设计技术领域。
背景技术
目前，存储器已被广泛地应用于数据存储的领域。存储器具有多个存储单元，这些存储单元通常被配置成存储阵列的形式，其中每一列存储单元组成位线，每一行的存储单元组成字线。每一个存储单元含有一个存储管，其漏端连接到位线，源端连接到源线，整个存储阵列的衬底连接在一起。
通常情况下，每一个存储单元存储一位二进制数值，“1”表示被擦除的单元，“0”表示被编程的单元。在多位存储中，一个存储单元能存储几位二进制数值，它的每一位都能表示成“1”或“0”。
一般而言，使用者都希望存储器读取访问时间短，即读取电路能快速的读出存储单元所存储的数值。然而随着工艺节点的缩小，芯片供电电压的下降，存储阵列面积的增加，读取延时变得越来越明显，这就对存储器读取电路提出了更高的要求。图1是现有技术存储器读出电路的结构示意图。如图1所示，现有技术存储器读出电路包括电流镜101，与所述电流镜101并联相连的预充电路102，与并联相连的所述电流镜101和预充电路102相连的钳位电路103，与所述钳位电路103串联相连的Y译码通道104，与所述Y译码通道104串联相连的存储阵列105，以及读取支路109；所述读取支路109包括第一反相器107、第二反相器108和参考电路106，所述第一反相器107和第二反相器108串联相连后，与所述参考电路106并联相连。在读取操作时，所述读取支路109的电压波动范围很大，只有当电压变化超过第一反相器107的反转电平时，存储单元存储的数据才能正确地读出，这样显然增加了访问所需时间。此外，由于工艺的不确定性，第一反相器107的反转电平是一个不确定的值，这样会导致读取时间分布在一定的范围内，为了在最坏的情况下能正确地读取存储数据，通常会选择最长的读取时间作为存储器的读取时间，这样显然增加了额外的访问延时。此外，在读取操作时，所述读取支路109存在很大的电压波动范围，会导致读出电路较大的读取功耗。
发明内容
本发明针对现有技术的存储器读出电路需要的访问时间较长，以及读取功耗较大的不足，提供了一种存储器读出电路。
本发明解决上述技术问题的技术方案如下：一种存储器读出电路，所述读出电路包括电流镜，与所述电流镜并联相连的预充电路，与并联相连的所述电流镜和预充电路串联相连的钳位电路，与所述钳位电路串联相连的Y译码通道，与所述Y译码通道串联相连的存储阵列，第一读取支路和第二读取支路；所述第一读取支路和第二读取支路并联连接后，与所述电流镜串联连接形成节点；所述第一读取支路包括电容、反相器、开关管和锁存电路，所述反相器和开关管并联相连后，与所述电容、锁存电路串联相连；所述第二读取支路包括串联相连的参考电路和钳位/导通控制电路。
进一步，所述电流镜包括第一晶体管和第二晶体管，所述第一晶体管的源端与所述第二晶体管的源端相连接并接电源，所述第一晶体管的漏端和栅极相连后与所述钳位电路相连接，所述第一晶体管的栅极与所述第二晶体管的栅极相连接，所述第二晶体管的漏端与所述第一读取支路和第二读取支路相连接。
进一步，所述钳位/导通控制电路包括第四晶体管和晶体管栅极控制电路，所述晶体管栅极控制电路的输出端连接到所述第四晶体管的栅极，所述第四晶体管的源端与所述第二晶体管的漏端相连接，所述第四晶体管的漏端和所述参考电路相连接。
进一步，所述锁存电路包括第三晶体管和与非门，所述与非门的输出端连接到所述第三晶体管的栅极，所述第三晶体管的漏端连接到所述与非门的一个输入端，所述第三晶体管的源端接电源。
本发明为解决上述技术问题还提供一种技术方案如下：一种存储器，包括多个存储单元、存储器读出电路和存储器写入电路，所述存储单元分别与存储器读出电路和存储器写入电路相连，所述读出电路包括电流镜，与所述电流镜并联相连的预充电路，与并联相连的所述电流镜和预充电路串联相连的钳位电路，与所述钳位电路串联相连的Y译码通道，与所述Y译码通道串联相连的存储阵列，第一读取支路和第二读取支路，所述第一读取支路和第二读取支路并联连接后，与所述电流镜串联连接形成节点；所述第一读取支路包括电容、反相器、开关管和锁存电路，所述反相器和开关管并联相连后，与所述电容、锁存电路串联相连；所述第二读取支路包括串联相连的参考电路和钳位/导通控制电路。
进一步，所述电流镜包括第一晶体管和第二晶体管，所述第一晶体管的源端与所述第二晶体管的源端相连接并接电源，所述第一晶体管的漏端和栅极相连后与所述钳位电路相连接，所述第一晶体管的栅极与所述第二晶体管的栅极相连接，所述第二晶体管的漏端与所述第一读取支路和第二读取支路相连接。
进一步，所述钳位/导通控制电路包括第四晶体管和晶体管栅极控制电路，所述晶体管栅极控制电路的输出端连接到所述第四晶体管的栅极，所述第四晶体管的源端与所述第二晶体管的漏端相连接，所述第四晶体管的漏端和所述参考电路相连接。
进一步，所述锁存电路包括第三晶体管和与非门，所述与非门的输出端连接到所述第三晶体管的栅极，所述第三晶体管的漏端连接到所述与非门的一个输入端，所述第三晶体管的源端接电源。
本发明的有益效果是：本发明存储器读出电路通过对节点进行电压钳位，并利用电容存储反相器的失调电压，使得反相器工作在放大区，当节点发生微小的电压变化时，读出电路便能感应出存储单元的数据。使用本发明存储器读出电路，可以避免工艺对反相器反转电平的影响，并能限制节点电压的波动范围，从而达到高速、访问时间短及低功耗读取的目的。
附图说明
图1为现有技术存储器读出电路的结构示意图；
图2为本发明实施例存储器读出电路的结构示意图；
图3为本发明实施例反相器的转移曲线；
图4为本发明实施例NMOS管的栅电容与栅电压的关系示意图；
图5为本发明实施例存储器读出电路读出为“1”时的时序图；
图6为本发明实施例存储器读出电路读出为“0”时的时序图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
图2为本发明实施例存储器读出电路的结构示意图。如图2所示，所述读出电路包括电流镜201，与所述电流镜201并联相连的预充电路202，与并联相连的所述电流镜201和预充电路202串联相连的钳位电路203，与所述钳位电路203串联相连的Y译码通道204，与所述Y译码通道204串联相连的存储阵列205，第一读取支路和第二读取支路。所述第一读取支路和第二读取支路并联连接后，与所述电流镜201串联连接形成节点212。所述第一读取支路包括电容208、反相器209、开关管210和锁存电路211，所述反相器209和开关管210并联相连后，与所述电容208、锁存电路211串联相连。所述第二读取支路包括串联相连的参考电路206和钳位/导通控制电路207。所述电流镜201包括第一晶体管2011和第二晶体管2012，所述第一晶体管2011的源端与所述第二晶体管2012的源端相连接并接电源，所述第一晶体管2011的漏端和栅极相连后与所述钳位电路203相连接，所述第一晶体管2011的栅极与所述第二晶体管2012的栅极相连接，所述第二晶体管2012的漏端与所述第一读取支路和第二读取支路相连接。所述锁存电路211包括第三晶体管2111和与非门2112，所述与非门2112的输出端连接到所述第三晶体管2111的栅极，所述第三晶体管2111的漏端连接到所述与非门2112的一个输入端，所述第三晶体管2111的源端接电源。所述钳位/导通控制电路207包括第四晶体管2071和晶体管栅极控制电路2072，所述晶体管栅极控制电路2072的输出端连接到所述第四晶体管2071的栅极，所述第四晶体管2071的源端与所述第二晶体管2012的漏端相连接，所述第四晶体管2071的漏端和所述参考电路206相连接。
所述电流镜201，用以镜像存储阵列205产生的读电流。所述预充电路202，用以给存储阵列205的位线充电，使其在感应操作之前能达到一个合理的电压值如0.8伏特。所述钳位电路203，用以给存储阵列205的位线钳位，以防止位线预充电压过高，带来严重的读干扰。所述Y译码通道204，用来给存储阵列205译码，以完成选择的功能。所述存储阵列205是指由多个存储单元组成的存储阵列，用来存储实际的数据。所述参考电路206，用来产生参考电流，参考电流的大小处于两种存储状态即“0”和“1”对应的读出电流之间。所述钳位/导通控制电路207，在位线预充电阶段为读出支路提供一个预置电压，在感应阶段使电流参考支路变得更加像理想电流源。所述电容208，用来存储反相器209的失调电压。所述反相器209，用来感应读取支路的电压变化。所述开关管210，用来平衡反相器209的输入输出电压，使反相器209工作在放大区，即反相器209的两个MOSFET均工作在饱和区。所述锁存电路211，用来加快感应的速度，缩短读取时间。在本实施例中，所述电容208采用NMOS的栅电容。
图3为本发明实施例反相器的转移曲线。如图3所示，曲线301为反相器的输入、输出特性曲线，当开关管210闭合时，反相器209的输入输出短接，则在任何工艺角下都会有输入等于输出，如图3中的曲线302所示，因此反相器209会工作在放大区303中。
图4为本发明实施例NMOS管的栅电容与栅电压的关系示意图。如图4所示，使NMOS管工作在耗尽区，即工作在图4中的曲线401部分。
在本实施例中，整个读取操作分两个过程：预充过程和感应过程，当预充过程完成后，读出电路立即进入感应过程。
当读出电路处于预充状态时，Y译码通道204选择好位线，行译码电路把读取电压(Vread)加载到正确的字线上。与此同时，预充电路202通过钳位电路203和Y译码通道204，开始向位线充电，直到位线电压达到预设钳位电压值。在此过程中，开关管210把反相器209的输入输出短接，使得反相器209工作在放大区，并利用NMOS的栅电容208消除反相器209的失调电压；钳位/导通控制电路207处于钳位状态，使得节点212达到预置电压；锁存电路211的控制信号S_en为“0”，输出恒为“1”，即输出在预充阶段没有变化。
当读出电路处于感应状态时，钳位/导通控制电路207处于导通状态，即207中的晶体管钳位器(PMOS)共基偏置，这样参考电路206的输出阻抗将更大。当开关管210打开，反相器209工作在放大区。与此同时，锁存电路211处于正常工作状态，节点212微小的电压变化便能引起反相器209很大的输出，从而能利用简单的电路高速的读取存储器中所存储的数据。
当参考电流Iref小于存储阵列电流Icell时寸，节点212的电压上升，反相器209输出变低，因此锁存电路211的输出最终为“1”。图5为本发明实施例存储器读出电路读出为“1”时的时序图。如图5所示，曲线501为预充控制信号，曲线502为节点212的电压变化情况，曲线503为锁存电路211的输出。
当参考电流Iref大于存储阵列电流Icell时，节点212的电压下降，反相器209输出变高，因此锁存电路211的输出最终为“0”。图6为本发明实施例存储器读出电路读出为“0”时的时序图。如图6所示，曲线601为预充控制信号，曲线602为节点212的电压变化情况，曲线603为锁存电路211的输出，604表示的是感应延时Tsense，感应时间越短，读出电路的读取速度就会越快。
本实施例通过对节点212进行电压钳位，并利用NMOS的栅电容208存储反相器的失调电压，使得反相器工作在放大区，当节点212发生微小的电压变化时，读出电路便能感应出存储阵列的数据。此外，该读取电路，可以避免工艺对反相器反转电平的影响，并能限制节点212电压的波动范围，从而达到高速、低功耗读取的目的。
本发明实施例还提供一种存储器，包括多个存储单元、存储器读出电路和存储器写入电路，所述存储单元分别与存储器读出电路和存储器写入电路相连，所述存储器读出电路与上述实施例完全相同，这里不再赘述。所述存储器中的存储器读出电路通过对节点进行电压钳位，并利用电容存储反相器的失调电压，使得反相器工作在放大区，当节点发生微小的电压变化时，读出电路便能感应出存储单元的数据，从而达到高速、访问时间短及低功耗读取的目的。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种存储器读出电路，所述读出电路包括电流镜(201)，与所述电流镜(201)并联相连的预充电路(202)，与并联相连的所述电流镜(201)和预充电路(202)串联相连的钳位电路(203)，与所述钳位电路(203)串联相连的Y译码通道(204)，与所述Y译码通道(204)串联相连的存储阵列(205)，其特征在于，所述读出电路还包括第一读取支路和第二读取支路，所述第一读取支路和第二读取支路并联连接后，与所述电流镜(201)串联连接形成节点(212)；所述第一读取支路包括电容(208)、反相器(209)、开关管(210)和锁存电路(211)，所述反相器(209)和开关管(210)并联相连后，与所述电容(208)、锁存电路(211)串联相连；所述第二读取支路包括串联相连的参考电路(206)和钳位/导通控制电路(207)。
2.根据权利要求1所述的存储器读出电路，其特征在于，所述电流镜(201)包括第一晶体管(2011)和第二晶体管(2012)，所述第一晶体管(2011)的源端与所述第二晶体管(2012)的源端相连接并接电源，所述第一晶体管(2011)的漏端和栅极相连后与所述钳位电路(203)相连接，所述第一晶体管(2011)的栅极与所述第二晶体管(2012)的栅极相连接，所述第二晶体管(2012)的漏端与所述第一读取支路和第二读取支路相连接。
3.根据权利要求2所述的存储器读出电路，其特征在于，所述钳位/导通控制电路(207)包括第四晶体管(2071)和晶体管栅极控制电路(2072)，所述晶体管栅极控制电路(2072)的输出端连接到所述第四晶体管(2071)的栅极，所述第四晶体管(2071)的源端与所述第二晶体管(2012)的漏端相连接，所述第四晶体管(2071)的漏端和所述参考电路(206)相连接。
4.根据权利要求1所述的存储器读出电路，其特征在于，所述锁存电路(211)包括第三晶体管(2111)和与非门(2112)，所述与非门(2112)的输出端连接到所述第三晶体管(2111)的栅极，所述第三晶体管(2111)的漏端连接到所述与非门(2112)的一个输入端，所述第三晶体管(2111)的源端接电源。
5.一种存储器，包括多个存储单元、存储器读出电路和存储器写入电路，所述存储单元分别与存储器读出电路和存储器写入电路相连，所述读出电路包括电流镜(201)，与所述电流镜(201)并联相连的预充电路(202)，与并联相连的所述电流镜(201)和预充电路(202)串联相连的钳位电路(203)，与所述钳位电路(203)串联相连的Y译码通道(204)，与所述Y译码通道(204)串联相连的存储阵列(205)，其特征在于，所述读出电路还包括第一读取支路和第二读取支路，所述第一读取支路和第二读取支路并联连接后，与所述电流镜(201)串联连接形成节点(212)；所述第一读取支路包括电容(208)、反相器(209)、开关管(210)和锁存电路(211)，所述反相器(209)和开关管(210)并联相连后，与所述电容(208)、锁存电路(211)串联相连；所述第二读取支路包括串联相连的参考电路(206)和钳位/导通控制电路(207)。
6.根据权利要求5所述的存储器，其特征在于，所述电流镜(201)包括第一晶体管(2011)和第二晶体管(2012)，所述第一晶体管(2011)的源端与所述第二晶体管(2012)的源端相连接并接电源，所述第一晶体管(2011)的漏端和栅极相连后与所述钳位电路(203)相连接，所述第一晶体管(2011)的栅极与所述第二晶体管(2012)的栅极相连接，所述第二晶体管(2012)的漏端与所述第一读取支路和第二读取支路相连接。
7.根据权利要求6所述的存储器，其特征在于，所述钳位/导通控制电路(207)包括第四晶体管(2071)和晶体管栅极控制电路(2072)，所述晶体管栅极控制电路(2072)的输出端连接到所述第四晶体管(2071)的栅极，所述第四晶体管(2071)的源端与所述第二晶体管(2012)的漏端相连接，所述第四晶体管(2071)的漏端和所述参考电路(206)相连接。
8.根据权利要求5所述的存储器，其特征在于，所述锁存电路(211)包括第三晶体管(2111)和与非门(2112)，所述与非门(2112)的输出端连接到所述第三晶体管(2111)的栅极，所述第三晶体管(2111)的漏端连接到所述与非门(2112)的一个输入端，所述第三晶体管(2111)的源端接电源。
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