CN104616691B - 字线电压产生电路以及存储器 - Google Patents

Abstract

本发明的字线电压产生电路，包括：电压转换电路，连接于控制信号线与第一节点之间；延迟电路，连接于所述第一节点与第二节点之间；第一电容，串联于延迟电路与第二节点之间；第一PMOS晶体管，其源极连接第一电源端、漏极连接第二节点，栅极连接第三节点；第二PMOS晶体管，其源极连接第二节点，漏极连接所述第三节点，栅极连接第四节点；第一NMOS晶体管，其源极连接第三节点，漏极连接第一反相电路，栅极连接第四节点；第二反相电路，连接于第一节点与第四节点之间；第二电容，其一极连接第二节点，另一极接地；第三电容，其一极连接第二节点，另一极接地。本发明可以防止误写操作，并可以减少晶体管的数量，减少电阻的使用，从而减小芯片面积。

Description

字线电压产生电路以及存储器

技术领域

本发明涉及半导体存储器技术领域，尤其涉及一种字线电压产生电路以及存储器。

背景技术

对存储单元进行快速读写，一直是高速存储器芯片(如flash等)的追求目标。存储单元的字线上的读写操作字线电压建立时间是制约读写速度的重要因素，因此，对于存储器来说，字线电压产生电路尤为重要。

闪存的结构参考图1所示，由若干闪存单元组成的阵列，并且每个闪存单元连接相应的源线、字线以及位线。所有的源线连在一起，为高电平。一条位线和一条字线，对应一个闪存单元，选中一个闪存单元时，字线和位线为低电平，同一根位线上，不选中的闪存单元，字线电压为高电平；选中的闪存单元，字线电压为0V。现有技术中，通常采用分压电路使得未选中的闪存单元产生比字线电压低的源线电压，确保不会对这部分未选中闪存单元进行写操作。

现有技术中的分压电路参考图2所示，包括第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4，经过分压电路，产生源线电压VSL。其中，源线电源VSL与输入电压VPP之间的关系为：

通过分压电路产生的源线电压VSL，比字线WL的电压低，确保该闪存单元不进行写操作。然而，现有技术中，采用分压电路的结构使得源线电压比字线电压低时，电路中还需要使用较多的电阻以及较多的晶体管，使得使得芯片的面积增大。

发明内容

本发明的目的在于，提供一种字线电压产生电路，减少晶体管的数量，并且不需要使用较多的电阻，节省芯片的面积。

为解决上述技术问题，本发明提供一种字线电压产生电路，连接于闪存单元源线与字线之间，其字线电压产生电路包括：

电压转换电路，连接于控制信号线与第一节点之间；

延迟电路，连接于所述第一节点与第二节点之间；

第一电容，串联于所述延迟电路与所述第二节点之间；

第一PMOS晶体管，连接在第一电源端与所述第二节点之间，其栅极连接第三节点；

第二PMOS晶体管，连接在所述第二节点与所述第三节点之间，其栅极连接第四节点；

第一NMOS晶体管，所述第一NMOS晶体管的漏极连接所述第三节点，栅极连接所述第四节点，栅极与源极之间连接第一反相电路；

第二反相电路，连接于所述第一节点与所述第四节点之间；

第二电容，所述第二电容的一极连接所述第二节点，另一极接地；

第三电容，所述第三电容的一极连接所述第二节点，另一极接地。

可选的，所述第二节点的输出电压作为字线的电源电压。

可选的，所述第二反相电路包括：

第三PMOS晶体管，连接于所述第一电源端与所述第四节点之间，其栅极连接所述第一节点；

第二NMOS晶体管，所述第二NMOS晶体管的漏极连接所述第四节点，栅极连接第二电源端；

第三NMOS晶体管，所述第三NMOS晶体管的漏极连接所述第二NMOS晶体管的源极，源极接地，栅极连接所述第一节点。

可选的，所述延迟电路包括依次连接的第三反相电路、第四NMOS晶体管、第四PMOS晶体管、第五NMOS晶体管、第五PMOS晶体管以及第四反相电路，所述第四NMOS晶体管、所述第四PMOS晶体管、所述第五NMOS晶体管以及所述第五PMOS晶体管的栅极相连，所述第四PMOS晶体管和所述第五PMOS晶体管的源极和漏极均连接所述第一电源端，所述第四NMOS晶体管和所述第五NMOS晶体管的源极和漏极均接地。

可选的，所述电压转换电路包括：

第八PMOS晶体管，连接于第七节点与所述第一电源端之间，其栅极连接第六节点；

第九PMOS晶体管，连接于所述第六节点与所述第一电源端之间，其栅极连接所述第七节点；

第十NMOS晶体管，所述第十NMOS晶体管的源极连接所述第七节点，栅极连接所述第二电源端；

第十一NMOS晶体管，所述第十一NMOS晶体管的漏极连接所述第十NMOS晶体管的漏极，源极接地，栅极连接所述控制信号线；

第十二NMOS晶体管，所述第十二NMOS晶体管的漏极连接所述第六节点，栅极连接所述第二电源端；

第十三NMOS晶体管，所述第十三NMOS晶体管的漏极连接所述第十二NMOS晶体管的源极，源极接地，栅极与所述控制信号线之间连接第五反相电路；

第六反相电路，连接在所述第七节点与所述第一节点之间。

可选的，所述第一电源端接8V的电压，所述第二电源端接5V的电压。

可选的，所述第一电容的电容值为1pF-2pF。

可选的，所述第二电容的电容值为10pF-15pF。

可选的，所述第三电容的电容值为10pF-15pF。

相应的，本发明还提供一种存储器，包括上述的字线电压产生电路，连接于闪存单元的源线与字线之间。

本发明提供的字线电压产生电路中，根据控制线号线的电压信号，使得闪存单元字线端产生比源线端高的电压，使得该闪存单元不进行读写操作。本发明的字线电压产生电路可以减少晶体管的数量，从而减小芯片的面积。

附图说明

图1为现有技术中闪存结构图；

图2为现有技术中的分压电路的电路图；

图3为本发明一实施例中的字线电压产生电路的电路图；

图4为本发明一实施例中的延迟电路的电路图；

图5为本发明一实施例中的电压转换电路的电路图。

具体实施方式

下面将结合示意图对本发明的字线电压产生电路以及存储器进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

本发明的核心思想在于，提供一种字线电压产生电路，当控制信号线输出低电平时，控制信号经过电压转换电路和第二反相电路转换成高电平，使得第二PMOS晶体管关闭，从而第一PMOS晶体管的栅极为低电位，第一PMOS晶体管打开，使得第一电源端直接与字线端的电源相连，字线电压即为第一电源端的电压；当控制信号线输出为高电平时，经过电压转换电路和第二反相器电路转成为低电平，使得第二PMOS晶体管打开，从而第一PMOS晶体管的栅极为高电位，使得第二PMOS晶体管关闭，并且，控制信号线为低电平或高电平时，可以根据第二节点处的电荷守恒，得出第二节点的电压，第二节点的电压输出到字线端。

下文结合图3-图5对本发明的字线电压产生电路进行具体说明。

参考图3所示，本发明的字线电压产生电路包括：

电压转换电路10，连接于控制信号线PWE与第一节点A之间，电压转换电路10用于将PWE的电压进行转换，例如，当PWE输入的信号为低电平(0V)，经过电压转换电路10输出为低电平(0V)，当PWE输入的信号为高电平(5V)时，晶体管电压转换电路10输出为高电平(8V)。

延迟电路20，连接于所述第一节点A与第二节点B之间，本发明中，所述第二节点B的输出电压作为字线BL的电源电压。当控制信号线PWE为高电平时，第二节点B会长时间浮空，而当控制信号线PWE由高电平跳变到低电平时，使得第一电容C1左侧的电压缓慢下降，第一电源端VPP与输出的VPPOUT直接，之后第一电容C1左侧的电压缓慢下降。

第一电容C1，串联于所述延迟电路20与所述第二节点B之间。

第二电容C2，其一极连接所述第二节点B，另一极接地。

第三电容C2，其一极连接所述第二节点B，另一极接地。

第一PMOS晶体管P1，连接于第一电源端VPP与所述第二节点B之间，其栅极连接第三节点C。

第二PMOS晶体管P2，源极连接所述第二节点B，漏极连接所述第三节点C，其栅极连接第四节点D。

第一NMOS晶体管N1，第一NMOS晶体管N1的漏极连接所述第三节点C，源极与栅极之间连接第一反相电路30，栅极连接所述第四节点D。第一反相电路30包括一PMOS晶体管和一NMOS晶体管(图中未示出)，用于将电路中5V的高电平转成低电平，或者将低电平转成5V的高电平。

第二反相电路40，连接于所述第一节点A与所述第四节点D之间。所述第二反相电路40包括：

第三PMOS晶体管P3，其源极连接所述第一电源端VPP，漏极连接所述第四节点D，栅极连接所述第一节点A；

第二NMOS晶体管N2，其漏极连接所述第四节点D，栅极连接第二电源端VDD；

第三NMOS晶体管N3，其漏极连接所述第二NMOS晶体管N2的源极，源极接地，栅极连接所述第一节点A。

可以理解的是，MOS晶体管源漏端之间的电压不能超过5.5V，因此，第二NMOS晶体管N2的作用就是将其源极的电压钳在VDD-VTH＝5V-0.7V＝4.3V，第三NMOS晶体管N3的源漏压差为4.3V，第二NMOS晶体管N2的源漏压差为VPP-(VDD-VTH)＝8V-4.3V＝3.7V，因此，在本发明中，第二反相电路40可以用于将电路中8V的高电平转成低电平，或者将低电平转成8V的高电平。

参考图4所示，所述延迟电路20包括依次连接的第三反相电路50、第四NMOS晶体管N4、第四PMOS晶体管P4、第五NMOS晶体管N5、第五PMOS晶体管P5以及第四反相电路60，所述第四NMOS晶体管N4、所述第四PMOS晶体管P4、所述第五NMOS晶体管N5以及所述第五PMOS晶体管P5的栅极相连，并连接于第五节点E，所述第四PMOS晶体管P4和所述第五PMOS晶体管P5的源极和漏极均连接所述第一电源端VPP，所述第四NMOS晶体管N4和所述第五NMOS晶体管N5的源极和漏极均接地。

可以理解的是，所述第三反相电路50与所述第二反相电路40的结构和作用相同，包括第六PMOS晶体管P6，第六NMOS晶体管N6和第七NMOS晶体管N7。第六PMOS晶体管P6的源极接第一电源端VPP，栅极接第一节点A，漏极接第五节点E。第六NMOS晶体管N6的源极连第五节点E，栅极连接第二电源端VDD，漏极与第七NMOS晶体管N7的源极连接。同样的，第四反相电路60与所述第三反相电路50与所述第二反相电路40的结构和作用相同，在此不在赘述。本实施例中，所述第二反相电路40、所述第三反相电路50、所述第四反相电路60的作用都是将电路中的高低电平的信号进行转换，将电路中的第一电源端VPP的高电平(8V)转换成低电平(0V)，将低电平(0V)转换成第一电源端VPP的高电平(8V)。

参考图5所示，所述电压转换电路10包括：

第八PMOS晶体管P8，所述第八PMOS晶体管P8栅极连接第六节点F，漏极连接第七节点G，源极连接所述第一电源端VPP；

第九PMOS晶体管P9，所述第九PMOS晶体管P9栅极连接第七节点G，漏极连接第六节点F，源极连接所述第一电源端VPP；

第十NMOS晶体管N10，所述第十NMOS晶体管N10的栅极连接所述第二电源端VDD，源极连接所述第七节点G；

第十一NMOS晶体管N11，所述第十一NMOS晶体管N11的栅极连接所述控制信号线PWE，漏极连接所述第十NMOS晶体管N10的漏极，源极接地；

第十二NMOS晶体管N12，所述第十二NMOS晶体管N12的栅极连接所述第二电源端VDD，漏极连接所述第六节点F；

第十三NMOS晶体管N13，所述第十三NMOS晶体管N13的源极接地，漏极连接所述第十二NMOS晶体管N12的源极；

第五反相电路70、所述第五反相电路70连接在所述控制信号线PWE与所述第十三NMOS晶体管N13的栅极之间；

第六反相电路80，所述第六反相电路80连接在所述第七节点G与所述第一节点A之间。

与第一反相电路30相同，第五反相电路70包括一PMOS晶体管和一NMOS晶体管(图中未示出)，将5V的高电平转成低电平，将低电平转成5V的高电平，此为本领域技术人员都可以理解的，在此不再赘述。

同样的，第六反相电路80包括一个PMOS晶体管P10、两个NMOS晶体管N14、N15。第七反相器电路80与第二反相电路40、第三反相电路50、第四反相电路60的作用相同，在此不在赘述。

在本发明中，所述第一电源端VPP接8V的电压，所述第二电源端VDD接5V的电压。本发明的字线电压产生电路的工作原理如下：

当控制信号线PWE输入低电平(0V)时，当控制信号线PWE输入低电平(0V)经过第五反相电路70后，输出5V的高电平，NMOS晶体管N12、N13打开，PMOS晶体管P8打开，第六节点F为低电平。PMOS晶体管P9关闭，第七节点G的电压为第一电源端VPP的电压，第七节点G的电压信号经过第六反相电路80转成低电平，此时，第一节点A的为低电平。接着，经过第二反相电路40，第四节点D为8V的高电平。第二PMOS晶体管P2关闭，第一NMOS晶体管N1打开，使得第三节点C为低电平，第一PMOS晶体管P1的栅极为低电平，从而第一PMOS晶体管P1打开，使得第一电源端VPP直接与第二节点B相连，第二节点B的电压即为第一电源端VPP，第二节点B的电压输出到字线WL电源端，作为字线WL的电源电压。此时，字线WL端与源线SL端的的电源电压相同，都为8V。此时，第二节点B的电荷量Q为第一电容C1、第二电容C2、第三电容C3上的电荷的总量，Q＝(C1+C2+C3)*V。

当控制信号线PWE输入5V的高电平时，NMOS晶体管N11、N10打开，PMOS晶体管P9打开，第七节点G为低电平。同时，经过第五反相电路70，第一节点A为8V的高电平。接着，经过第二反相电路40，第四节点D为低电平。第二PMOS晶体管P2打开，第一NMOS晶体管N1关闭，使得第三节点C为高电平，第一PMOS晶体管P1的栅极为高电平，从而第一PMOS晶体管P1关闭。第一节点A的电压经过延迟电路、第一电容C1到第二节点B。在此过程中，第一电容C1充电。此时，第二节点B的电压为V’，输出到字线WL端的电压为V’，第二节点B处的电荷为Q’＝C1*(V’-8)+C2*V’+C3*V’。由于第二节点B处的电荷量守恒，因此，Q＝Q’，可以得出字线WL端的电压。

在本发明中，采用延迟电路20，在控制信号线PWE的电位信号跳变时，可以使得第一电容C1左侧的电压延迟一定时间变化。参考图4所示，当控制线号线PWE的信号由高电平跳变到低电平时，电路中，第四PMOS晶体管P4、第五PMOS晶体管P5、第四NMOS晶体管N4以及第五NMOS晶体管N5均可以等效为电容，等效电容快速充电，使得第五节点E的电压信号缓慢变化，第五节点E电压信号经过第四反相电路60到第一电容C1，使得第一电容C1两端的左侧的电压可以缓慢变化，第五节点E的信号同样的由低电平缓慢变化到高电平。然而，控制线号线PWE的信号通过第二反相器40，可以使得第一PMOS晶体管P1打开、使输出的电压VPPOUT直接与第一电源端VPP，从而保证VPPOUT的电压不低于8V。经过一段时间的延迟之后，第一电容C1左侧端的电压才下降，从而第一电容C1右侧的电压下降。

在本实施例中，所述第一电容C1的电容值为1pF-2pF，所述第二电容C2的电容值为10pF-15pF，所述第三电容C3的电容值为10pF-15pF。较佳的，所述第一电容C1的电容值为1.5pF，所述第二电容C2的电容值为10pF，所述第三电容C3的电容值为10pF。需要说明的是，所述第三电容C3为字线WL端的寄生电容，所以第三电容C3的电容值是已知固定的。当第一PMOS晶体管P1关闭时，使得第二节点B的电压为8.5V，第二节点B需要保持读写过程中(大约1.5ms)的悬空，第二节点B的会存在漏电，使得第二节点B的电压小于第一电源端VPP的电压，因此，第二电容C2可以保持第二节点B的电压，减小漏电。

可以理解的是，本发明的字线电压产生电路，可以减少晶体管的数量，并且不需要串联较多的电阻，从而可以减小芯片的面积。

相应的，本发明还提供一种存储器，闪存阵列中的每个闪存单元的源线与字线之间连接上述的字线电压产生电路，字线电压产生电路给字线译码器供电的电源，译码器通过对地址的译码选择相应的字线连接到闪存单元，使得闪存单元的字线端产生比源线端高的电压。

综上所述，本发明提供的字线电压产生电路，根据控制线号线的电压信号，使得闪存单元字线端产生比源线端高0.5V的电压，使得该闪存单元不进行读写操作。本发明的字线电压产生电路可以减少晶体管的数量，从而减小芯片的面积。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种字线电压产生电路，连接于闪存单元的源线与字线之间，其特征在于，包括：

电压转换电路，连接于控制信号线与第一节点之间；

延迟电路，连接于所述第一节点与第一电容之间；

第一电容，串联于所述延迟电路与第二节点之间；

第一PMOS晶体管，连接在第一电源端与所述第二节点之间，其栅极连接第三节点；

第二PMOS晶体管，连接在所述第二节点与所述第三节点之间，其栅极连接第四节点；

第一NMOS晶体管，所述第一NMOS晶体管的漏极连接所述第三节点，栅极连接所述第四节点，栅极与源极之间连接第一反相电路；

第二反相电路，连接于所述第一节点与所述第四节点之间；

第二电容，所述第二电容的一极连接所述第二节点，另一极接地；

第三电容，所述第三电容的一极连接所述第二节点，另一极接地。

2.如权利要求1所述的字线电压产生电路，其特征在于，所述第二节点的输出电压作为字线电压。

3.如权利要求1所述的字线电压产生电路，其特征在于，所述第二反相电路包括：

第三PMOS晶体管，连接于所述第一电源端与所述第四节点之间，其栅极连接所述第一节点；

第二NMOS晶体管，所述第二NMOS晶体管的漏极连接所述第四节点，栅极连接第二电源端；

第三NMOS晶体管，所述第三NMOS晶体管的漏极连接所述第二NMOS晶体管的源极，源极接地，栅极连接所述第一节点。

4.如权利要求1所述的字线电压产生电路，其特征在于，所述延迟电路包括依次连接的第三反相电路、第四NMOS晶体管、第四PMOS晶体管、第五NMOS晶体管、第五PMOS晶体管以及第四反相电路，所述第四NMOS晶体管、所述第四PMOS晶体管、所述第五NMOS晶体管以及所述第五PMOS晶体管的栅极相连，所述第四PMOS晶体管和所述第五PMOS晶体管的源极和漏极均连接所述第一电源端，所述第四NMOS晶体管和所述第五NMOS晶体管的源极和漏极均接地。

5.如权利要求3所述的字线电压产生电路，其特征在于，所述电压转换电路包括：

第八PMOS晶体管，连接于第七节点与所述第一电源端之间，其栅极连接第六节点；

第九PMOS晶体管，连接于所述第六节点与所述第一电源端之间，其栅极连接所述第七节点；

第十NMOS晶体管，所述第十NMOS晶体管的源极连接所述第七节点，栅极连接所述第二电源端；

第十一NMOS晶体管，所述第十一NMOS晶体管的漏极连接所述第十NMOS晶体管的漏极，源极接地，栅极连接所述控制信号线；

第十二NMOS晶体管，所述第十二NMOS晶体管的漏极连接所述第六节点，栅极连接所述第二电源端；

第十三NMOS晶体管，所述第十三NMOS晶体管的漏极连接所述第十二NMOS晶体管的源极，源极接地，栅极与所述控制信号线之间连接第五反相电路；

第六反相电路，连接在所述第七节点与所述第一节点之间。

6.如权利要求3或5中所述的字线电压产生电路，其特征在于，所述第一电源端接8V的电压，所述第二电源端接5V的电压。

7.如权利要求1所述的字线电压产生电路，其特征在于，所述第一电容的电容值为1pF-2pF。

8.如权利要求1所述的字线电压产生电路，其特征在于，所述第二电容的电容值为10pF-15pF。

9.如权利要求1所述的字线电压产生电路，其特征在于，所述第三电容的电容值为10pF-15pF。

10.一种存储器，其特征在于，包括如权利要求1-9中任意一项所述的字线电压产生电路，连接于闪存单元的源线与字线之间。