CN110390981B - 存储器电路、其操作方法及数据读取方法 - Google Patents

存储器电路、其操作方法及数据读取方法 Download PDF

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Abstract

存储器电路包括第一字线、第一位线、第二位线、第一反相器、第二反相器，P型传输门晶体管和预充电电路。第一反相器耦接至第一存储节点。第二反相器耦接至所述第一存储节点和所述第一反相器。P型传输门晶体管耦接在所述第一存储节点和所述第一位线之间。P型传输门晶体管耦接至所述第一字线、所述第一反相器和所述第二反相器。预充电电路耦接至所述第一位线或所述第二位线。所述预充电电路配置为响应于第一信号，将所述第一位线或所述第二位线充电至预充电电压。所述预充电电压介于第一逻辑电平的电压和第二逻辑电平的电压之间。本发明的实施例还提供了存储器电路的操作方法及数据读取方法。

Description

存储器电路、其操作方法及数据读取方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及存储器电路、其操作方法及数据读取方法。
背景技术
半导体集成电路(IC)工业已经制造了各种各样的数字器件以解决多种不同于领域中的问题。诸如存储器宏的这些数字器件中的一些数字器件配置为存储数据。例如，在一些应用中，高速缓存是可以在IC芯片上使用的特定的存储器宏。此外，在一些应用中，高速缓存可以配置为最近使用的存储数据，使得与访问位于IC芯片之外(即，片外)的存储器相比，可以通过访问高速缓存来实施近期数据的随后访问。通常，较大的高速缓存允许大量的近期数据被存储在芯片上，从而导致较少的片外存储器数据访问。较小存储器单元的设计能够实现更紧密的IC并加速整体IC性能。因此，期望选择6晶体管(6T)静态随机存取存储器(SRAM)。
发明内容
根据本发明的一方面，提供了一种存储器电路，包括：第一字线；第一位线；第二位线；第一反相器，耦接至第一存储节点；第二反相器，耦接至所述第一存储节点和所述第一反相器；P型传输门晶体管，耦接在所述第一存储节点和所述第一位线之间，并且耦接至所述第一字线、所述第一反相器和所述第二反相器；以及预充电电路，耦接至所述第一位线或所述第二位线，所述预充电电路配置为响应于第一信号，将所述第一位线或所述第二位线充电至预充电电压，所述预充电电压介于第一逻辑电平的电压和第二逻辑电平的电压之间。
根据本发明的另一方面，提供了一种存储器电路，包括：第一字线，在第一方向上延伸；第一位线，在不同于所述第一方向的第二方向上延伸；第二位线，在所述第二方向上延伸；第一存储器单元，位于所述第一位线和所述第二位线之间，所述第一存储器单元包括：第一存储节点；第一P型传输门晶体管，耦接至所述第一字线，并且耦接在所述第一存储节点和所述第一位线之间；以及第二存储节点，没有耦接至所述第二位线；第一预充电电路，具有耦接至所述第一位线的第一N型晶体管，并且配置为响应于第一信号，将所述第一位线充电至预充电电压；以及第二预充电电路，具有耦接至所述第二位线的第二N型晶体管，并且配置为响应于所述第一信号，将所述第二位线充电至所述预充电电压，所述预充电电压介于第一逻辑电平的电压和第二逻辑电平的电压之间。
根据本发明又一方面，提供了一种读取数据的方法，所述数据存储在第一存储器单元，所述方法包括：响应于第一信号，通过预充电电路的集合将第一位线和第二位线预充电至预充电电压，所述预充电电压介于第一逻辑电平的第一电压和第二逻辑电平的第二电压之间，所述第一位线耦接至所述第一存储器单元，预充电电路的集合耦接至所述第一位线和所述第二位线，并且所述数据是所述第一逻辑电平或所述第二逻辑电平；响应于第二信号导通传输门晶体管，包括：耦合所述第一位线和所述第一存储器单元的第一节点，所述第二信号不同于所述第一信号；以及朝向存储在所述第一存储器单元中的数据的电压，拉动所述第一位线的预充电电压；输出存储在所述第一存储器单元中的数据的电压，所述数据的电压为所述第一电压或所述第二电压。
附图说明
当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1是根据一些实施例的存储器单元的电路图。
图2是根据一些实施例的具有图1的多个存储器单元的存储器单元阵列的框图。
图3是根据一些实施例的存储器电路的电路图。
图4是根据一些实施例的存储器电路的电路图。
图5是根据一些实施例的波形的曲线图。
图6是根据一些实施例的波形的曲线图。
图7A至图7B是根据一些实施例的波形的曲线图。
图8是根据一些实施例从存储器电路读取数据的方法的流程图。
图9是根据一些实施例的感测放大器的示图。
图10是根据一些实施例的感测放大器的电路图。
图11是根据一些实施例的电荷泵的示图。
图12是根据一些实施例的写入逻辑单元的示意图。
具体实施方式
本发明提供了许多不同的用于实施所提供主题的特征的实施例或实例。以下描述部件、材料、值、步骤或配置等的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。其他部件、材料、值、步骤或配置等是预期的。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“在…之下”、“下部”、“上方”、“上部”等)以描述图中所示的一个元件或部件与另一个(一些)元件或部件的关系。除图中所示的定向之外，空间相对术语意欲包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述符可因此进行类似的解释。
根据一些实施例，存储器电路包括第一字线、第一位线、第二位线、第一反相器、第二反相器、P型传输门晶体管和预充电电路。第一反相器耦接至第一存储节点。第二反相器耦接至第一存储节点和第一反相器P型传输门晶体管耦接在第一存储节点和第一位线之间。P型传输门晶体管耦接至第一字线、第一反相器和第二反相器。预充电电路耦接至第一位线或第二位线。预充电电路配置为响应于第一信号将第一位线或第二位线充电至预充电电压。预充电电压介于第一逻辑电平的电压和第二逻辑电压的电压之间。
在一些实施例中，第一反相器、第二反相器和P型传输门晶体管是(5T)静态随机存取存储器(SRAM)的存储器单元的一部分，从而导致比其他设计更小的存储器单元尺寸。在一些实施例中，第二位线没有耦接至存储器单元而第一位线耦接至存储器单元。
在一些实施例中，预充电电路是至少一个n型晶体管。在一些实施例中，与具有由使用P型晶体管或附加电路生成的预充电电压电平的其他方法相比较，通过至少n型晶体管将第一位线和第二位线预充电至预充电电压会导致自然的预充电电压电平。在一些实施例中，自然预充电电平是生成的电压而没有附加的预充电电路。
在一些实施例中，存储器电路进一步包括感测放大器。在一些实施例中，当通过预充电之后的第一位线(BL)将读取数据存储在存储器单元中时，第二位线用作感测放大器的参考位线(BL)。在一些实施例中，通过使用第二位线作为参考位线，通过差分感测配置来实施感测放大器，导致比其他方法更快的感测时间和更低的信噪比。
在一些实施例中，使用存储器单元中的p型晶体管允许存储器单元的锁存器中的p型晶体管在读操作期间将第一位线拉至电源电压，最终导致在第一位线和第二位线之间的较大位线分歧并且导致感测放大器比其他方法更好地感测写入数据，以及与其他方法相比较，存储器单元没有利用附加电压对第二位线进行预充电。
存储器单元
图1是根据一些实施例的存储器单元100的电路图。
存储器单元100是用于说明的五晶体管(5T)单端口(SP)静态随机存取存储器(SRAM)的存储器单元。在一些实施例中，存储器单元100采用除了5个晶体管之外的若干晶体管。其他类型的存取器在各个实施例的范围内。
存储器单元100包括三个P型金属氧化物半导体(PMOS)晶体管P1、P2、和P3，和两个N型金属氧化物半导体(NMOS)晶体管N1和N2。晶体管P1、P2、N1、和N2形成交叉锁存器或者一对交叉耦合的反相器。例如，PMOS晶体管P1和NMOS晶体管N1形成第一反相器而PMOS晶体管P2和NMOS晶体管N2形成第二反相器。
PMOS晶体管P1和P2中的每个的源极端配置为电源节点NODE_1。每个电源节点NODE_1耦接至第一电压源VDDI。PMOS晶体管P1的漏极端与NMOS晶体管N1的漏极端、PMOS晶体管P2的栅极端、NMOS晶体管N2的栅极端耦接，并且配置为存储节点NDB。
PMOS晶体管P2的漏极端与NMOS晶体管N2的漏极端、PMOS晶体管P1的栅极端、NMOS晶体管N1的栅极端和PMOS晶体管P3的源极端耦接，并且配置为存储节点ND。NMOS晶体管N1和N2中的每个的源极端配置为参考电源节点(未标记处)，其中，该参考电源节点配置为接收参考电源电压VSS。NMOS晶体管N1和N2中的每个的源极端还耦接至参考电源电压VSS。
字线WL1与PMOS晶体管P3的栅极端耦接。因为PMOS晶体管P3配置为通过字线WL1上的信号进行控制以在位线BL1和节点ND之间传送数据，所以字线WL1也被称为写控制线。
PMOS晶体管P3的漏极端耦接至位线BL1。位线BL1配置为用于存储器单元100的数据输入和输出这两者。在一些实施例中，在写操作过程中，逻辑值施加给位线BL1能够将位线BL1上的逻辑值写入至存储器单元100。因为将位线BL1所携带的数据写入至节点ND并且从节点ND读取位线BL1所携带的数据，所以位线BL1被称为数据线。在不同于以上实施例的多种实施例中，PMOS晶体管P3的源极端耦接至位线BL1，并且PMOS晶体管P3的漏极端耦接至存储节点ND。
存储器单元阵列
图2是根据一些实施例的具有图1的多个存储器单元的存储器单元阵列200的框图。例如，图1的存储器单元100用作存储器单元阵列200中的一个或多个存储器单元。
存储器单元阵列200包括具有M行和N列的多个存储器单元202[1,1],202[1,2]、…、202[2,2]、…、202[M,N]的阵列(统称为“多个存储器单元202A的阵列”)，其中，N是对应于多个存储器单元202A的阵列中的列数的正整数，并且M是对应于多个存储器单元202A的阵列中的行数的正整数。多个存储器单元202A的阵列中的多个单元行配置为第一方向X。多个存储器单元202A的阵列中的多个单元列配置为第二方向Y。第二方向Y不同于第一方向X。在一些实施例中，第二方向Y垂直于第一方向X。图1的存储器单元100用作多个存储器单元202A的阵列中的一个或多个存储器单元。
存储器单元阵列200进一步包括2N条位线BL[1]、…BL[2N](统称为“位线BL”)。多个存储器单元202A的阵列中每列1、…、N与一对位线BL[1]、…、BL[2N])重叠(overlap)。每条位线BL在第二方向Y上延伸并且位于单元列上(例如，列1、…、N)。在一些实施例中，存储器单元阵列200不包括一条或多条位线条BLB。注意，如上下文中所使用的术语“条”指示逻辑反相信号，例如，位线条BLB[1]、…、BLB[N]携带了与位线BL[1]、…、BL[N]所携带的信号逻辑反相的信号。
多个存储器单元202A的阵列的多条位线的集合BL中的位线对应于图1的位线BL[1]。
在一些实施例中，多个存储器单元202A的阵列的一对存储器单元定位于多条位线BL中的一对位线之间。例如，存储器单元阵列200的行1和列1中，存储器单元202[1,1]和存储器单元202[1,2]均定位于位线BL[1]和BL[2]之间。类似地，在存储器单元阵列200的行1和列2中，存储器单元202[1,3]和存储器单元202[1,4]均定位于位线BL[3]和BL[4]之间。
存储器单元阵列200进一步包括2M条字线WL[1]、…WL[2M](统称为“字线WL”)。每条字线WL在第一方向X上延伸并且位于单元行上方(例如，行1、…、M)。多个存储器单元202A的阵列中的每行1、…、M通过一对字线WL[1]、…、WL[2M]重叠。例如，字线WL[1]和WL[2]均与多个存储器单元202A的阵列中的行1重叠。类似地，字线WL[3]和WL[4]均与多个存储器单元202A的阵列的行2重叠，并且字线WL[7]和WL[2M]均与多个存储器单元202A的阵列的行M重叠。
多个存储器单元202A的阵列的多条字线的集合WL中的字线对应于图1的字线WL[1]。
在一些实施例中，多个存储器单元202A的阵列的每行存储器单元定位于多条字线WL中的一对字线之间。例如，在存储器单元阵列200的行1中，多个存储器单元202[1,1]、202[1,2]、…、202[1,N]定位于字线WL[1]和WL[2]之间。类似地，在存储器单元阵列200的行2中，多个存储器单元202[2,1]、202[2,2]、…、202[2,N]定位于字线WL[3]和WL[4]之间。
多个存储器单元202A的阵列中的每个存储器单元耦接至多条位线BL中的相应位线和多条字线WL中的相应字线。例如，存储器单元202[1,1]耦接至位线BL[1]和字线WL[1]。类似地，存储器单元202[1,2]耦接至位线BL[2]和字线WL[2]，存储器单元202[1,3]耦接至位线BL[3]和字线WL[2]，存储器单元202[2,1]耦接至位线BL[1]和字线WL[4]，并且存储器单元202[2,2]耦接至位线BL[2]和字线WL[3]。在位于行中的多个存储器单元202A的阵列的单个存储器单元读取或写入操作期间，耦接至读取或写入存储器单元的单条字线WL通过相应的字线信号激活，并且剩余的多条字线通过相应的字线信号被去激活。例如，在位于行1中的存储器单元202[1,1]的读取或写入操作期间，字线WL[1]通过相应的字线信号被激活，并且剩余的多条字线WL[2]、WL[3]、…、WL[2M]被相应的字线信号去激活。换句话说，对于在读取或写入操作，单个存储器单元通过用于一个单元行的相应字线进行访问。类似地，在位于行和列中的多个存储器单元202A的阵列的单个存储器单元的写入操作期间，耦接至被写入的存储器单元的单条位线BL用于通过相应的位线信号写入数据，而剩余的位线没有被相应的位线信号利用。例如，在位于行1和列1中的存储器单元202[1,1]的写入操作期间，位线BL[1]具有用于将数据写入存储器单元202[1,1]的相应位线信号，并且剩余的位线BL[2]、BL[3]、…、BL[2N]没有被相应的位线信号驱动。换句话说，对于写入操作，通过用于一行单元的相应字线和用于一列单元的相应位线来访问单个存储器单元。类似地，在位于行和列中的多个存储器单元202A的阵列的单个存储器单元的读取操作期间，耦接至被写入的存储器单元的位线BL和邻近位线BL的位线用于通过相应的字线信号读取数据，并且没有利用剩余的位线。例如，在位于行1和列1中的存储器单元202[1,1]的读取操作期间，位线BL[1]和相邻位线BL[2]以及相应的位线信号用于从存储器单元202[1,1]读取数据并且没有利用剩余的位线BL[3]、…、BL[2N]。换句话说，对于读操作，通过用于一行单元的相应字线和用于一列单元的一对位线来访问单个存储器单元。在该示例中，相邻位线BL[2]用作参考位线以通过位线BL[1]感测或读取存储在存储器单元302[1,1]中的数据。
多个存储器单元202A的阵列中的多个存储器单元分组为存储器单元的第一集合204和存储器单元的第二集合206。
存储器单元的第一集合204包括存储器单元组204a、204b、…、204i。
多个存储器单元的第二集合206包括存储器单元组206a、206b、206c和206d。存储器单元组204a、204b、…、204i、206a、206b、…、206d内的其他数量的存储器单元在本公开内的预期范围内。
在一些实施例中，存储器单元阵列200中的一个或多个存储器单元包括一个或多个单端口(SP)SRAM单元。在一些实施例中，存储器单元阵列200中的一个或多个存储器单元包括一个或多个双端口(DP)或两端口(2P)SRAM单元。在一些实施例中，DP SRAM单元配置有两个端口，每个端口配置为用于将数据同时写入DP SRAM单元或者从DP SRAM单元读取数据。在一些实施例中，2P SRAM单元配置有用于将数据写入2P SRAM单元的写入端口，和用于从2P SRAM单元读取数据的读取端口。存储器单元阵列200中的不同类型的多个存储器单元在本公开的预期范围内。多个存储器单元202A的阵列的不同配置在本公开的预期范围内。多个存储器单元202A的阵列中多条位线BL或多条字线WL的不同配置在本公开的预期范围内。
在一些实施例中，存储器单元阵列200包括5T SRAM单元的阵列(图1)，导致存储器单元阵列200包括比其他存储器单元阵列更少的晶体管。在一些实施例中，通过包括更少晶体管的存储器单元阵列200，存储器单元阵列200比其他存储器单元阵列占用更少的面积。在一些实施例中，通过比其他存储器单元阵列占用更少的面积，与其他方法相比较，存储器单元阵列200更紧密并且具有更大的存储容量。
存储器电路
图3是根据一些实施例的存储器电路300的电路图。存储器电路300是在电路图中所表示的图2的存储器单元阵列200的框图的实施例。
与图2的存储器单元阵列200相比较，存储器电路300进一步包括预充电电路的集合304、均衡电路的集合306、写入驱动器电路的集合308和传输门电路的集合310。
与图2的存储器单元阵列200相比较，存储器单元阵列302替换图2的存储器单元阵列200。与图1至图4的一个或多个附图中的这些部件相同或类似的部件提供相同的参考标号，并且因此省略其详细描述。
存储器电路300包括耦接至多个存储器单元302[1,1]、302[1,2]、…、302[2,2]、…、302[M,N]的阵列(统称为“存储器单元阵列302”)的多条位线的集合BL和多条字线的集合WL，并且该阵列具有M行和N列。
存储器单元阵列302类似于图2的存储器单元阵列200，并且因此省略其类似的详细描述。例如，存储器单元阵列302是包括有图1的存储器单元100的图2的存储器单元阵列200，该存储器单元阵列200可用作存储器单元阵列302中的多个存储器单元的阵列。多条位线的集合BL类似于图2的多条位线的集合BL，并且因此省略了其类似的详细描述。多条字线的集合WL类似于图2的多条字线的集合WL，并且因此省略了类似的详细描述。
与图2的存储器单元阵列200相比较，存储器单元阵列302替换图2的多个存储器单元202A的阵列。存储器单元阵列302是图2的多个存储器单元202A的阵列的实施例。存储器单元阵列302中的每个存储器单元302[1,1]、302[1,2]、…、302[M,N]是多个存储器单元202A的阵列中的相应的存储器单元202[1,1]、202[1,2]、…、202[M,N]的实施例。
存储器单元阵列302中的每个存储器单元对应于图1的存储器单元100。例如，存储器单元阵列302中的每个存储器单元包括PMOS晶体管P3、PMOS晶体管P1、PMOS晶体管P2、NMOS晶体管N1和NMOS晶体管N2。
预充电电路的集合304包括一个或多个预充电电路304[1]、304[2]、…、304[2N]。预充电电路的集合304通过多条位线的集合BL耦接至存储器单元阵列302。
预充电电路的集合304中的每个预充电电路304[1]、304[2]、…、304[2N]耦接至多条位线的集合BL中的相应位线BL[1]、BL[2]、…、BL[2N]。例如，在一些实施例中，预充电电路304[1]耦接至位线BL[1]，并且预充电电路304[2]耦接至位线BL[2]。预充电电路的集合304中的每个预充电电路304[1]、304[2]、…、304[2N]耦接至电源电压Vcc。在一些实施例中，预充电电路的集合304中的至少一个预充电电路304[1]、304[2]、…、304[2N]耦接至不同于电源电压Vcc的电源电压。
预充电电路的集合304中的每个预充电电路304[1]、304[2]、…、304[2N]配置为接收预充电信号PCH。在一些实施例中，预充电电路的集合304中的至少一个预充电电路304[1]、304[2]、…、304[2N]配置为接收不同于预充电信号PCH的预充电信号。
预充电电路的集合304中的每个预充电电路304[1]、304[2]、…、304[2N]耦接至多条位线的集合BL中的相应位线BL[1]、BL[2]、…、BL[2N]并且配置为响应于预充电信号PCH将多条位线的集合BL中的相应位线BL[1]、BL[2]、…、BL[2N]充电至预充电电压Vpc。例如，预充电电路304[1]耦接至位线BL[1]并因此配置为响应于预充电信号PCH，将位线BL[1]充电至预充电电压Vpc。类似地，预充电电路304[2]耦接至位线BL[2]并因此配置为响应于预充电信号PCH，将位线BL[2]充电至预充电电压Vpc。
在一些实施例中，预充电电压Vpc介于第一逻辑电平“0”电压和第二逻辑电平“1”的电压之间。在一些实施例中，预充电电压Vpc等于电源电压Vcc减去预充电电路304的集合中的相应耦接的预充电电路304[1]、304[2]、…、304[2N]的阈值电压Vth(Vcc-Vth)。在一些实施例中，预充电电压Vpc对应于逻辑高值“1”或逻辑低值“0”的电压。在一些实施例中，预充电电压Vpc对应于电源电压Vcc或参考电压VSS的值。
在一些实施例中，相应的预充电电路304[1]、304[2]、…、304[2N]的阈值电压Vth是相应的NMOS晶体管N3[1]、N3[2]、…、N3[2N]的阈值电压Vth。在一些实施例中，NMOS晶体管N3[1]、N3[2]、…、N3[2N]的阈值电压Vth不同于其他NMOS晶体管N3[1]、N3[2]、…、N3[2N]的阈值电压或者相应的存储器单元中的PMOS晶体管P3的阈值电压。在一些实施例中，NMOS晶体管N3[1]、N3[2]、…、N3[2N]的阈值电压Vth与其他NMOS晶体管N3[1]、N3[2]、…、N3[2N]的阈值电压或者相应的存储器单元中的PMOS晶体管P3的阈值电压相同。在一些实施例中，NMOS晶体管N3[1]、N3[2]、…、N3[2N]中的一个或多个NMOS晶体管的阈值电压Vth是高阈值电压(HVT)、低阈值电压(LVT)或标准阈值电压(SVT)中的一个或多个。在一些实施例中，SVT大于LVT。在一些实施例中，HVT大于SVT和LVT，在一些实施例中，SVT在约120毫伏(mV)至约300mv的范围内。在一些实施例中，LVT在约50mV至约200mv的范围内。在一些实施例中，HVT在约220mV至约500mv的范围内。
预充电电路的集合304中的每个预充电电路304[1]、304[2]、…、304[2N]包括NMOS晶体管N3。
每个NMOS晶体管N3耦接至多条位线的集合BL中的相应位线BL[1]、BL[2]、…、BL[2N]并配置为响应于预充电信号PCH，将多条位线的集合BL中的相应位线BL[1]、BL[2]、…、BL[2N]预充电至电压Vpc。例如，预充电电路304[1]的NMOS晶体管N3耦接至位线BL[1]并因此配置为响应于预充电信号PCH，将位线BL[1]充电至预充电电压Vpc。类似地，预充电电路304[2]的NMOS晶体管N3耦接至位线BL[2]并因此配置为响应于预充电信号PCH将位线BL[2]充电至预充电电压Vpc。在该实例中，当预充电信号PCH应用有高逻辑值时，晶体管N3导通，并且将相应的位线BL[1]和BL[2]拉至预充电电压Vpc。结果，位线BL[1]和BL[2]预充电至电压Vpc。
每个NMOS晶体管N3的栅极配置为接收预充电信号PCH。每个NMOS晶体管N3的漏极耦接至电源电压Vcc。在一些实施例中，每个NMOS晶体管N3的漏极耦接到一起。每个NMOS晶体管N3的源极与多条位线的集合BL中的相应位线BL[1]、BL[2]、…、BL[2N]耦接。例如，预充电电路304[1]的NMOS晶体管N3的源极耦接至位线BL[1]，并且预充电电路304[2]的NMOS晶体管N3的源极耦接至位线BL[2]。
预充电电路304的集合的其他数量和配置在本公开的范围内。用于对多条位线的集合BL预充电的NMOS晶体管N3用于说明的目的。其他电路和/或其他类型的晶体管(诸如PMOS晶体管)或晶体管(用于对多条位线的集合BL进行充电)的数量在各个实施例的范围内。电压Vpc的其他值在各个实施例的范围内。
均衡电路的集合306包括一个或多个均衡电路306[1]、306[2]、…、306[N]。
均衡电路的集合306中的每个均衡电路306[1]、306[2]、…、306[N]耦接在多条位线的集合BL中的相应的成对位线之间。例如，在一些实施例中，均衡电路306[1]耦接在位线BL[1]和位线BL[2]之间。
均衡电路的集合306中的每个均衡电路306[1]、306[2]、…、306[N]耦接在多条位线的集合304的相应的成对预充电电路之间。例如，在一些实施例中，均衡电路306[1]耦接在预充电电路304[1]和预充电电路304[2]。
均衡电路的集合306中的每个均衡电路306[1]、306[2]、…、306[N]配置为接收均衡信号EQ。均衡电路的集合306中的至少一个均衡电路306[1]、306[2]、…、306[N]配置为接收不同于均衡信号EQ的信号。
均衡电路的集合306中的每个均衡电路306[1]、306[2]、…、306[N]耦接至多条位线的集合BL中的成对位线，并配置为响应于均衡信号EQ，均衡多条位线的集合BL中的成对位线的电压。例如，均衡电路306[1]耦接在位线BL[1]和BL[2]之间并因此配置为使位线BL[1]和BL[2]的电压相等以等于预充电电压Vpc。
均衡电路的集合306中的每个均衡电路306[1]、306[2]、…、306[N]包括PMOS晶体管P4。
每个PMOS晶体管P4耦接至多条位线的集合BL中的成对位线，并且配置为响应于均衡信号EQ，将多条位线的集合BL中的成对位线预充电至电压Vpc。例如，均衡电路306[1]的PMOS晶体管P4耦接在位线BL[1]和BL[2]之间，并因此配置为响应于均衡信号EQ，使位线BL[1]和BL[2]的电压等于预充电电压Vpc。在该实例中，当均衡信号EQ应用有低逻辑值时，PMOS晶体管P4导通，使得位线BL[1]和BL[2]在NMOS晶体管N3的源极处为相等的电压电平(例如，电压Vpc)。换句话说，位线BL[1]和BL[2]被预充电并等于电压Vpc。
每个PMOS晶体管P4的栅极配置为接收均衡信号EQ。每个PMOS晶体管P4的漏极与多条位线的集合BL中的位线BL[1]、BL[2]、…、BL[2N]耦接，每个PMOS晶体管P4源极与多条位线的集合BL中的另一位线BL[1]、BL[2]、…、BL[2N]耦接。例如，均衡电路306[1]的PMOS晶体管P4的漏极耦接至位线BL[1]，而均衡电路306[2]的PMOS晶体管P4的源极耦接至位线BL[2]。在一些实施例中，可交换地使用PMOS晶体管P4的漏极和源极。
均衡电路的集合306的其他数据或配置在本公开的范围内。用于平衡多条位线的集合BL中的成对位线的PMOS晶体管P4用于说明的目的。其他电路和/或其他类型的晶体管(诸如PMOS晶体管)或晶体管(用于平衡多条位线的集合BL的相应的成对位线)的数量在各个实施例的范围内。电压Vpc的其他值在各个实施例的范围内。
写入驱动器电路的集合308包括一个或多个写入驱动器电路308[1]、308[2]、…、308[N]。
写入驱动器电路的集合308中的每个写入驱动器电路308[1]、308[2]、…、308[N]在节点的集合ND中的相应的成对节点ND[1]、ND[2]、…、ND[2N]处耦接至多条位线的集合BL中的相应的成对位线。例如，写入驱动器308[1]在节点ND1处耦接至位线BL[1]，并且在节点ND2耦接至位线BL[2]。
写入驱动器电路的集合308中的每个写入驱动器电路308[1]、308[2]、…、308[N]具有相应的输入端，该相应的输入端配置为接收数据信号集合中的相应数据信号DWB[1]、DWB[2]、…、DWB[N]。
写入驱动器电路的集合308中的每个写入驱动器电路308[1]、308[2]、…、308[N]具有相应的输出端，该相应的输出端配置为将数据信号集合中的相应的数据信号DataWRen[1]、DataWRen[2]、…、DataWRen[N]输出至多条位线的集合BL的相应的成对位线。例如，写入驱动器308[1]配置为接收数据信号DWB[1]并且将数据信号DataWRen[1]在节点ND1处输出至位线BL[1]以及在节点ND2处输出至位线BL[2]。
在一些实施例中，写入驱动器电路的集合308中的一个或多个写入驱动器电路308[1]、308[2]、…、308[N]包括相应的反相器I[1]、I[2]、…、I[N]。
每个反相器I[1]、I[2]、…、I[N]具有相应的输入端，该相应的输入端配置为接收数据信号集合的相应的数据信号DWB[1]、DWB[2]、…、DWB[N]。每个反相器I[1]、I[2]、…、I[N]具有相应的输出端，该相应的输出端配置为将数据信号集合的相应的数据信号DataWRen[1]、DataWRen[2]、…、DataWRen[N]输出至多条位线的集合BL中的相应的成对位线。例如，反相器I[1]配置为接收数据信号DWB[1]，并且将数据信号DataWRen[1]在节点ND1处输出至位线BL[1]，并且在节点ND2处输出至位线BL[2]。
写入驱动器电路的集合308或反相器I[1]、I[2]、…、I[N]的其他数据或配置在本公开的范围内。配置为将数据信号输出至多条位线的集合BL的成对位线的反相器用于说明的目的。其他电路和/或其他类型的晶体管(诸如PMOS晶体管)或晶体管(配置为将数据信号输出至多条位线的集合BL中的成对位线)的数量在各个实施例的范围内。例如，在一些实施例中，缓冲器可以用于替换相应的反相器。
传输门电路的集合310包括一个或多个传输门电路310[1]、310[2]、…、310[2N]。
传输门电路的集合310中的每个传输门310[1]、310[2]、…、310[2N]在节点的集合ND的相应节点处耦接至多条位线的集合BL中的相应位线BL[1]、BL[2]、…、BL[2N]。例如，在一些实施例中，传输门310[1]在节点ND1处耦接至位线BL[1]，并且传输门310[2]在节点ND2耦接至位线BL[2]。
传输门的集合310中的成对的相邻传输门310[1]、310[2]、…、310[2N]定位于存储器单元阵列302的相应列1、2、…、N中，并且配置为接收相应的使能信号CS[1]、CS[2]、…、CS[N](统称为“使能信号的第一集合CS”)和相应的互补使能信号CSB[1]、CSB[2],、…,CSB[N](统称为“使能信号的第二集合CSB”)。例如，在一些实施例中，传输门310[1]和传输门310[2]定位于存储器单元阵列302的列1中，并且传输门310[1]配置为接收使能信号CS[1]和互补使能信号CSB[1]，并且传输门310[2]也配置为接收使能信号CS[1]和互补使能信号CSB[1]。
在存储器单元阵列302的每列1、2、…、N内，传输门的集合310中的成对的相邻传输门310[1]、310[2]、…、310[2N]进一步耦接至感测放大器的集合312的相应的感测放大器312[1]、312[2]、…、312[N]。例如，在一些实施例中，传输门310[1]和310[2]定位于存储器单元阵列302的列1中，并且耦接至感测放大器312[1]。
传输门的集合310中的每对传输门310[1]、310[2]、…、310[2N]配置为响应于使能信号的第一集合CS的相应的使能信号和使能信号的第二集合CSB的相应的互补使能信号，提供介于多条位线的集合BL的相应的成对位线和感测放大器的集合312的相应的感测放大器之间的连接件或隔离件。例如，传输门310[1]和310[2]配置为提供位线BL[1]和BL[2]以及感测放大器312[1]之间的连接件或隔离件。
节点的集合ND中的每个节点定位于多条位线的集合BL的相应位线和传输门的集合310的相应传输门之间。例如，节点ND1和ND2定位于相应的位线BL[1]和BL[2]以及相应的传输门310[1]和310[2]之间。
传输门的集合310中的每个传输门310[1]、310[2]、…、310[2N]包括耦接的NMOS晶体管N4和PMOS晶体管P5。
在存储器单元阵列302的每列1、2、…、N内，每个NMOS晶体管N4的栅极配置为接收使能信号的第一集合CS的相应的使能信号CS[1]、CS[2]、…、CS[N]。例如，传输门310[1]的NMOS晶体管N4的栅极和传输门310[2]的NMOS晶体管N4的栅极这两者配置为接收使能信号CS[1]。类似地，传输门310[2N-1]的NMOS晶体管N4的栅极和传输门310[2N]的NMOS晶体管N4的栅极这两者配置为接收使能信号CS[N]。
在存储器单元阵列302的每列1、2、…、N内，每个PMOS晶体管P5的栅极配置为接收使能信号的第二集合CSB的相应的互补使能信号CSB[1]、CSB[2]、…,、CSB[N]。例如，传输门电路310[1]的PMOS晶体管P5的栅极和传输门310[2]的PMOS晶体管P5的栅极这两者配置为接收互补使能信号CSB[1]。类似地，传输门310[2N-1]的PMOS晶体管P5的栅极和传输门310[2N]的PMOS晶体管P5的栅极这两者配置为接收互补使能信号CSB[N]。在一些实施例中，在存储器单元阵列302的每列1、2、…、N内，NMOS晶体管N4的栅极耦接至PMOS晶体管P5的相应的栅极。
传输门的集合310中的相应的传输门310[1]、310[2]、…、310[2N]的每个NMOS晶体管N4的漏极和传输门的集合310中的相应的传输门310[1]、310[2]、…、310[2N]的每个PMOS晶体管P5的源极在节点的集合ND的相应节点处耦接至多条位线的集合BL的相应位线BL[1]、BL[2]、…、BL[2N]。传输门的集合310中的相应的传输门310[1]、310[2]、…、310[2N]的每个NMOS晶体管N4的漏极耦接至传输门的集合310中的相应的传输门310[1]、310[2]、…、310[2N]的每个PMOS晶体管P5的源极。
例如，在一些实施例中，传输门310[1]的NMOS晶体管N4的漏极和传输门310[1]的PMOS晶体管P5的源极在节点ND1处耦接至位线BL[1]。类似地，传输门310[2]的NMOS晶体管N4的漏极和传输门310[2]的PMOS晶体管P5的源极在节点ND2处耦接至位线BL[1]。
例如，在一些实施例中，传输门310[1]的NMOS晶体管N4的漏极耦接至传输门310[1]的PMOS晶体管P5的源极。类似地，传输门310[2]的NMOS晶体管N4的漏极耦接至传输门310[2]的PMOS晶体管P5的源极。
传输门的集合310的相应传输门310[1]、310[2]、…、310[2N]的每个NMOS晶体管N4的源极耦接至传输门的集合310的相应传输门310[1]、310[2]、…、310[2N]的每个PMOS晶体管P5的漏极。例如，在一些实施例中，传输门310[1]的NMOS晶体管N4的源极耦接至传输门310[1]的PMOS晶体管P5的漏极。类似地，传输门310[2]的NMOS晶体管N4的源极耦接至传输门310[2]的PMOS晶体管P5的漏极。
传输门的集合310的相应的成对传输门310[1]、310[2]、…、310[2N]的NMOS晶体管N4的成对源极端耦接至感测放大器的集合312的相应的感测放大器312[1]、312[2]、…、312[N]。传输门的集合310的相应的成对传输门310[1]、310[2]、…、310[2N]的PMOS晶体管P5的成对漏极端耦接至感测放大器的集合312的相应的感测放大器312[1]、312[2]、…、312[N]。例如，在一些实施例中，传输门310[1]的NMOS晶体管N4的源极和传输门310[1]的PMOS晶体管P5的漏极均耦接至感测放大器312[1]。类似地，传输门310[2]的NMOS晶体管N4的源极和传输门310[2]的PMOS晶体管P5的漏极均耦接至感测放大器312[1]。在一些实施例中，传输门的集合310被称为列选择多路复用器的集合。
传输门的集合310的其他数量或配置在本公开的范围内。传输门的集合310的NMOS晶体管N4或PMOS晶体管P5用于说明的目的。其他电路和/或其他类型的晶体管(诸如NMOS晶体管或PMOS晶体管)或晶体管的数量(作为传输门的集合310)在各个实施例的范围内。
感测放大器电路的集合312包括一个或多个感测放大器电路312[1]、312[2]、…、312[N]。
感测放大器的集合312的至少一个感测放大器312[1]、312[2]、…、312[N]配置为通过多条位线的集合BL中的相应的成对位线之间分离的位线来感测或读取存储在存储器单元阵列302的存储器单元中的数据。例如，在一些实施例中，感测放大器312[1]配置为通过位线BL[1]和BL[2]之间的分离的位线来感测或读取存储在存储器单元302[1,1]中的数据。在该实例中，位线BL[2]用作参考位线，以通过位线BL[1]感测或读取存储在存储器单元302[1,1]中的数据。在以下可以申请中可以找到关于示例性感测放大器电路的具体细节，例如，在2018年6月29日提交的第62/691745号美国临时申请或者于2017年6月13日授权的第9,679,619号美国专利，以及于2014年9月18日公开的第20140269128号预授权公开版本，其全部内容结合于此作为参考。
以下参考图9和图10，对感测放大器进行详细描述。
图9是根据一些实施例的感测放大器900的示图。感测放大器900包括交叉锁存器XLCH，传输门PG和PGB，以及电路910、920、930和940。传输门PG和PGB也分别称为传输门晶体管PG和PGB。交叉锁存器XLCH包括反相器INV1和INV2。电路910、920、930被配置为当感测放大器900被激活以感测沿着线LDL和LDLB传递的数据DL和DLB(未示出)时，减小由感测放大器900吸取的电流。激活电路940被配置为响应于感测放大器使能信号SAE而激活感测放大器900。
图10是根据一些实施例的感测放大器1000的电路图。感测放大器1000是图9中的感测放大器900的示例实现。在图9和图10中使用相同的附图标记来指出其相应的部件。
传输门晶体管PG基于晶体管PG的栅极处的控制信号PG_EN将晶体管PG的源极处的线LDL上的数据DL传送到节点DL_IN。例如，当信号PG_EN是逻辑高时，晶体管PG截止。结果，线LDL与节点DL_IN电断开。但是当信号PG_EN为逻辑低时，晶体管PG导通，并且线LDL电耦接到节点DL_IN。实际上，线LDL上的数据DL被传送到节点DL_IN。传输门晶体管PGB以类似于传输栅极晶体管PG将数据DL传输到节点DL_IN的方式将线LDLB上的数据DLB传输到节点DLB_IN。
晶体管M1、M2、M3和M4形成图9中的交叉耦合的反相器对或交叉锁存器XLCH。例如，晶体管M1和M3形成图9中所示的反相器INV2，而晶体管M2和M4形成图9中所示的反相器INV1。PMOS晶体管MC3形成图9中的电路910，而PMOS晶体管MC4形成电路920。晶体管MC3的栅极耦接到线LDLB。有效地，晶体管MC3的栅极和传输门晶体管PGB的源极接收线LDLB上的相同数据DLB。相反，晶体管MC4的栅极耦接到线LDL并接收数据DL。有效地，晶体管MC4的栅极和传输门晶体管PG的源极接收线LDL上的相同数据DL。
NMOS晶体管MC1和MC2形成图9中的电路930。晶体管MC1的栅极耦接到线LDLB。有效地，晶体管MC1、MC3的栅极和传输门晶体管PGB的源极接收线LDLB上的相同数据DLB。相反，晶体管MC2的栅极耦接到线LDL。有效地，晶体管MC2、MC4的栅极和传输门晶体管PG的源极接收线LDL上的相同数据DL。
NMOS晶体管M5形成图9中的电路940。晶体管M5的栅极处的信号SAE用于导通或截止晶体管M5。
感测放大器的集合312的每个感测放大器312[1]、312[2]、…、312[N]具有相应的第一输入端，该第一输入端配置为接收感测放大器使能信号的集合SAen的相应的感测放大器使能信号SAen[1]、SAen[2]、…、SAen[N]。
感测放大器的集合312中的每个感测放大器312[1]、312[2]、…、312[N]进一步包括相应的成对输入端，其中，该相应的成对输入端在节点的集合ND的相应的成对节点ND[1]、ND[2]、…、ND[2N]处耦接至多条位线的集合BL的相应的成对位线。感测放大器的集合312的感测放大器312[1]、312[2]、…、312[N]的相应的成对输入端配置为接收多条位线的集合BL的相应的成对位线的成对的相应电压。例如，感测放大器312[1]在节点ND1通过传输门310[1]耦接至位线BL[1]，并且感测放大器312[1]配置为接收位线BL[1]的相应电压。类似地，感测放大器312[1]在节点ND2处通过传输门310[2]耦接至位线BL[2]，并且感测放大器312[1]配置为接收位线BL[2]的相应电压。
在一些实施例中，感测放大器的集合312的每个感测放大器配置为响应于感测放大器使能信号的集合SAen的感测放大器使能信号，感测多条位线的集合BL的位线电压和多条位线的集合BL的另一位线电压之间的差值。在一些实施例中，作为参考位线的另一位线的电压用于发展位线和另一位线之间的分离位线的电压。在一些实施例中，另一位线邻近或直接紧邻位线。
感测放大器的集合312中的每个感测放大器312[1]、312[2]、…、312[N]具有相应的输出端，其中该相应的输出端配置为响应于响应于感测放大器使能信号的集合SAen的感测放大器使能信号，输出数据信号集合的相应的数据信号DataOut[1]、DataOut[1]、…、DataOut[N]。例如，感测放大器312[1]配置为响应于感测放大器使能信号的集合SAen[1]，输出数据信号DataOut[1]，并且感测放大器312[N]配置为响应于感测放大器使能信号的集合SAen[N]，输出数据信号DataOut[N]。
感测放大器的集合312的其他电路、数据或配置在本公开的范围内。
在一些实施例中，即使位线BL[2]没有耦接至存储器单元302[1,1]，当通过位线BL[1]读取存储在存储器单元302[1,1]的数据时，位线BL[2]也用作感测放大器312[1]的参考位线。在一些实施例中，通过使用位线BL[2]作为参考位线，通过差分感测配置来实施感测放大器312[1]，从而导致比其他方法更快的感测时间和更低的信噪比。
在一些实施例中，与具有由附加电路生成的预充电电压电平的其他方法相比较，通过NMOS晶体管N3将位线BL[1]和BL[2]预充电至预充电电压Vpc会导致自然预充电电压电平。
在一些实施例中，使用存储器单元302[1,1]中的PMOS晶体管P3允许存储器单元302[1,1]中的PMOS晶体管P2将位线BL[1]拉至电源电压Vcc(例如，逻辑高)，从而与其他方法相比较，导致较大预定值ΔV从而允许在位线BL[1]和BL[2]之间发展较大分离的位线，并且导致感测放大器312[1]更好地感测写入数据。
在一些实施例中，存储器电路300还包括为了简单没有描述的其他电路(例如，其他驱动器电路、定时电路、解码器电路等)。
图4是根据一些实施例的存储器电路400的电路图。图4示出如何检测多列(例如，列多路复用)以共享感测放大器，从而减小面积。在一些实施例中，存储器电路400是具有单个感测放大器(例如，感测放大器412)的4:1列多路复用电路实施方式。
存储器电路400包括存储器单元阵列402、写入驱动器电路的集合408、传输门电路的集合410和感测放大器412。
存储器单元阵列402是图2的存储器单元阵列200的变型例，并且因此省略类似的详细描述。例如，当M＝2行并且N＝4列时，存储器单元阵列402对应于存储器单元阵列200。换句话说，存储器单元阵列402包括图2的存储器单元阵列200的行1和2，以及列1、2、3、和4。存储器单元阵列402包括耦接至多个存储器单元202[1,1]、202[1,2]、…、202[2,2]、…、202[2,8]的阵列的多条位线的集合BL的位线BL[1]、BL[2]、…、BL[8]和多条字线的集合WL的多条字线WL[1]、WL[2]、…、WL[4]。
位线BL[1]、BL[3]、BL[5]和BL[7]被称为奇数位线的集合BLodd。位线BL[2]、BL[4]、BL[6]和BL[8]被称为偶数位线的集合BLeven。
写入驱动器电路的集合408类似于图3的写入驱动器电路的集合308，并且因此省略类似的详细描述。写入驱动器电路408[1]中的反相器I[1]和写入驱动器电路408[2]中的反相器I[2]类似于图3的一个或多个反相器I[1]、I[2]、…、I[N]，并且因此省略类似的详细描述。传输门电路的集合410类似于图3的传输门电路的集合310，并且因此省略类似的详细描述。感测放大器412类似于图3的感测放大器的集合312中的至少一个感测放大器，因此，省略了类似的详细描述。
写入驱动器电路的集合408包括写入驱动器电路408[1]和408[2]中的一个或多个。写入驱动器电路408[1]和408[2]包括相应的反相器I[1]和I[2]。写入驱动器电路408[1]和408[2]类似于图3的相应的写入驱动器电路308[1]和308[N]，因此省略类似的详细描述。反相器I[1]和I[2]类似于图3的相应的反相器I[1]和I[N]，因此省略类似的详细描述。
写入驱动器408[1]耦接至节点的集合D中的节点D1、D2、D3和D4。写入驱动器电路408[1]通过传输门的集合410的相应的传输门410[1]、410[3]、410[5]、410[7]耦接至奇数位线的集合BLodd的相应位线BL[1]、BL[3]、BL[5]、BL[7]。
写入驱动器408[2]耦接至节点的集合E中的节点E1、E2、E3和E4。写入驱动器电路408[2]通过传输门的集合410的相应传输门410[2]、410[4]、410[6]、410[8]耦接至偶数位线的集合BLeven的相应位线BL[2]、BL[4]、BL[6]、BL[8]。
写入驱动器408[1]或者408[2]定位于传输门的集合410之下。写入驱动器电路408[1]或408[2]位于传输门的集合410和感测放大器412之间。
传输门的集合410包括传输门410[1]、410[2]、…、410[8]中的一个或多个。传输门410[1]、410[2]、…、410[8]类似于图3的相应的传输门310[1]、310[2]、…、310[8]，因此省略了类似的详细描述。
传输门的集合410的传输门410[1]、410[3]、410[5]、410[7]耦接在节点的集合D的相应节点D1、D2、D3、D4和奇数位线的集合BLodd中的相应位线BL[1]、BL[3]、BL[5]、BL[7]之间。
传输门的集合410的传输门410[2]、410[4]、410[6]、410[8]耦接在节点的集合E的相应节点E4、E3、E2、E1和偶数位线的集合BLeven中的相应位线BL[2]、BL[4]、BL[6]、BL[8]之间。
感测放大器412包括第一输入端、第二输入端、第三输入端和输出端。
感测放大器412的第一输入端类似于感测放大器的集合312的一个或多个感测放大器的第一输入端，因此省略了类似的详细描述。
感测放大器412的第一输入端配置为接收感测放大器使能信号SAen’。感测放大器使能信号SAen’类似于感测放大器使能信号的集合SAen中的一个或多个感测放大器使能信号，因此省略了类似的详细描述。
感测放大器412的第二输入端通过节点D1耦接至节点的集合D中的节点D2、D3和D4。感测放大器412的第二输入端通过传输门的集合410的相应的传输门410[1]、410[3]、410[5]、410[7]耦接至奇数位线的集合BLodd的相应位线BL[1]、BL[3]、BL[5]、BL[7]。
感测放大器412的第三输入端通过节点E1耦接至节点的集合E的节点E4、E3和E2。感测放大器412的第三输入端通过传输门的集合410的相应传输门410[2]、410[4]、410[6]、410[8]耦接至偶数位线的集合BLeven的相应位线BL[2]、BL[4]、BL[6]、BL[8]。
感测放大器412的输出端类似于感测放大器的集合312的一个或多个感测放大器的输出端，因此省略类似的详细描述。感测放大器412的输出端配置为输出数据信号DataOut’。数据信号DataOut’类似于数据信号集合DataOut的一个或多个数据信号，因此省略类似的详细描述。
在一些实施例中，存储器电路400被称为具有单个感测放大器(例如，感测放大器412)的4:1列多路复用电路实施方式。在一些实施例中，存储器单元阵列402的列1、2、3和4彼此多路复用，使得在存储器单元阵列402中的存储器单元的写入或读取周期期间，选择包含有相应的偶数位线和相应的奇数位线的单列。例如，在一些实施例中，通过使能信号的第一集合CS中相应的使能信号CS[1]、CS[2]、CS[3]、CS[4]为逻辑高并且使能信号的第二集合CSB中相应的互补使能信号CSB[1]、CSB[2]、CSB[3]、CSB[4]为逻辑低来选择奇数位线的集合BLodd中的位线BL[1]、BL[3]、BL[5]、BL[7]和偶数位线的集合BLeven中的相应位线BL[2]、BL[4]、BL[6]、BL[8]。在一些实施例中，通过选择单独列，通过写入驱动器电路408[1]或408[2]写入或者通过感测放大器412读取耦接至奇数位线或偶数位线的所选列内的存储器单元。
存储器电路400的其他数量的一起多路复用的列或配置在本公开的范围内。例如，存储器单元阵列402的其他数量的多行和/或多列、以及列多路复用组合在本公开的范围内。
在一些实施例中，为了容易说明，图4的存储器电路400没有示出图3的存储器电路300的预充电电路的集合304和均衡电路的集合306，但是存储器电路300的预充电电路的集合304和均衡电路的集合306也可以包括在存储器电路400中，因此省略了类似的详细描述。图4示出了可以怎样选择多列(列多路复用)以共享感测放大器，从而减小面积。
存储器电路400的其他电路、数据或配置在本公开的范围内。例如，存储器单元阵列402的其他数据的多行和/或多列、以及列多路复用组合在本公开的范围内。
波形-1的读操作
图5是根据一些实施例的波形500的曲线图。
在存储在图3的存储器单元阵列302的存储器单元302[1,1]中的高逻辑值的读取操作中，波形500对应于多个信号的波形。
在该示例中，存储器单元302[1,1]最初存储高逻辑值，并且通过感测放大器312[1]执行存储器单元302[1,1]的高逻辑值的读取操作。在该示例中，逻辑高等于电源电压Vcc，并且逻辑低等于电源电压Vss。
在一些实施例中，曲线502表示图3或图4的位线BL[1]的位线信号BL1；曲线504表示图3或图4的位线BL[2]的位线信号BL2；曲线505表示通过均衡电路306[1]所接收的均衡信号EQ；曲线506表示预充电电路304[1]或304[2]所接收的预充电信号PCH；曲线508表示图3或图4的字线WL[1]的字线信号WL；曲线510表示通过至少传输门310[1]、310[2]、410[1]或410[2]所接收的信号CS；以及曲线512表示通过感测放大器312[1]或412所接收的感测放大器使能信号SAen。
在时间T0处，曲线505是导致均衡电路306[1]截止的高逻辑值，并且曲线506是导致预充电电路304[1]和304[2]保持截止的低逻辑值。
在时间T0处，曲线508是导致存储器单元302[1,1]中的PMOS晶体管P3截止的高逻辑值，并且位线BL[1]和BL[2]没有连接至存储器单元302[1,1]。
在时间T0处，曲线510是导致传输门310[1]和310[2]保持截止的低逻辑值，并且位线BL[1]和BL[2]没有连接至感测放大器312[1,1]。
在时间T0处，曲线512是导致感测放大器312[1]保持截止的低逻辑值。
在时间T1处，曲线505转换为低逻辑值，导致均衡电路306[1]中的PMOS晶体管P4开始导通，并且曲线506从低逻辑值转换为高逻辑值，从而导致预充电电路304[1]和304[2]的每个预充电电路中的NMOS晶体管N3开始导通。由于NMOS晶体管N3开始导通，所以通过相应的预充电电路304[1]和304[2]会导致位线BL[1]和BL[2](如分别通过曲线502和504所示)开始转换为预充电电压Vpc。换句话说，通过NMOS晶体管N3导通，曲线502和504开始转换为预充电电压Vpc。
在时间T2处，曲线505是低逻辑值，导致均衡电路306[1]中的PMOS晶体管P4导通均衡电路306[1]，从而耦接位线BL[1]和BL[2]并且使位线BL[1]和BL[2]的相应电压相等，以及曲线506是高逻辑值，会导致预充电电路304[1]和304[2]的每个预充电电路中的NMOS晶体管N3导通，从而将位线BL[1]和BL[2](如分别通过曲线502和504所示的)预充电至预充电电压Vpc。
在时间T2处，曲线510从低逻辑值转换为高逻辑值，导致传输门310[1]和310[2]导通，作为传输门310[1]和310[2]导通的结果，导致相应的位线BL[1]和BL[2]连接至感测放大器312[1,1]。
在时间T3处，曲线510是导致传输门310[1]和310[2]导通的高逻辑值，从而将相应的位线BL[1]和BL[2]连接至感测放大器312[1,1]。
在时间T4处，曲线502和504为预充电电压Vpc，曲线505转换为高逻辑值，导致均衡电路306[1]中的PMOS晶体管P4开始截止，并且曲线506从高逻辑值转换为低逻辑值，导致预充电电路304[1]和304[2]的每个预充电电路中的NMOS晶体管N3开始截止。在时间T4之后，曲线502保持在预充电电压Vpc，并且用作位线BL[1]和感测放大器312[1]的参考电压。
在时间T5处，曲线505是高逻辑值，从而导致均衡电路306[1]中的PMOS晶体管P4截止，并且曲线506是低逻辑值，从而导致预充电电路304[1]和304[2]的每个预充电电路中的NMOS晶体管N3截止。
在时间T6处，曲线508从高逻辑值转换为低逻辑值，导致存储器单元302[1,1]中的PMOS晶体管P3开始导通。在时间T6之前，逻辑高存储在存储器单元302[1,1]中的节点ND1处。由于PMOS晶体管P3开始导通，所以导致存储器单元302[1,1]的节点ND1连接至位线BL[1]，从而导致朝向节点ND1存储的高逻辑值开始拉动位线BL[1]的电压。曲线502在时间T6处示出了位线BL[1]的电压从预充电电压Vpc转换为高逻辑值。
在时间T7处，曲线508是低逻辑值，会导致存储器单元302[1,1]中的PMOS晶体管P3导通，从而将存储器单元302[1,1]的节点ND1连接至位线BL[1]。由于存储器单元302[1,1]的节点ND1连接至位线BL[1]，所以导致继续朝向如时间T7处的曲线502所示的存储的高逻辑值拉动位线BL[1]的电压。
在时间T8处，曲线510从高逻辑值转换为低逻辑值，会导致传输门310[1]和310[2]开始截止。作为传输门310[1]和310[2]截止的结果，会导致相应的位线BL[1]和BL[2]开始与感测放大器312[1,1]断开连接。在一些实施例中，当位线BL[1]和BL[2]之间分离的数据等于或大于预定值ΔV时，产生曲线510从高逻辑值转换作为低逻辑值，其中，预定值ΔV足以用于感测放大器312[1]以检测分离的数据。在时间T8处，位线BL[1]和BL[2]之间分离的数据等于如通过相应的曲线502和504所示的预定值ΔV。在一些实施例中，预定值ΔV等于NMOS晶体管N3的阈值电压Vth。
在时间T9处，曲线510是低逻辑值，会导致传输门310[1]和310[2]截止，从而相应的位线BL[1]和BL[2]与感测放大器312[1,1]断开连接。
在时间T9处，曲线512从低逻辑值转换为高逻辑值，导致感测放大器312[1]开始导通。在一些实施例中，在位线BL[1]和BL[2]之间分离的数据等于或大于预定值ΔV之后，通过感测放大器使能信号SAen[1]将感测放大器312[1]设置为使能或导通。
在时间T10处，曲线508从低逻辑值转换为高逻辑值，导致存储器单元302[1,1]中的PMOS晶体管P3开始截止。由于PMOS晶体管P3开始截止，会导致存储器单元302[1,1]的节点ND1与位线BL[1]断开连接。
在时间T10处，曲线512是高逻辑值，导致感测放大器312[1]导通。在一些实施例中，位线BL[1]和BL[2]之间分离的数据等于或大于预定值ΔV，导致感测放大器312[1]正确地感测或读取存储在存储器单元302[1,1]中的数据。在一些实施例中，当通过位线BL[1]读取存储在存储器单元302[1,1]中的数据时，位线BL[2]用作感测放大器312[1]的参考位线。在一些实施例中，如果通过位线BL[2]读取存储在存储器单元302[1,2]中的数据，则位线BL[1]用作感测放大器312[1]的参考位线。换句话说，通过位线改变参考位线，其中，位线连接至要从其中读取的选定存储器单元。
在一些实施例中，即使位线BL[2]没有耦接至存储器单元302[1,1]，当通过位线BL[1]读取存储在存储器单元302[1,1]中的数据时，位线BL[2]也用作感测放大器312[1]的参考位线。在一些实施例中，通过使用位线BL[2]作为参考位线，通过差分感测配置来实施感测放大器312[1]，导致比其他方法更快的感测时间和更低的信噪比。
在一些实施例中，与具有由附加电路所生成的预充电电压电平的其他方法相比较，通过NMOS晶体管N3将位线BL[1]和BL[2]预充电至预充电电压Vpc会导致自然预充电电压电平。
在一些实施例中，通过使用存储器单元302[1,1]中的PMOS晶体管P3允许存储器单元302[1,1]中的PMOS晶体管P2将位线BL[1]拉至电源电压Vcc(例如，逻辑高)，从而与其他方法相比较，导致较大预定值ΔV从而允许在位线BL[1]和BL[2]之间发展较大分离的位线，并且导致感测放大器312[1]更好地感测写入数据。
尽管参考存储器单元302[1,1]、位线BL[1]和BL[2]、预充电电路304[1]和304[2]、字线WL[1]、传输门310[1]和310[2]和感测放大器312[1]以及相应的信号解释图5，但是图5的教导也可应用于图3的存储器电路300中或者图4的存储器电路400中的其他电路和相应信号。此外，参考图3所描述的存储器电路300的一个或多个优点可应用于图4的存储器电路400。
波形–0的读操作
图6是根据一些实施例的波形600的曲线图。
在存储在图3的存储器单元阵列302的存储器单元302[1,1]中的低逻辑值的读取操作过程中，波形600对应于多个信号的波形。
波形600是图5的波形500的变型例。波形600类似于图5的波形500，因此省略了类似的详细描述。
在图3的存储器单元阵列302的存储器单元302[1,1]中的读取操作过程中，波形600包括多个信号的波形。在该示例中，存储器单元302[1,1]最初存储低逻辑值，并且通过感测放大器312[1]来执行存储器单元302[1,1]的低逻辑值的读取操作。在该示例中，逻辑高等于电源电压Vcc，并且逻辑低等于电源电压Vss。
在一些实施例中，曲线602表示图3或图4的位线BL[1]的位线信号BL1，曲线604表示图3或图4的位线BL[2]的位线信号BL2；曲线605表示均衡电路306[1]所接收的均衡信号EQ；曲线606表示通过预充电电路304[1]或304[2]所接收的预充电信号PCH；曲线608表示图3或图4的字线WL[1]的字线信号WL；曲线610表示通过至少传输门310[1]、310[2]、410[1]或410[2]所接收的信号CS；以及曲线612表示通过感测放大器312[1]或412所接收的感测放大器使能信号SAen。
从时间T0至时间T5，曲线602、604、605、606、608、610和612类似于图5的相应曲线502、504、505、506、508、510和512，因此省略了类似的详细描述。
在时间T4处，曲线602保持在预充电电压Vpc处，并且用作位线BL[1]和感测放大器312[1]的参考电压。
在时间T6处，曲线608从高逻辑值转换为低逻辑值，导致存储器单元302[1,1]中的PMOS晶体管P3开始导通。在时间T6之前，逻辑低存储在存储器单元302[1,1]中的节点ND1处。由于PMOS晶体管P3开始导通，所以会导致存储器单元302[1,1]的节点ND1连接至位线BL[1]，从而导致朝向节点ND1的存储的低逻辑值拉动位线BL[1]的电压。曲线602在时间T6处示出了将位线BL[1]的电压从预充电电压Vpc转换为低逻辑值。
在时间T7处，曲线608是低逻辑值，导致存储器单元302[1,1]中的PMOS晶体管P3导通，从而将存储器单元302[1,1]的节点ND1连接至位线BL[1]。由于存储器单元302[1,1]的节点ND1连接至位线BL[1]，所以会导致继续朝向如在时间T7处的曲线602所示的存储的低逻辑值拉动位线BL[1]的电压。
在时间T8处，曲线610从高逻辑值转换为低逻辑值，导致传输门310[1]和310[2]开始截止。作为传输门310[1]和310[2]截止的结果，导致相应的位线位线BL[1]和BL[2]开始与感测放大器312[1,1]断开连接。在一些实施例中，当位线BL[1]和BL[2]之间分离的数据等于或大于预定值ΔV时，会发生曲线610从高逻辑值转换为低逻辑值，该预定值ΔV足以使感测放大器312[1]检测分离的数据。在时间T8处，位线BL[1]和BL[2]之间分离的数据等于如相应曲线602和604所示的预定值ΔV。在一些实施例中，预定值ΔV等于电源电压Vcc减去NMOS晶体管N3的两倍阈值电压Vth(ΔV＝Vcc–2Vth)。
在时间T9处，曲线610是低逻辑值，导致传输门310[1]和310[2]截止，从而使相应的位线BL[1]和BL[2]与感测放大器312[1,1]断开连接。
在时间T9处，曲线612从低逻辑值转换为高逻辑值，导致感测放大器312[1]开始导通。在一些实施例中，在位线BL[1]和BL[2]之间分离的数据等于或大于预定值ΔV之后，通过感测放大器使能信号SAen[0]将感测放大器312[1]设置为使能或导通。
在时间T10处，曲线608从低逻辑值转换为高逻辑值，导致存储器单元302[1,1]中的PMOS晶体管P3开始截止。由于PMOS晶体管P3开始截止，所以会导致存储器单元302[1,1]的节点ND1与位线BL[1]断开连接。
在时间T10处，曲线612是高逻辑值，导致感测放大器312[1]导通。在一些实施例中，位线BL[1]和BL[2]之间分离的数据等于或大于预定值ΔV，导致感测放大器312[1]正确感测或读取存储在存储器单元302[1,1]中的数据。在一些实施例中，当通过位线BL[1]读取存储在存储器单元302[1,1]中的数据时，位线BL[2]用作感测放大器312[1]的参考位线。
在一些实施例中，即使位线BL[2]没有耦接至存储器单元302[1,1]，当通过位线BL[1]读取存储在存储器单元302[1,1]中的数据时，位线BL[2]也用作感测放大器312[1]的参考位线。在一些实施例中，通过使用位线BL[2]用作参考位线，通过差分感测配置来实施感测放大器312[1]，导致比其他方法更快的感测时间和更低的信噪比。
在一些实施例中，通过由NMOS晶体管N3将位线BL[1]和BL[2]预充电至预充电电压Vpc，与具有由附加电路生成的预充电电压电平的其他方法相比较，导致自然预充电电压电平。
在一些实施例中，通过使用存储器单元302[1,1]中的PMOS晶体管P3允许存储器单元302[1,1]中的PMOS晶体管P2将位线BL[1]拉至电源电压Vcc(例如，逻辑高)，从而与其他方法相比较，导致较大预定值ΔV从而允许在位线BL[1]和BL[2]之间发展较大分离的位线，并且导致感测放大器312[1]更好地感测写入数据。
尽管参考存储器单元302[1,1]、位线BL[1]和BL[2]、预充电电路304[1]和304[2]、字线WL[1]、传输门310[1]和310[2]以及感测放大器312[1]，以及相应的信号说明了图6，但是图6的教导还可应用于图3的存储器电路300或图4存储器电路400中的其他电路和相应信号。
波形-写操作
图7A至图7B是根据一些实施例的相应波形700A-700B的曲线图。
在存储在图3的存储器单元阵列302的存储器单元302[1,1]中的高逻辑值的写入操作过程中，波形700A对应于多个信号的波形。在存储在图3的存储器单元阵列302的存储器单元302[1,1]中的低逻辑值的写入操作过程中，波形700B对应于多个信号的波形。
波形700A至700B是图5的波形500的变型例。波形700A至700B类似于图5的波形500，因此省略了类似的详细描述。
在一些实施例中，曲线702表示图3或图4的位线BL[1]的至少数据信号DataWRen或位线信号BL1；曲线704表示图3或图4的字线WL[1]的字线信号WL。曲线704包括曲线部分706或曲线部分708(以下所述的)。
在时间T0处，曲线702是低逻辑值，并且曲线704是高逻辑值，导致存储器单元302[1,1]中的PMOS晶体管P3保持截止。
在时间T1处，曲线704转换为低逻辑值，导致存储器单元302[1,1]中的PMOS晶体管P3开始导通。由于PMOS晶体管P3开始导通，会导致位线BL[1]耦接至存储器单元301[1,1]的存储节点ND1。通过曲线部分706或曲线部分708来示出低逻辑值。曲线部分706和曲线部分708之间的差值为ΔV1。
曲线部分706表示图3或图4的字线WL[1]的字线信号WL驱动至VSS的版本。曲线708表示通过写辅助电路(未示出)或电荷泵电路将图3或图4的字线WL[1]的字线信号WL驱动至低于VSS(例如，负电压)的下驱动版本。在一些实施例中，通过使用曲线部分708所示的字线信号WL[1]的下驱动版本，导致PMOS晶体管P3与没有通过下驱动字线信号驱动相比更强地导通，从而导致位线信号的低逻辑值被传递至存储器单元302[1,1]。在以下申请中可以找到关于示例性写辅助电路或负字线电压生成器电路的具体细节，例如，在2015年12月3日提交的第20150348598号美国预授权公开版本，其全部内容结合于此作为参考。在以下申请中找到关于示例性电荷泵电路的具体细节：于2017年10月10日授权的第9,788,176号美国专利，以及于2016年9月15日公开的第20160268893号预授权公开版本，其全部内容结合于此作为参考。
下文中，参考图11详细描述电荷泵电路。
图11是根据一些实施例的电荷泵电路或电荷泵1100的示图。电荷泵1100包括电路1110和分别用作电荷泵1100的第一阶和第二阶的电路1120。电荷泵1100接收电压Vin并在节点1(Node 1)处提供电压Vout。电压Vout的值高于电压Vin的值。例如，在一些实施例中，如果电压Vin具有电源电压的值VDD(未标记)，则电压Vout具有3VDD的电压值。换句话说，VDD的输入电压Vin被泵升了2VDD，导致电压Vout为3VDD。
参考电路1110，NMOS晶体管MD1被配置为二极管，接收输入电压Vin，并在节点0(Node 0)处提供电压Vin-Vdiode，其中Vdiode是跨二极管MD1下降的电压。在一些实施例中，与电压Vin相比，电压Vdiode是无关紧要的。结果，当电压Vin是VDD时，认为Node0也具有电压VDD。配置为二极管的N型晶体管MD1用于说明的目的。诸如P型晶体管的其他晶体管或用于将电压Vin传输到节点0的其他电路在本公开的预期范围内。
PMOS晶体管MP1和NMOS晶体管MN1具有类反相器的配置，并在节点2(Node2)上提供电压。类反相器的配置包括串联耦接的N型晶体管和P型晶体管。例如，PMOS晶体管MP1的漏极与NMOS晶体管MN1的漏极耦接。此外，PMOS晶体管MP1的源极接收电源电压VDD，NMOS晶体管MN1的源极接收电源参考电压VSS。PMOS晶体管MP1的栅极和NMOS晶体管MN1的栅极接收两个不同的时钟信号CK1和CK2。PMOS晶体管MP1的栅极处的信号CK1导通或截止晶体管MP1。NMOS晶体管MN1的栅极处的信号CK2导通或截止晶体管MN1。在一些实施例中，当信号CK1为逻辑低时，信号CK2为逻辑高，反之亦然。结果，当晶体管MP1导通时，节点2被拉至晶体管MP1的源极处的电压VDD。相反，当晶体管MN1导通时，节点2被拉至晶体管MN1的源极处的电压VSS。类反相器的配置用于说明的目的。使节点2具有高逻辑值(例如VDD)或低逻辑值(例如电压VSS)的其他电路在本公开的预期范围内。
电容器C1提供Node2和Node0之间的电容耦接。例如，Node0处于电源电压VDD的值并且Node2处于0V，并且Node2从0V增加到电压VDD。通过电容器C1的操作，Node0升高到2VDD。形成电容器C1的不同方式在本公开的预期范围内。例如，电容器C1可以是晶体管电容器、MOS电容器、MIM电容器等。
在一些实施例中，电容器CP1表示节点2的寄生电容。在一些其他实施例中，电容器CP1表示节点2的寄生电容和耦接到节点2的电容器的电容这两者。
电路1120包括类似于电路1110的电路元件。例如，晶体管MD2对应于晶体管MD1，并且被配置为二极管。PMOS晶体管MP2和NMOS晶体管MN2分别对应于PMOS晶体管MP1和NMOS晶体管MN1，并且具有类反相器的配置。电容器C2和CP2分别对应于电容器C1和CP1。
NMOS晶体管MT用于在Node2和Node3之间传输电荷。在一些实施例中，当晶体管MT导通时，节点2和节点3具有相同的电压值。例如，当Node2处于VDD时，Node3处于0V，信号CK5被激活且晶体管MT导通，通过晶体管MT和电容器CP1、CP2的操作，Node2和Node3具有相同的电压值1/2VDD。用作晶体管MT的NMOS晶体管用于说明的目前。在节点2和节点3之间传输电荷的其他电路(例如P型晶体管)在本公开的预期范围内。
具有对应于两级的两个电路1110和1120的电荷泵1100用于说明的目的。电荷泵1100可以具有多于两级并且相应的晶体管MT耦接这些级。例如，电路1100具有附加的级3、级4、级5等。在这种情况下，另一个第一晶体管MT耦接在级2和级3之间，另一个第二晶体管MT耦接在级3和级4之间等。
下文中，将参考图12对写逻辑单元的电路进行详细描述。图12是根据一个或多个实施例的写入逻辑单元1200的示意图。
写入逻辑单元1200包括存储器单元1204和位线控制单元1202。存储器单元1204通过位线BL 1208和位线条BLB 1210连接到位线控制单元1202。在一些实施例中，一个位线控制单元1202连接到一个或多个存储器单元。在一些实施例中，一个或多个位线控制单元1202连接到至少一个存储器单元。
位线控制单元1202被配置为接收时钟信号CLKW、跟踪控制信号TM_BBL、选择控制信号BBL_TSEL、数据信号DATA和多路复用器信号Yb_write[0]。位线控制单元1202被配置为通过位线BL 1208和位线条BLB1210将信号BL/BLB发送到存储器单元1204。位线控制单元1202包括定时单元1212、电压控制单元1214、第一写入驱动器1216、第二写入驱动器1218、Y多路复用器1220、反相器I5、反相器I6、PMOS晶体管P1、PMOS晶体管P2和PMOS晶体管P3。
定时单元1212被配置为接收时钟信号CLKW、跟踪控制信号TM_BBL和选择控制信号BBL_TSEL。例如，时钟信号CLKW是逻辑低信号或逻辑高信号。例如，跟踪控制信号TM_BBL是逻辑低信号或逻辑高信号。在一些实施例中，例如，选择控制信号BBL_TSEL是逻辑低信号或逻辑高信号。在一些实施例中，选择控制信号BBL_TSEL是具有多于两个逻辑状态的多位信号。
定时单元1212被配置为将控制信号发送到电压控制单元1214。在一些实施例中，发送到电压控制单元1214的控制信号是在反相器I1和I2之前的第一电压控制信号header_enb的实施例。例如，第一电压控制信号header_enb是逻辑低信号或逻辑高信号。在一些实施例中，定时单元1212被配置为控制位线控制单元1202的定时。在一些实施例中，定时单元1212被配置为控制第一电压控制信号header_enb的脉冲宽度。在一些实施例中，定时单元1212被配置为控制第一电压控制信号header_enb的上升沿或下降沿。定时单元1212连接到电压控制单元1214。定时单元1212包括三个输入：定时单元1212的一个输入连接到时钟信号CLKW的源，定时单元1212的一个输入连接到跟踪控制信号TM_BBL的源，并且定时单元1212的一个输入连接到选择控制信号BBL_TSEL的源。
电压控制单元1214包括反相器I1、反相器I2、反相器I3、反相器I4和NMOS晶体管N1。电压控制单元1214被配置为从定时单元1212接收信号。电压控制单元1214被配置为将第一电压控制信号header_enb发送到PMOS晶体管P1。电压控制单元1214被配置为控制升压电压信号BVDD。在一些实施例中，升压电压信号BVDD在大约第一高信号电平HIGH1到大约第二高信号电平HIGH2的范围内。在一些实施例中，第一高信号电平HIGH1基本上等于VDD。在一些实施例中，第二高信号电平HIGH2基本上等于VDD+ΔVbvdd伏特，其中ΔVbvdd是第一升高电压电平。在一些实施例中，第一升高电压电平ΔVbvdd在约0伏特到约1200毫伏特(mV)的范围内。在一些实施例中，电压控制单元1214是一个或多个电压控制器。在一些实施例中，电压控制器被配置为选择性地调整存储器单元的电压。
反相器I1连接到定时单元1212和反相器I2。反相器I1被配置为从定时单元1212接收控制信号。反相器I1被配置为将反相版本的控制信号发送到反相器I2。
反相器I2连接到反相器I1、反相器I3和PMOS晶体管P1。反相器I2被配置为从反相器I1接收反相版本的控制信号。反相器I2被配置为将第一电压控制信号header_enb发送到反相器I3和PMOS晶体管P1。
反相器I3连接到反相器I2，反相器I4和PMOS晶体管P1。反相器I3被配置为从反相器I2接收第一电压控制信号header_enb。反相器I3被配置为将反相版本的第一电压控制信号header_enb发送到反相器I4。
反相器I4连接到反相器I3和NMOS晶体管N1。反相器I4被配置为从反相器I3接收第一电压控制信号header_enb的反相版本。反相器I4被配置为将第二电压控制信号BBL_en发送到NMOS晶体管N1。在一些实施例中，第二电压控制信号BBL_en是第一电压控制信号header_enb的延迟版本。例如，第二电压控制信号BBL_en是逻辑低信号或逻辑高信号。
NMOS晶体管N1的漏极连接到NMOS晶体管N1的源极。NMOS晶体管N1的栅极连接到PMOS晶体管P1的漏极、第一写入驱动器1216、第二写入驱动器1218和Y多路复用器1220。在一些实施例中，NMOS晶体管N1用作电容器，因为NMOS晶体管N1的漏极和源极端耦合在一起。在一些实施例中，NMOS晶体管N1被配置为控制升压电压信号BVDD。在一些实施例中，第二电压控制信号BBL_en控制NMOS晶体管N1的充电/放电。
PMOS晶体管P1的栅极连接到反相器I2和反相器I3。PMOS晶体管P1的栅极被配置为接收第一电压控制信号header_enb。PMOS晶体管P1的源极连接到电压源VDD。PMOS晶体管P1的漏极连接到NMOS晶体管N1的栅极、第一写入驱动器1216、第二写入驱动器1218和Y多路复用器1220。在一些实施例中，第一电压控制信号header_enb选择性地导通/截止PMOS晶体管P1。在一些实施例中，PMOS晶体管P1被配置为控制升压电压信号BVDD。在一些实施例中，第一电压控制信号header_enb和第二电压控制信号BBL_en控制NMOS晶体管N1的充电/放电。
反相器I5连接到反相器I6。反相器I5被配置为接收数据信号DATA。在一些实施例中，例如，数据信号DATA是逻辑低信号或逻辑高信号。反相器I5被配置为将反相版本的数据信号DATA发送到反相器I6和第一写入驱动器1216。
第一写入驱动器1216包括反相器I8。反相器I8连接到反相器I5、反相器I6、第二写驱动器1218、Y-多路复用器1220、PMOS晶体管P1、PMOS晶体管P2和NMOS晶体管N1。反相器I8被配置为接收数据信号DATA的反相版本。反相器I8被配置为接收升压电压信号BVDD。在一些实施例中，反相器I8被配置为使得升压电压信号BVDD连接到反相器I8的工作电压端。反相器I8被配置为通过位线BL 1208将数据信号Din发送到PMOS晶体管P2。在一些实施例中，例如，数据信号Din是逻辑低信号或逻辑高信号。在一些实施例中，数据信号Din基本上等于位线电压信号BL。在一些实施例中，位线电压信号BL或位线条电压信号BLB是从逻辑低电平到大约第二高信号电平HIGH2'的范围内的值。在一些实施例中，第二高信号电平HIGH2'基本上等于VDD+ΔVb1伏，其中ΔVb1是第二升高电压电平。在一些实施例中，第二升高电压电平ΔVb1在约0伏特到约150毫伏特的范围内。在一些实施例中，第二升高电压电平ΔVb1小于第一升高电压电平ΔVbvdd。
反相器I6连接到反相器I5、第一写驱动器1216和第二写线驱动器1218。反相器I6被配置为接收数据信号DATA的反相版本。反相器I6被配置为将延迟版本的数据信号DATA发送到第二写入驱动器1218。
第二写入驱动器1218包括反相器I7。反相器I7连接到反相器I6、第一写驱动器1216、Y-多路复用器1220、PMOS晶体管P1、PMOS晶体管P3和NMOS晶体管N1。反相器I7被配置为接收数据信号DATA的延迟版本。反相器I7被配置为接收升压电压信号BVDD。在一些实施例中，反相器I7被配置为使得升压电压信号BVDD连接到反相器I7的工作电压端。反相器I7被配置为通过位线条BLB1210将反相数据信号Dinb发送到PMOS晶体管P3。在一些实施例中，例如，反相数据信号Dinb是逻辑低信号或逻辑高信号。在一些实施例中，反相数据信号Dinb基本上等于位线条电压信号BLB。
Y多路复用器1220连接到第一写驱动器1216、第二写驱动器1218、PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3和NMOS晶体管N1。Y多路复用器1220被配置为接收信号Yb_write[0]。Y多路复用器1220被配置为接收升压电压信号BVDD。Y多路复用器1220被配置为将控制信号发送到PMOS晶体管P2和P3的栅极。Y多路复用器1220包括反相器I9和反相器I10。
反相器I9连接到反相器I10。反相器I9被配置为接收信号Yb_write[0]。在一些实施例中，例如，信号Yb_write[0]是逻辑低信号或逻辑高信号。反相器I9被配置为将反相版本的信号Yb_write[0]发送到反相器I10。
反相器I10连接到反相器I9、第一写驱动器1216、第二写驱动器1218、PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3和NMOS晶体管N1。反相器I10被配置为接收反相版本的信号Yb_write[0]和升压电压信号BVDD。在一些实施例中，反相器I10被配置为使得升压电压信号BVDD连接到反相器I10的工作电压端。反相器I10被配置为将控制信号发送到PMOS晶体管P2和P3的栅极。
PMOS晶体管P2的栅极连接到Y多路复用器1220。PMOS晶体管P2的栅极被配置为从Y多路复用器1220接收控制信号。PMOS晶体管P2的源极通过位线BL 1208连接到存储器单元1204。PMOS晶体管P2的漏极连接到第一写入驱动器1216。PMOS晶体管P2的漏极配置为接收数据信号Din。
PMOS晶体管P3的栅极连接到Y多路复用器1220。PMOS晶体管P3的栅极被配置为从Y多路复用器1220接收控制信号。PMOS晶体管P3的源极通过位线条BLB 1210连接到存储器单元1204。PMOS晶体管P3的漏极连接到第二写入驱动器1218。PMOS晶体管P3的漏极被配置为接收反相数据信号Dinb。
在时间T2处，曲线704(例如，曲线部分706和708)是低逻辑值，导致存储器单元302[1,1]中的PMOS晶体管P3导通，从而将位线BL[1]耦接至存储器单元302[1,1]的存储节点ND1。
在时间T2处，曲线702转换为高逻辑值，导致位线信号BL[1]转换为高逻辑值。
在时间T3处，曲线702是高逻辑值，导致位线信号BL[1]为高逻辑值，从而将高逻辑值写入存储器单元302[1,1]，并且储器单元302[1,1]锁存数据信号DataWRen。
在时间T4处，曲线702转换为低逻辑值，导致位线信号BL[1]转换为低逻辑值。
在时间T5处，曲线702是低逻辑值并且位线信号BL[1]是低逻辑值，并且曲线704(例如，曲线部分706和708)转换为高逻辑值的，导致存储器单元302[1,1]中的PMOS晶体管P3截止，从而使位线BL[1]与存储器单元302[1,1]的存储节点ND1断开连接。
在时间T6处，曲线704(例如，曲线部分706和708)是高逻辑值，导致存储器单元302[1,1]中PMOS晶体管P3截止。
在存储在图3的存储器单元阵列302的存储器单元302[1,1]的低逻辑值的写入操作中，波形700B对应于多个信号的波形。
在一些实施例中，曲线710表示图3或图4的位线BL[1]的至少数据信号DataWRen或位线信号BL1；曲线712表示图3或图4的字线WL[1]的字线信号WL。曲线712包括曲线部分714或曲线部分716(以下所述的)。
在时间T0处，曲线710是高逻辑值，并且曲线712是高逻辑值，导致存储器单元302[1,1]中的PMOS晶体管P3保持截止。
在时间T1处，曲线712转换为低逻辑值，导致存储器单元302[1,1]中的PMOS晶体管P3开始导通。由于PMOS晶体管P3开始导通，会导致位线BL[1]耦接至存储器单元301[1,1]的存储节点ND1。通过曲线部分714或曲线部分716来示出低逻辑值。曲线部分714和曲线部分716之间的差值为ΔV1。
曲线部分714表示图3或图4的字线WL[1]的字线信号WL被驱动至VSS的版本。曲线716表示通过写辅助电路(未示出)将图3或图4的字线WL[1]的字线信号WL驱动至低于VSS(例如，负电压)的下驱动版本。在一些实施例中，通过使用曲线部分716所示的字线信号WL[1]的下驱动版本，会导致PMOS晶体管P3与没有被下驱动字线信号驱动相比更强地导通，导致位线信号的低逻辑值传递至存储器单元302[1,1]。
在时间T2处，曲线712(例如，曲线部分714和716)是低逻辑值，导致存储器单元302[1,1]中的PMOS晶体管P3导通，从而将位线BL[1]耦接至存储器单元302[1,1]的存储节点ND1。
在时间T2处，曲线710转换为低逻辑值，导致位线信号BL[1]转换为低逻辑值。
在时间T3处，曲线710为低逻辑值，导致位线信号BL[1]为低逻辑值，从而将低逻辑值写入至存储器单元302[1,1]，并且存储器单元302[1,1]锁存数据信号DataWRen。
在时间T4处，曲线710转换为高逻辑值，导致位线信号BL[1]转换为高逻辑值。
在时间T5处，曲线710为高逻辑值并且位线信号BL[1]为高逻辑值，并且曲线712(例如，曲线部分714和716)转换为高逻辑值，导致存储器单元302[1,1]中的PMOS晶体管P3截止，从而使位线BL[1]与存储器单元302[1,1]的存储节点ND1断开连接。
在时间T6处，曲线712(例如，曲线部分714和716)为高逻辑值，导致存储器单元302[1,1]的PMOS晶体管P3截止。
方法
图8是根据一些实施例的读取存储在存储器电路300的存储器单元302[1,1]中的数据的方法的流程图。应该理解，可以在图8所示的方法800之前、期间和/或之后执行附加操作，并且本文中仅简要地描述了一些其他操作，而省略图8中的一个或多个操作。
在一些实施例中，方法800用于操作存储器电路，诸如存储器电路300(图3)或存储器电路400(图4)。在以下操作中，将图1至图7B作为参考。
在方法800的操作802中，响应于第一信号(例如，信号PCH)，通过预充电电路的集合304将第一位线BL[1]和第二位线BL[2]预充电至预充电电压Vpc。在一些实施例中，预充电电压是电压Vpc。在一些实施例中，预充电电压Vpc等于电源电压Vcc减去预充电电路的集合304中的预充电电路304[1]或304[2]的NMOS晶体管N3的阈值电压Vth。在一些实施例中，预充电电压介于第一逻辑电平(例如，逻辑低)的第一电压和第二逻辑电平(例如，逻辑高)的第二电压之间。在一些实施例中，预充电电路的集合304耦接至第一位线BL[1]和第二位线BL[2]。在一些实施例中，第一位线BL[1]耦接至存储器单元302[1,1]。在一些实施例中，存储在存储器单元302[1,1]中的数据是第一逻辑电平(例如，逻辑低)或第二逻辑电平(例如，逻辑高)。在一些实施例中，第一逻辑电平(例如，逻辑低)不同于第二逻辑电平(例如，逻辑高)。
在一些实施例中，操作802包括响应于第一信号(例如，信号PCH)，导通第一类型(n型)的第一晶体管(NMOS N3[1])从而朝向预充电电压Vpc拉动第一位线BL[1]的电压，并且响应于第一信号(例如，信号PCH)导通第一类型(n型)的第二晶体管(NMOS N3[2])从而朝向预充电电压Vpc拉动第二位线BL[2]的电压。
在一些实施例中，操作802进一步包括响应于均衡信号EQ，通过均衡电路的集合306中的均衡电路306[1]使第一位线BL[1]和第二位线BL[2]的电压相等。在一些实施例中，使第一位线BL[1]和第二位线BL[2]的电压相等包括响应于均衡信号EQ，导通第二类型(p型)的第四晶体管(PMOS P4)从而耦合第一位线BL[1]和第二位线[BL2]。在一些实施例中，第二类型(p型)不同于第一类型(n型)。在一些实施例中，均衡信号EQ不同于第一信号(例如，信号PCH)。
在方法800的操作804中，传输门晶体管(例如，PMOS晶体管P3)响应于第二信号(例如，字线信号WL)而导通。在一些实施例中，第二信号(例如，字线信号WL)不同于第一信号(例如，信号PCH)。
在一些实施例中，操作804的导通传输门晶体管(例如，PMOS晶体管P3)包括耦接第一位线BL[1]和第一存储器单元(例如，存储器单元302[1,1])的第一节点ND1，并且朝向存储在第一存储器单元中的数据的电压拉动第一位线BL[1]的预充电电压Vpc。在一些实施例中，数据的电压是第一逻辑电平(例如，逻辑低)的第一电压或第二逻辑电平(例如，逻辑高)的第二电压。在一些实施例中，朝向存储在第一存储器单元中的数据的电压拉动第一位线BL[1]的预充电电压Vpc包括朝向第一逻辑电平(例如，逻辑低)的电压或第二逻辑电平(例如，逻辑高)的电压拉动至少第一位线BL[1]的电压。
在方法800的操作806中，第一传输门(例如，传输门310[1])和第二传输门(例如，传输门310[2])响应于至少第三信号(例如，使能信号CS[1])或第四信号(例如，互补使能信号CSB[1])而导通，从而将感测放大器310[1]耦接至第一位线BL[1]和第二位线BL[2]。
在一些实施例中，至少第三信号(例如，使能信号CS[1])或第四信号(例如，互补使能信号CSB[1])不同于第一信号(例如，信号PCH)、第二信号(例如，字线信号WL)、第三信号(例如，使能信号CS[1])或第四信号(例如，互补使能信号CSB[1])中的另一个。
在方法800的操作808中，感测放大器312[1]响应于第五信号(例如，感测放大器信号SAen)而导通。在一些实施例中，第五信号(例如，感测放大器信号SAen)不同于第一信号(例如，信号PCH)、第二信号(例如，字线信号WL)、第三信号(例如，使能信号CS[1])和第四信号(例如，互补使能信号CSB[1])。在一些实施例中，在通过位线BL[1]的第一存储器单元302[1,1]的读操作期间，第二位线BL[2]用作感测放大器312[1]的参考电压。
在方法800的操作810中，通过感测放大器312[1]输出存储在第一存储器单元(302[1,1])中的数据(例如，信号Data Out[1])。在一些实施例中，输出存储在第一存储器单元302[1,1]中的数据(例如，信号Data Out[1])包括示出存储在第一存储器单元302[1,1]中的数据的电压。
在一些实施例中，操作802、804、806、808、810或812中的一个或多个是任选的。
在一些实施例中，方法800的第一存储器单元或第二存储器单元包括存储器单元100、存储器单元阵列200或存储器单元阵列302中的一个或多个存储器单元。在一些实施例中，方法800的预充电电路的集合包括预充电电路的集合304中的一个或多个预充电电路。在一些实施例中，方法800的均衡电路包括均衡电路的集合306中的一个或多个均衡电路。在一些实施例中，方法800的驱动器电路包括写入驱动器电路的集合308或408中的一个或多个写入驱动器电路。在一些实施例中，方法800的第一或第二传输门包括传输门的集合310或410中的一个或多个传输门。在一些实施例中，方法800的感测放大器包括感测放大器的集合312中的感测放大器或感测放大器412。
在一些实施例中，通过差分感测配置来实施使用方法800的电路(例如，存储器电路300或400)导致比其他方法更快的感测时间和更低的信噪比。
在一些实施例中，使用方法800的电路(例如，存储器电路300或400)配置为通过预充电电路将位线和参考位线预充电至预充电电压Vpc，从而与具有由附加电路所生成的预充电电压电平的其他方法相比较，导致自然的预充电电压电平。
在一些实施例中，使用方法800的电路(例如，存储器电路300或400)配置为使用PMOS晶体管作为相应的存储器单元中的传输门晶体管从而允许存储器单元的PMOS上拉晶体管将位线上拉至电源电压Vcc(例如，逻辑高)，从而与其他方法相比较，导致位线和参考位线之间更大分离的位线，从而导致感测放大器比其他方法更好地感测写入数据。
本说明书的一方面涉及一种存储器电路。存储电路包括第一字线、第一位线、第二位线、第一反相器、第二反相器、P型传输门晶体管和预充电电路。第一反相器，耦接至第一存储节点。第二反相器耦接至所述第一存储节点和所述第一反相器。P型传输门晶体管耦接在所述第一存储节点和所述第一位线之间。P型传输门晶体管耦接至所述第一字线、所述第一反相器和所述第二反相器。预充电电路耦接至所述第一位线或所述第二位线。所述预充电电路配置为响应于第一信号，将所述第一位线或所述第二位线充电至预充电电压。所述预充电电压介于第一逻辑电平的电压和第二逻辑电平的电压之间。
在实施例中，所述预充电电路包括具有第一阈值的第一N型晶体管。
在实施例中，所述第一反相器、所述第二反相器和所述P型传输门晶体管是五晶体管(5T)静态随机存取存储器(SRAM)的存储器单元的部分。
在实施例中，所述预充电电路包括：第一类型的第一晶体管，所述第一晶体管包括：所述第一晶体管的第一端配置为接收所述第一信号；所述第一晶体管的第二端耦接至所述第一位线或所述第二位线；以及所述第一晶体管的第三端耦接至少第一电源电压。
在实施例中，所述第一类型是n型。
在实施例中，存储器电路进一步包括：均衡电路，耦接在所述第一位线和所述第二位线之间，所述均衡电路配置为响应于第二信号，使所述第一位线和所述第二位线之间的电压等于所述预充电电压。
在实施例中，所述均衡电路包括：第一类型的第一晶体管，包括：所述第一晶体管的第一端，配置为接收所述第二信号；所述第一晶体管的第二端，耦接至所述第一位线；以及所述第一晶体管的第三端，耦接至所述第二位线。
在实施例中，所述第一类型是p型。
在实施例中，存储器电路进一步包括：第一写入驱动器包括：输入端，配置为接收数据信号；以及输出端，在第一节点处耦接至所述第一位线并且在第二节点处耦接至所述第二位线。
在实施例中，存储器电路进一步包括：第一传输门，在第一节点处耦接至所述第一位线，并且配置为接收第二信号和第三信号，所述第三信号是反相的所述第二信号；以及第二传输门，在第二节点处耦接至所述第二位线，并且配置为接收所述第二信号和所述第三信号。
在实施例中，存储器电路进一步包括：感测放大器，通过所述第一传输门耦接至所述第一位线，并且通过所述第二传输门耦接至所述第二位线，所述感测放大器配置为响应于感测放大器使能信号，感测所述第一位线的电压和所述第二位线的电压的差值。
在实施例中，存储器电路进一步包括第二字线；第三反相器，耦接至第二存储节点；第四反相器，耦接至所述第二存储节点和所述第三反相器；以及另一P型传输门晶体管，耦接在所述第二存储节点和所述第二位线之间，并且耦接至所述第二字线、所述第三反相器和所述第四反相器。
本说明书的另一方面涉及存储器电路。存储电路包括第一字线，在第一方向上延伸；第一位线，在不同于所述第一方向的第二方向上延伸；第二位线，在所述第二方向上延伸；第一存储器单元，位于所述第一位线和所述第二位线之间；第一预充电电路和第二预充电电路。所述第一存储器单元包括：第一存储节点、第一P型传输门晶体管以及第二存储节点。第一P型传输门晶体管耦接至所述第一字线，并且耦接在所述第一存储节点和所述第一位线之间。第二存储节点没有耦接至所述第二位线。第一预充电电路具有耦接至所述第一位线的第一N型晶体管，并且配置为响应于第一信号，将所述第一位线充电至预充电电压。第二预充电电路具有耦接至所述第二位线的第二N型晶体管，并且配置为响应于所述第一信号，将所述第二位线充电至所述预充电电压，所述预充电电压介于第一逻辑电平的电压和第二逻辑电平的电压之间。
在实施例中，存储器电路进一步包括：第二字线；以及第二存储器单元，介于所述第一位线和所述第二位线，所述第二存储器单元包括：第三存储节点；以及第二P型传输门晶体管，耦接至所述第二字线，并且耦接在所述第三存储节点和所述第二位线之间；以及第四存储节点，没有耦接至所述第一位线。
在实施例中，存储器电路进一步包括：第一写入驱动器，包括：第一输入端，配置为接收数据信号；以及第一输出端，耦接至节点的第一集合；以及第二写入驱动器，包括：第二输入端，配置为接收所述数据信号；以及第二输出端，耦合至节点的第二集合。
在实施例中，存储器电路进一步包括：第一传输门，耦合在所述第一位线和所述节点的第一集合中的节点之间，并且配置为接收第二信号和第三信号，所述第三信号是反相的所述第二信号；第二传输门，耦接在所述第二位线和所述节点的第二集合中的节点之间，并且耦接至所述第一传输门，并且配置为接收所述第二信号和所述第三信号；以及感测放大器，通过所述第一传输门耦接至所述第一位线，通过所述第二传输门耦接至所述第二位线，所述感测放大器配置为响应于感测放大器使能信号，感测所述第一位线的电压和所述第二位线的电压的差值，所述第二位线是所述第一位线的参考位线。
本说明书的又一方面涉及一种读取数据的方法，所述数据存储在第一存储器单元。所述方法包括：响应于第一信号，通过预充电电路的集合将第一位线和第二位线预充电至预充电电压。在一些实施例中，所述预充电电压介于第一逻辑电平的第一电压和第二逻辑电平的第二电压之间。在一些实施例中，所述第一位线耦接至所述第一存储器单元。在一些实施例中，所述数据是所述第一逻辑电平或所述第二逻辑电平。在一些实施例中，预充电电路的集合耦接至所述第一位线和所述第二位线。所述方法还包括响应于第二信号导通传输门晶体管。在一些实施例中，响应于第二信号导通传输门晶体管包括耦合所述第一位线和所述第一存储器单元的第一节点；以及朝向存储在所述第一存储器单元中的数据的电压，拉动所述第一位线的预充电电压。在一些实施例中，所述方法包括输出存储在所述第一存储器单元中的数据的电压。在一些实施例中，所述数据的电压为所述第一电压或所述第二电压。在一些实施例中，所述第二信号不同于所述第一信号。在实施例中，导通所述传输门晶体管包括：响应于第三信号导通感测放大器，所述第三信号不同于所述第一信号和所述第二信号。
在实施例中，方法进一步包括：响应于第四信号，导通第一传输门和第二传输门，从而将所述感测放大器耦接至所述第一位线和所述第二位线，所述第四信号不同于所述第一信号、所述第二信号和所述第三信号。
在实施例中，预充电所述第一位线和所述第二位线包括：响应于所述第一信号导通第一类型的第一晶体管，从而朝向所述预充电电压拉动所述第一位线的电压；响应于所述第一信号导通第一类型的第二晶体管，从而朝向所述预充电电压拉动所述第二位线的电压；以及响应于第四信号导通第二类型的第三晶体管，从而耦接所述第一位线和所述第二位线，所述第四信号不同于所述第一信号、所述第二信号和所述第三信号，并且所述第二类型不同于所述第一类型。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (20)

1.一种存储器电路，包括：
第一字线；
第一位线；
第二位线；
第一反相器，耦接至第一存储节点；
第二反相器，耦接至所述第一存储节点和所述第一反相器；
P型传输门晶体管，耦接在所述第一存储节点和所述第一位线之间，并且耦接至所述第一字线、所述第一反相器和所述第二反相器；
第二字线；
第三反相器，耦接至第二存储节点；
第四反相器，耦接至所述第二存储节点和所述第三反相器；以及
另一P型传输门晶体管，耦接在所述第二存储节点和所述第二位线之间，并且耦接至所述第二字线、所述第三反相器和所述第四反相器；以及
预充电电路，耦接至所述第一位线或所述第二位线，所述预充电电路配置为响应于第一信号，将所述第一位线或所述第二位线充电至预充电电压，所述预充电电压介于第一逻辑电平的电压和第二逻辑电平的电压之间。
2.根据权利要求1所述的存储器电路，其中，所述预充电电路包括具有第一阈值的第一N型晶体管。
3.根据权利要求1所述的存储器电路，其中，所述第一反相器、所述第二反相器和所述P型传输门晶体管是五晶体管(5T)静态随机存取存储器(SRAM)的存储器单元的部分。
4.根据权利要求1所述的存储器电路，其中，所述预充电电路包括：
第一类型的第一晶体管，所述第一晶体管包括：
所述第一晶体管的第一端配置为接收所述第一信号；
所述第一晶体管的第二端耦接至所述第一位线或所述第二位线；以及
所述第一晶体管的第三端耦接至少第一电源电压。
5.根据权利要求4所述的存储器电路，其中，所述第一类型是n型。
6.根据权利要求1所述的存储器电路，进一步包括：
均衡电路，耦接在所述第一位线和所述第二位线之间，所述均衡电路配置为响应于第二信号，使所述第一位线和所述第二位线的电压等于所述预充电电压。
7.根据权利要求6所述的存储器电路，其中，所述均衡电路包括：
第一类型的第一晶体管，包括：
所述第一晶体管的第一端，配置为接收所述第二信号；
所述第一晶体管的第二端，耦接至所述第一位线；以及
所述第一晶体管的第三端，耦接至所述第二位线。
8.根据权利要求7所述的存储器电路，其中，所述第一类型是p型。
9.根据权利要求1所述的存储器电路，进一步包括：
第一写入驱动器包括：
输入端，配置为接收数据信号；以及
输出端，在第一节点处耦接至所述第一位线并且在第二节点处耦接至所述第二位线。
10.根据权利要求9所述的存储器电路，进一步包括：
第一传输门，在第一节点处耦接至所述第一位线，并且配置为接收第二信号和第三信号，所述第三信号是反相的所述第二信号；以及
第二传输门，在第二节点处耦接至所述第二位线，并且配置为接收所述第二信号和所述第三信号。
11.根据权利要求10所述的存储器电路，进一步包括：
感测放大器，通过所述第一传输门耦接至所述第一位线，并且通过所述第二传输门耦接至所述第二位线，所述感测放大器配置为响应于感测放大器使能信号，感测所述第一位线的电压和所述第二位线的电压的差值。
12.根据权利要求1所述的存储器电路，其中，所述第二反相器没有耦接至所述第二位线。
13.一种存储器电路，包括：
第一字线，在第一方向上延伸；
第一位线，在不同于所述第一方向的第二方向上延伸；
第二位线，在所述第二方向上延伸；
第一存储器单元，位于所述第一位线和所述第二位线之间，所述第一存储器单元包括：
第一存储节点；
第一P型传输门晶体管，耦接至所述第一字线，并且耦接在所述第一存储节点和所述第一位线之间；以及
第二存储节点，没有耦接至所述第二位线；
第一预充电电路，具有耦接至所述第一位线的第一N型晶体管，并且配置为响应于第一信号，将所述第一位线充电至预充电电压；以及
第二预充电电路，具有耦接至所述第二位线的第二N型晶体管，并且配置为响应于所述第一信号，将所述第二位线充电至所述预充电电压，所述预充电电压介于第一逻辑电平的电压和第二逻辑电平的电压之间。
14.根据权利要求13所述的存储器电路，进一步包括：
第二字线；以及
第二存储器单元，介于所述第一位线和所述第二位线，所述第二存储器单元包括：
第三存储节点；以及
第二P型传输门晶体管，耦接至所述第二字线，并且耦接在所述第三存储节点和所述第二位线之间；以及
第四存储节点，没有耦接至所述第一位线。
15.根据权利要求13所述的存储器电路，进一步包括：
第一写入驱动器，包括：
第一输入端，配置为接收数据信号；以及
第一输出端，耦接至节点的第一集合；以及
第二写入驱动器，包括：
第二输入端，配置为接收所述数据信号；以及
第二输出端，耦合至节点的第二集合。
16.根据权利要求15所述的存储器电路，进一步包括：
第一传输门，耦合在所述第一位线和所述节点的第一集合中的节点之间，并且配置为接收第二信号和第三信号，所述第三信号是反相的所述第二信号；
第二传输门，耦接在所述第二位线和所述节点的第二集合中的节点之间，并且耦接至所述第一传输门，并且配置为接收所述第二信号和所述第三信号；以及
感测放大器，通过所述第一传输门耦接至所述第一位线，通过所述第二传输门耦接至所述第二位线，所述感测放大器配置为响应于感测放大器使能信号，感测所述第一位线的电压和所述第二位线的电压的差值，所述第二位线是所述第一位线的参考位线。
17.一种读取数据的方法，所述数据存储在第一存储器单元，所述方法包括：
响应于第一信号，通过预充电电路的集合将第一位线和第二位线预充电至预充电电压，所述预充电电压介于第一逻辑电平的第一电压和第二逻辑电平的第二电压之间，所述第一位线耦接至所述第一存储器单元，所述第二位线没有耦接至所述第一存储器单元，预充电电路的集合耦接至所述第一位线和所述第二位线，并且所述数据是所述第一逻辑电平或所述第二逻辑电平；
响应于第二信号导通传输门晶体管，包括：
耦合所述第一位线和所述第一存储器单元的第一节点，所述第二信号不同于所述第一信号；以及
朝向存储在所述第一存储器单元中的数据的电压，拉动所述第一位线的预充电电压；
输出存储在所述第一存储器单元中的数据的电压，所述数据的电压为所述第一电压或所述第二电压。
18.根据权利要求17所述的方法，其中，导通所述传输门晶体管包括
响应于第三信号导通感测放大器，所述第三信号不同于所述第一信号和所述第二信号。
19.根据权利要求18所述的方法，进一步包括：
响应于第四信号，导通第一传输门和第二传输门，从而将所述感测放大器耦接至所述第一位线和所述第二位线，所述第四信号不同于所述第一信号、所述第二信号和所述第三信号。
20.根据权利要求17所述的方法，其中，预充电所述第一位线和所述第二位线包括：
响应于所述第一信号导通第一类型的第一晶体管，从而朝向所述预充电电压拉动所述第一位线的电压；
响应于所述第一信号导通第一类型的第二晶体管，从而朝向所述预充电电压拉动所述第二位线的电压；以及
响应于第三信号导通第二类型的第三晶体管，从而耦接所述第一位线和所述第二位线，所述第三信号不同于所述第一信号、所述第二信号，并且所述第二类型不同于所述第一类型。
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